集成结势垒肖特基二极管的沟槽型MOSFET器件及制造方法与流程

集成结势垒肖特基二极管的沟槽型mosfet器件及制造方法
技术领域
1.本技术涉及功率半导体制造技术领域，尤其涉及集成结势垒肖特基二极管的沟槽型mosfet器件及制造方法。


背景技术：

2.碳化硅晶体中存在基晶面位错(bpd)，在一定条件下，基晶面位错(bpd)可以转化为堆垛层错(sf)。当碳化硅功率mosfet器件中的体二极管导通时，在双极型运行下，电子-空穴的复合会使堆垛层错(sf)继续扩展，发生双极性退化。这一现象使得碳化硅功率mosfet的导通压电阻增大，阻断模式下的漏电流增大，体二极管的导通压降增大，从而降低器件的可靠性。
3.在实际的电路应用中，为了避免双极性退化，设计者一般使用外部反向并联肖特基二极管来抑制功率mosfet器件中的体二极管。然而，出于成本的考虑，我们可以将结势垒肖特基二极管嵌入到功率mosfet器件中的每个元胞单元，同时整个器件共用同一个的终端结构，这样一来，可以减小总芯片尺寸。
4.而对于元胞内部集成结势垒肖特基二极管的碳化硅沟槽型功率mosfet器件，结势垒肖特基结构和mosfet结构共同占用器件的有源区部分，因此二者存在折中与权衡的矛盾关系。若二者失衡，则会导致较大的mosfet导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱，降低器件的综合电性能。


技术实现要素：

5.本技术实施例提供了集成结势垒肖特基二极管的沟槽型mosfet器件及制造方法，用于解决如下技术问题：结势垒肖特基结构和mosfet结构共同占用器件的有源区部分，若二者失衡，会导致较大的mosfet导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱，降低器件的实用性。
6.一方面，本技术实施例提供了集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述器件包括：外延层与位于所述外延层顶部的mosfet结构；其中，所述外延层为n型区域；所述mosfet结构包括：若干个形状与结构均相同的元胞、第一高掺杂p型区域、沟槽；各元胞均包括阱区、源极区域、第二高掺杂p型区域、包含预设数量个第三高掺杂p型区域的结势垒肖特基区域、jfet区域；其中：所述阱区为p型区域，所述源极区域为n型区域；所述第三高掺杂p型区域包括环状第三高掺杂p型区域与岛状第三高掺杂p型区域；所述阱区位于所述外延层的顶部表面，与所述外延层形成第一pn结；所述源极区域与所述第二高掺杂p型区域均位于所述阱区内背离所述外延层的一侧表面，所述阱区与所述源极区域形成第二pn结，所述源极区域环绕所述第二高掺杂p型区域；所述结势垒肖特基区域位于所述阱区与所述源极区域的内侧环绕区域内，预设数量个第三高掺杂p型区域在所述结势垒肖特基区域内等间距排列；所述沟槽位于各元胞之间，元胞之间的沟槽截面呈u型，所述沟槽的底部拐角处为圆角；所述第一高掺杂p型区域包裹所述沟槽的底部；所述第一高掺杂p型
区域与所述外延层第三pn结；所述阱区与相邻的所述第一高掺杂p型区域之间形成结型场效应管jfet区域。
7.在本技术的一种实现方式中，所述jfet区域的宽度的取值范围与所述结势垒肖特基区域中第三高掺杂p型区域的间距的取值范围均在相同的预设区间内；其中，所述预设区间为[0.8μm～5μm]，所述预设数量的范围为1～10。
[0008]
在本技术的一种实现方式中，所述mosfet结构还包括：欧姆接触金属、肖特基接触金属；所述欧姆接触金属覆盖于所述第二高掺杂p型区域和部分所述源极区域的顶部，并在接触位置同时与所述第二高掺杂p型区域以及部分所述源极区域形成欧姆接触，以抑制mosfet器件内部的寄生双极晶体管效应；所述肖特基接触金属覆盖于所述结势垒肖特基区域的顶部，并在接触位置形成肖特基接触。
[0009]
在本技术的一种实现方式中，所述mosfet结构还包括：绝缘栅极氧化层与栅极导电多晶硅；所述绝缘栅极氧化层覆盖于所述沟槽的内壁；所述栅极导电多晶硅填充于所述沟槽。
[0010]
在本技术的一种实现方式中，所述mosfet结构还包括：绝缘介质层；所述绝缘介质层覆盖于填充后的所述沟槽顶部与各元胞的部分源极区域顶部。
[0011]
在本技术的一种实现方式中，所述mosfet结构还包括：源极电极；所述源极电极覆盖于欧姆接触金属及肖特基接触金属上；所述绝缘介质层将所述栅极导电多晶硅与所述源极金属分隔开。
[0012]
在本技术的一种实现方式中，所述器件还包括：碳化硅衬底、漏极电极；所述碳化硅衬底的顶部与所述外延层的底部接触；其中，所述碳化硅衬底为n型区域；所述漏极电极覆盖于所述碳化硅衬底的底部。
[0013]
在本技术的一种实现方式中，所述碳化硅衬底中的离子掺杂浓度大于所述外延层中的离子掺杂浓度；所述jfet区域与所述结势垒肖特基区域中的离子掺杂浓度大于或等于所述外延层的离子掺杂浓度。
[0014]
在本技术的一种实现方式中，所述元胞的形状为圆形或多边形。
[0015]
另一方面，本技术实施例还提供了集成结势垒肖特基二极管的沟槽型mosfet器件制造方法，其特征在于，所述制造方法包括如下步骤：s1.形成碳化硅衬底，并在碳化硅衬底的一面形成外延层；s2.在外延层的表面形成加强型第一导电类型的肖特基区域；s3.在外延层的表面形成多个第二导电类型的阱区；其中，第一导电类型为n型，第二导电类型为p型；s4.在含有第二导电类型的阱区内部形成多个高掺杂的第一导电类型的源极区域；s5.在外延层的表面形成多个沟槽结构；s6.在沟槽的侧壁形成加强型第一导电类型的jfet区域；s7.在沟槽底部形成多个第一高掺杂p型区域，在平台表面形成多个第二高掺杂p型区域和第二导电类型的第三高掺杂p型区域；s8.在沟槽的底部和侧壁形成绝缘栅极氧化层；s9.在沟槽内部的形成栅极导电多晶硅，填满沟槽，并且其高度接近与外延层平台齐平的位置；s10.在器件的表面形成多个绝缘介质层；s11.在器件表面的高掺杂第一导电类型的源极区域和第二高掺杂p型区域上方形成欧姆接触金属；s12.在器件表面的加强型肖特基区域上方形成肖特基接触金属；s13.在器件的顶部形成源极电极；s14.在碳化硅衬底的另一面形成漏极电极。
[0016]
本技术实施例提供的集成结势垒肖特基二极管的沟槽型mosfet器件及制造方法，
将结势垒肖特基二极管集成于沟槽型功率mosfet的元胞结构中，通过圆形或多边形元胞的布局，实现了结势垒肖特基二极管和沟槽型功率mosfet二者性能的折中与权衡，提高了器件的综合电性能。
附图说明
[0017]
此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
[0018]
图1为本技术实施例提供的一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图；
[0019]
图2为本技术实施例提供的一种正六边形元胞结构示意图；
[0020]
图3为本技术实施例提供的另一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图；
[0021]
图4为本技术实施例提供的一种圆形元胞结构示意图；
[0022]
图5为本技术实施例提供的一种正四边形元胞结构示意图；
[0023]
图6为本技术实施例提供的另一种正四边形元胞结构示意图；
[0024]
图7为本技术实施例提供的一种mosfet器件制造方法第1步示意图；
[0025]
图8为本技术实施例提供的一种mosfet器件制造方法第2步示意图；
[0026]
图9为本技术实施例提供的一种mosfet器件制造方法第3步示意图；
[0027]
图10为本技术实施例提供的一种mosfet器件制造方法第4步示意图；
[0028]
图11为本技术实施例提供的一种mosfet器件制造方法第5步示意图；
[0029]
图12为本技术实施例提供的一种mosfet器件制造方法第6步示意图；
[0030]
图13为本技术实施例提供的一种mosfet器件制造方法第7步示意图；
[0031]
图14为本技术实施例提供的一种mosfet器件制造方法第8步示意图；
[0032]
图15为本技术实施例提供的一种mosfet器件制造方法第9步示意图；
[0033]
图16为本技术实施例提供的一种mosfet器件制造方法第10步示意图；
[0034]
图17为本技术实施例提供的一种mosfet器件制造方法第11步示意图；
[0035]
图18为本技术实施例提供的一种mosfet器件制造方法第12步示意图；
[0036]
图19为本技术实施例提供的一种mosfet器件制造方法第13步示意图；
[0037]
图20为本技术实施例提供的另一种mosfet器件制造方法第2步示意图；
[0038]
图21为本技术实施例提供的一种岛状第三高掺杂p型区域的正六边形元胞结构示意图；
[0039]
图22为本技术实施例提供的一种岛状第三高掺杂p型区域的集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图；
[0040]
图23为本技术实施例提供的另一种岛状第三高掺杂p型区域的集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图；
[0041]
附图标记说明：
[0042]
元胞10；碳化硅衬底101；外延层102；阱区103；源极区域104；第二高掺杂p型区域105；绝缘栅极氧化层106；栅极导电多晶硅107；绝缘介质层108；欧姆接触金属109；肖特基接触金属110；源极电极111；漏极电极112；jfet区域113；结势垒肖特基区域114；第一pn结
115；第二pn结116；沟槽118第一高掺杂p型区域118；第三pn结119；环状第三高掺杂p型区域120；岛状第三高掺杂p型区域121。
具体实施方式
[0043]
为使本技术的目的、技术方案和优点更加清楚，下面将结合本技术具体实施例及相应的附图对本技术技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0044]
本技术实施例提供了集成结势垒肖特基二极管的沟槽型mosfet器件及制造方法，用于解决如下技术问题：结势垒肖特基结构和mosfet结构共同占用器件的有源区部分，若二者失衡，会导致较大的mosfet导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱，降低器件的可用性。
[0045]
下面通过附图对本技术实施例提出的技术方案进行详细的说明。
[0046]
图1为本技术实施例提供的一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图。如图1所示，集成结势垒肖特基二极管的沟槽型mosfet器件包括外延层102；其中，外延层为n型区域。另外，如图1所示，位于外延层102的顶部设置有mosfet结构。
[0047]
需要说明的是，在相同的器件面积下，由于圆形和多边形元胞设计的mosfet器件，可以实现较高的沟道宽度和结型场效应管jfet区域总面积，进而有较低的比导通电阻。因此，本技术实施例中的元胞形状以多边形或圆形进行设计。
[0048]
图2本技术实施例提供的一种正六边形元胞结构示意图，以图2所示的正六边形元胞结构为例，图2中的虚线aa’所对应的截面图即为图1所示的一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图。结合图1和图2可知，位于外延层顶部的mosfet结构包括：若干个形状与结构均相同的元胞10、第一高掺杂p型区域118、沟槽117；各元胞10均包括：阱区103、源极区域104、第二高掺杂p型区域105、包含预设数量个环状第三高掺杂p型区域120的结势垒肖特基区域114、jfet区域113；沟槽117位于各元胞10之间，第一高掺杂p型区域118位于沟槽117的底部。
[0049]
还需要说明的是，由于沟槽117的底部存在第一高掺杂p型区域118，所以二者在图2俯视图中的部分重合，图2中的实线代表沟槽边界，双点划线代表沟槽底部第一高掺杂p型区域118在外延层平台部分的边界投影。同时，阱区103因为被源极区域104和第二高掺杂p型区域105挡住，从而在图2中无法展现出来。
[0050]
如图2所示，沟槽117的边界、源极区域104、第二高掺杂p型区域105、环状第三高掺杂p型区域120及结势垒肖特基区域114的形状均为正六边形，且中心点重合。结合图1可知，元胞10的阱区103的形状也为正六边形，且与元胞10的其他结构中心点相同。
[0051]
进一步地，如图1所示，各元胞10的结构为：阱区103位于外延层102的顶部表面，与外延层102形成第一pn结115；源极区域104与第二高掺杂p型区域105均位于阱区103内背离外延层102的一侧表面，阱区103与源极区域104形成第二pn结116，源极区域104环绕第二高掺杂p型区域105；结势垒肖特基区域114位于阱区103与源极区域104的内侧环绕区域内，预设数量个环状第三高掺杂p型区域120在结势垒肖特基区域114内等间距排列。
[0052]
进一步地，沟槽117位于各元胞10之间，元胞10之间的沟槽截面呈u型，沟槽117的
底部拐角处为圆角；第一高掺杂p型区域118包裹沟槽117的底部；第一高掺杂p型区域118与外延层102接触，并在接触位置形成第三pn结119；
[0053]
进一步地，元胞10的阱区103与相邻的第一高掺杂p型区域118之间形成结型场效应管jfet区域113。
[0054]
进一步地，如图2所示，图2中的虚线bb’所对应的截面图即为图3所示的另一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图。从图1和图3中可以看出，元胞10中的源极区域104的离子注入深度小于阱区103的离子注入深度，第二高掺杂p型区域105的离子注入深度可以小于、等于或大于阱区103的离子注入深度。
[0055]
需要说明的是，阱区103、第二高掺杂p型区域105、第一高掺杂p型区域118、环状第三高掺杂p型区域120均为p型区域、源极区域104为n型区域。
[0056]
在本技术的一个实施例中，阱区103的离子掺杂浓度范围为：5e15cm-3
～1e19cm-3
；源极区域104的离子掺杂浓度范围为：1e18cm-3
～1e22cm-3
；第二高掺杂p型区域105、第一高掺杂p型区域118、环状第三高掺杂p型区域120的离子掺杂浓度范围为：1e18cm-3
～1e22 cm-3
。
[0057]
需要说明的是，由于jfet区域113的宽度n和离子掺杂浓度的设计，需要保证mosfet具有较小的导通电阻，并且在阻断模式下，阱区103和相邻的第一高掺杂p型区域118可以起到有效的电场屏蔽效应作用，确保器件的可靠性。同理，结势垒肖特基区域114中的离子掺杂浓度和结势垒肖特基区域114中预设数量个环状第三高掺杂p型区域120分隔出的肖特基子区域的宽度s，需要保证结势垒肖特基二极管具有足够的电流导通能力，并且在阻断模式下，第二高掺杂p型区域105和相邻环状第三高掺杂p型区域120、或环状第三高掺杂p型区域120之间可以起到有效的电场屏蔽效应作用，确保器件的可靠性。因此，在本技术实施例中，jfet区域113的宽度n的取值范围、肖特基子区域的宽度s的取值范围均在预设区间内；jfet区域113中的离子掺杂浓度、结势垒肖特基区域114中的离子掺杂浓度均大于或等于外延层102的离子掺杂浓度。可以理解的是，此处描述的结势垒肖特基区域114中的离子掺杂浓度为被预设数量个环状第三高掺杂p型区域120分隔出的肖特基子区域中的离子掺杂浓度，并不包括环状第三高掺杂p型区域120。
[0058]
在本技术的一个实施例中，预设区间为0.8um～5um；jfet区域113与肖特基区域114中的离子掺杂浓度范围为：1e15cm-3
～5e17cm-3
。
[0059]
在本技术的一个实施例中，集成结势垒肖特基二极管的沟槽型mosfet器件还包括：碳化硅衬底101与漏极电极112。
[0060]
如图1所示，碳化硅衬底101的顶部与外延层102的底部接触；其中，碳化硅衬底101为n型区域；漏极电极112覆盖于碳化硅衬底101的底部；碳化硅衬底101中的离子掺杂浓度大于外延层102中的离子掺杂浓度。
[0061]
在本技术的一个实施例中，碳化硅衬底101的离子掺杂浓度范围为：1e18cm-3
～1e20 cm-3
，外延层102的离子掺杂浓度范围为：1e14cm-3
～1e17cm-3
。
[0062]
在本技术的一个实施例中，位于外延层顶部的mosfet结构还包括：欧姆接触金属109与肖特基接触金属110。
[0063]
如图1所示，欧姆接触金属109覆盖于第二高掺杂p型区域105与部分源极区域104的顶部，并在接触位置同时与所述第二高掺杂p型区域105以及部分所述源极区域104形成
欧姆接触，以抑制mosfet器件内部的寄生双极晶体管效应。肖特基接触金属110覆盖于结势垒肖特基区域114的顶部，并在接触位置形成肖特基接触。
[0064]
在本技术的一个实施例中，位于外延层顶部的mosfet结构还包括：绝缘栅极氧化层106与栅极导电多晶硅107。
[0065]
如图1所示，绝缘栅极氧化层106覆盖于沟槽117的内壁；栅极导电多晶硅107填充于沟槽117。可以理解的是，栅极导电多晶硅107是填充于已经覆盖了栅极绝缘氧化层106的沟槽117内，填充满后沟槽顶部与外延层102的平台高度齐平。
[0066]
在本技术的一个实施例中，位于外延层顶部的mosfet结构还包括：绝缘介质层108。
[0067]
如图1所示，绝缘介质层108覆盖于填充后的沟槽117顶部与各元胞10的部分源极区域104顶部。
[0068]
在本技术的一个实施例中，集成结势垒肖特基二极管的沟槽型mosfet器件还包括：源极电极111。
[0069]
如图1所示，源极电极111覆盖于欧姆接触金属109及肖特基接触金属110上；绝缘介质层108将栅极导电多晶硅107与源极金属104分隔开。
[0070]
图4为本技术实施例提供的一种圆形元胞结构示意图。如图4所示，预设数量为一，沟槽117的边界、源极区域104、第二高掺杂p型区域105、环状第三高掺杂p型区域120及肖特基区域114的形状均为同心圆环结构。图4中的虚线aa’所对应的截面图即为图1所示的一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图；图4中的虚线bb’所对应的截面图即为图3所示的另一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图。
[0071]
图5为本技术实施例提供的一种正四边形元胞结构示意图。如图5所示，预设数量为一，沟槽117的边界、源极区域104、第二高掺杂p型区域105、环状第三高掺杂p型区域120及肖特基区域114的形状均为同心正四边形结构。另外，图5所示的正四边形元胞排列方式为相邻两行或相邻两列的正四边形元胞交错排列。图5中的虚线aa’所对应的截面图即为图1所示的一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图；图5中的虚线bb’所对应的截面图即为图3所示的另一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图。
[0072]
图6为本技术实施例提供的一种正四边形元胞结构示意图。如图6所示，预设数量为一，沟槽117的边界、源极区域104、第二高掺杂p型区域105、环状第三高掺杂p型区域120及肖特基区域114的形状均为同心正四边形结构。另外，图6所示的正四边形元胞排列方式为各行和各列的正四边形元胞均对齐排列。图6中的虚线aa’所对应的截面图即为图1所示的一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图；图6中的虚线bb’所对应的截面图即为图3所示的另一种集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图。
[0073]
需要说明的是，本技术实施例的图2、图4、图5、图6中只有一个环状第三高掺杂p型区域，但是由于横截面结构会切到环状第三高掺杂p型区域的两侧，因此图1与图3横截面中显示结势垒肖特基区域114中存在两个第三高掺杂p型区域。
[0074]
还需要说明的是，当预设数量为1时，第三高掺杂p型区域还可以为岛状第三高掺杂p型区域。图21为本技术实施例提供的一种岛状第三高掺杂p型区域的正六边形元胞结构
示意图，如图21所示，第三高掺杂p型区域为岛状第三高掺杂p型区域121。可以理解的是，图21中的虚线aa’所对应的截面图即为图22所示的一种岛状第三高掺杂p型区域的集成结势垒肖特基二极管的沟槽型mosfet器件有源区截面图；图21中的虚线bb’所对应的截面图即为图23所示的另一种岛状第三高掺杂p型区域的集成结势垒肖特基二极管的沟槽型功率mosfet器件有源区截面图。
[0075]
作为一种可行的实施方式，本技术的集成肖特基二极管的沟槽型功率mosfet器件的制造方法如图7～20所示，制造方法主要包括以下步骤：
[0076]
1.如图7所示，形成衬底101和外延层102；
[0077]
2.如图8所示或图20所示，在外延层102的表面形成加强型第一导电类型的肖特基区域114；
[0078]
3.如图9所示，在外延层102的表面形成多个第二导电类型的阱区103；其中，第一导电类型为n型，第二导电类型为p型；
[0079]
4.如图10所示，在含有第二导电类型的阱区103内部形成多个高掺杂的第一导电类型的源极区域104；
[0080]
5.如图11所示，在外延层102的表面形成多个沟槽结构117；
[0081]
6.如图12所示，在沟槽117的侧壁形成加强型第一导电类型的jfet区域113；
[0082]
7.如图13所示，在沟槽117底部形成多个第一高掺杂p型区域118，在平台表面形成多个第二高掺杂p型区域105和第二导电类型的第三高掺杂p型区域120；
[0083]
8.如图14所示，在沟槽117的底部和侧壁形成绝缘栅极氧化层106；
[0084]
9.如图15所示，在沟槽117内部的形成栅极导电多晶硅107，填满沟槽，并且其高度接近与外延层102平台齐平的位置；
[0085]
10.如图16所示，在器件的表面形成多个绝缘介质层108；
[0086]
11.如图17所示，在器件表面的高掺杂第一导电类型的源极区域104和第二高掺杂p型区域105上方形成欧姆接触金属109；
[0087]
12.如图17所示，在器件表面的加强型肖特基区域114上方形成肖特基接触金属110；
[0088]
13.如图18所示，源极电极111形成于器件的顶部；
[0089]
14.如图19所示，衬底101的背面形成漏极电极112，漏极电极也是欧姆接触金属。
[0090]
其中，形成衬底101的步骤包括使用n+型sic作为衬底。形成外延层102的步骤包括在衬底的表面形成由n型碳化硅制成的外延层。在本技术实施例中，如图8所示，第一种形成加强第一类型的114区域的步骤包括在芯片表面形成较高n型掺杂的碳化硅制成外延层。如图20所示，第二种形成加强第一类型的114区域的步骤包括沉积掩模层200，光刻并蚀刻掩模层形成图形转移。形成加强第一类型的114区域的步骤包括在芯片表面进行离子注入，从而在外延层的表面特定部位(掩膜层开窗口的区域)实现n型杂质掺杂，掺杂杂质类型可以是氮或磷。形成第二导电类型的阱区103的步骤包括沉积掩模层201，光刻并蚀刻掩模层形成图形转移。形成第二导电类型的阱区103的步骤包括在芯片表面进行离子注入，从而在外延层的表面特定部位(掩膜层开窗口的区域)实现p型杂质掺杂，掺杂杂质类型可以是铝或硼。形成高掺杂第一导电类型的源极区域104的步骤包括沉积掩模层202，光刻并蚀刻掩模层形成图形转移。形成高掺杂第一导电类型的源极区域104的步骤包括在芯片表面进行离
子注入，从而在外延层的表面特定部位(掩膜层开窗口的区域)实现n型杂质掺杂，掺杂杂质类型可以是氮或磷。形成沟槽结构117的步骤包括沉积掩模层203，光刻并蚀刻掩模层形成图形转移。形成沟槽结构117的步骤包括在芯片表面进行刻蚀，从而在外延层的表面特定部位(掩膜层开窗口的区域)形成沟槽结构。形成加强第一类型的113区域的步骤包括利用掩膜层203，从而在外延层的表面特定部位(沟槽侧壁)实现加强n型杂质掺杂，掺杂杂质类型可以是氮或磷。形成多个高掺杂第二导电类型区域105、区域118和区域120的步骤包括再次光刻并蚀刻掩模层203，形成图形转移。形成多个高掺杂第二导电类型区域105、区域118和区域120的步骤包括在芯片表面进行刻蚀，从而在外延层的表面特定部位(掩膜层开窗口的区域)实现p型杂质掺杂，掺杂杂质类型可以是铝或硼。形成栅极氧化层106的步骤包括通过在沟槽的底部和侧壁形成氧化物。形成栅极导电多晶硅107的步骤包括在器件顶部沉积多晶硅。形成栅极导电多晶硅107的步骤包括光刻、刻蚀，最终沟槽内多晶硅的高度与平台近似或稍低于碳化硅平台。形成绝缘介质层108的步骤包括介质层生长，光刻，刻蚀介质层形成源极接触窗口。形成欧姆接触金属109和肖特基接触金属110的步骤包括在含有介质层的外延层顶部沉积金属。形成欧姆接触金属109和肖特基接触金属110的步骤包括对金属进行退火，在金属与外延层表面直接接触的界面同时形成欧姆接触和肖特基金属。形成欧姆接触金属112的步骤包括在衬底背面沉积金属。形成欧姆接触金属112的步骤包括对衬底背面的金属进行退火，在金属与衬底表面之间形成欧姆接触。
[0091]
在一个实施例中，当加强型第一类导电类型的jfet区域113和加强型第一类导电类型的肖特基区域114的掺杂浓度与外延层相同时，则不需要额外的工艺步骤来进行离子注入或双层外延，此时，制造方法步骤如下：
[0092]
1.形成衬底101；
[0093]
2.形成外延层102；
[0094]
3.在外延层102的表面形成多个第二导电类型的阱区103；
[0095]
4.在含有第二导电类型的阱区103內部形成多个高掺杂的第一导电类型的区域104；
[0096]
5.在外延层102的表面形成多个沟槽结构117；
[0097]
6.在沟槽底部的形成多个高掺杂第二导电类型区域118，在平台表面形成多个高掺杂第二导电类型区域105和第二导电类型的第三高掺杂p型区域120；
[0098]
7.在沟槽底部和侧壁形成氧化层106；
[0099]
8.在沟槽内部形成栅极多晶硅107，填满沟槽，并且其高度接近与平台齐平的位置；
[0100]
9.在器件的表面形成多个绝缘介质层108；
[0101]
10.在器件表面的高掺杂第一导电类型区域104和高掺杂第二导电类型区域105上方形成欧姆接触金属109；
[0102]
11.在器件表面的加强型区域114上方形成肖特基接触110；
[0103]
12.源极电极111形成于器件的顶部；
[0104]
13.衬底的背面形成欧姆接触金属112；
[0105]
其中，形成高掺杂第一导电类型的源极区域104还可以通过自对准工艺，利用现有掩膜层201形成掩膜层202，蚀刻掩模层形成图形转移。加强型第一类导电类型区域113和加
强型第一类导电类型区域114可以通过同一步工艺同时形成，也可以分步形成。高掺杂第二导电类型的区域105和高掺杂第二导电类型的区域118可以通过同一步工艺同时形成，也可以分步形成。形成欧姆接触金属109和肖特基接触金属110可以通过同一步工艺同时形成，也可以分步形成。
[0106]
另外，在mosfet器件的制造方法中，阱区103、源极区域104、第一高掺杂p型区域105、第二高掺杂p型区域118、第二导电类型的第三高掺杂p型区域120、jfet区域113、肖特基区域114、沟槽结构117的形成顺序可以根据工艺需求进行调整。
[0107]
在一个实施例中，制造方法顺序可以如下所示：
[0108]
1.形成衬底101；
[0109]
2.形成外延层102；
[0110]
3.在外延层102的表面形成加强型第一导电类型区域114；
[0111]
4.在平台表面形成多个高掺杂第二导电类型区域105和第二导电类型区域120；
[0112]
5.在外延层102的表面形成多个第二导电类型的阱区103；
[0113]
6.在含有第二导电类型的阱区103內部形成多个高掺杂的第一导电类型的区域104；
[0114]
7.在外延层表面形成多个沟槽结构117；
[0115]
8.在沟槽结构117的侧壁形成加强型第一导电类型区域113；
[0116]
9.在沟槽底部的形成多个高掺杂第二导电类型区域118；
[0117]
10.在沟槽底部和侧壁形成氧化层106；
[0118]
11.在沟槽内部形成栅极多晶硅107，填满沟槽，并且其高度接近与平台齐平的位置；
[0119]
12.在器件的表面形成多个绝缘介质层108；
[0120]
13.在器件表面的高掺杂第一导电类型区域104和高掺杂第二导电类型区域105上方形成欧姆接触金属109；
[0121]
14.在器件表面的加强型区域114上方形成肖特基接触110；
[0122]
15.源极电极111形成于器件的顶部；
[0123]
16.衬底的背面形成欧姆接触金属112。
[0124]
在另一个实施例中，制造方法顺序还可以如下所示：
[0125]
1.形成衬底101；
[0126]
2.形成外延层102；
[0127]
3.在平台表面形成多个高掺杂第二导电类型区域105和第二导电类型区域120；
[0128]
4.在外延层102的表面形成多个第二导电类型的阱区103；
[0129]
5.在含有第二导电类型的阱区103內部形成多个高掺杂的第一导电类型的区域104；
[0130]
6.在外延层102的表面形成加强型第一导电类型区域114；
[0131]
7.在外延层102的表面形成多个沟槽结构117；
[0132]
8.在沟槽结构117的侧壁形成加强型第一导电类型区域113；
[0133]
9.在沟槽底部的形成多个高掺杂第二导电类型区域118；
[0134]
10.在沟槽底部和侧壁形成氧化层106；
[0135]
11.在沟槽内部形成栅极多晶硅107，填满沟槽，并且其高度接近与平台齐平的位置；
[0136]
12.在器件的表面形成多个绝缘介质层108；
[0137]
13.在器件表面的高掺杂第一导电类型区域104和高掺杂第二导电类型区域105上方形成欧姆接触金属109；
[0138]
14.在器件表面的加强型区域114上方形成肖特基接触110；
[0139]
15.源极电极111形成于器件的顶部；
[0140]
16.衬底的背面形成欧姆接触金属112。
[0141]
在另一个实施例中，制造方法顺序还可以如下所示：
[0142]
1.形成衬底101；
[0143]
2.形成外延层102；
[0144]
3.在外延层102的表面形成多个沟槽结构117；
[0145]
4.在沟槽结构117的侧壁形成加强型第一导电类型区域113；
[0146]
5.在沟槽底部的形成多个高掺杂第二导电类型区域118；
[0147]
6.在外延层102的表面形成加强型第一导电类型区域114；
[0148]
7.在平台表面形成多个高掺杂第二导电类型区域105和第二导电类型区域120；
[0149]
8.在外延层102的表面形成多个第二导电类型的阱区103；
[0150]
9.在含有第二导电类型的阱区103內部形成多个高掺杂的第一导电类型的区域104；
[0151]
10.在沟槽底部和侧壁形成氧化层106；
[0152]
11.在沟槽内部形成栅极多晶硅107，填满沟槽，并且其高度接近与平台齐平的位置；
[0153]
12.在器件的表面形成多个绝缘介质层108；
[0154]
13.在器件表面的高掺杂第一导电类型区域104和高掺杂第二导电类型区域105上方形成欧姆接触金属109；
[0155]
14.在器件表面的加强型区域114上方形成肖特基接触110；
[0156]
15.源极电极111形成于器件的顶部；
[0157]
16.衬底的背面形成欧姆接触金属112。
[0158]
本技术实施例提供的集成结势垒肖特基二极管的沟槽型mosfet器件，具有多边形或圆形元胞设计，并引入了沟槽设计，可以平衡结势垒肖特基结构和mosfet结构占用器件有源区的比例，实现较高的沟道宽度、jfet区域总面积和肖特基导通总面积，进而使mosfet结构和肖特基结构有较低的导通损耗，提高器件的综合电性能。
[0159]
本技术中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
[0160]
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要
素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
[0161]
以上所述仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。

技术特征：
1.集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述器件包括：外延层与位于所述外延层顶部的mosfet结构；其中，所述外延层为n型区域；所述mosfet结构包括：若干个形状与结构均相同的元胞、第一高掺杂p型区域、沟槽；各元胞均包括阱区、源极区域、第二高掺杂p型区域、包含预设数量个第三高掺杂p型区域的结势垒肖特基区域、jfet区域；其中：所述阱区为p型区域，所述源极区域为n型区域；所述第三高掺杂p型区域包括环状第三高掺杂p型区域与岛状第三高掺杂p型区域；所述阱区位于所述外延层的顶部表面，与所述外延层形成第一pn结；所述源极区域与所述第二高掺杂p型区域均位于所述阱区内背离所述外延层的一侧表面，所述阱区与所述源极区域形成第二pn结，所述源极区域环绕所述第二高掺杂p型区域；所述结势垒肖特基区域位于所述阱区与所述源极区域的内侧环绕区域内，预设数量个第三高掺杂p型区域在所述结势垒肖特基区域内等间距排列；所述沟槽位于各元胞之间，元胞之间的沟槽截面呈u型，所述沟槽的底部拐角处为圆角；所述第一高掺杂p型区域包裹所述沟槽的底部；所述第一高掺杂p型区域与所述外延层形成第三pn结；所述阱区与相邻的所述第一高掺杂p型区域之间形成结型场效应管jfet区域。2.根据权利要求1所述的集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述jfet区域的宽度的取值范围与所述结势垒肖特基区域中第三高掺杂p型区域的间距的取值范围均在相同的预设区间内；其中，所述预设区间为[0.8μm～5μm]，所述预设数量的范围为1～10。3.根据权利要求1所述的集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述mosfet结构还包括：欧姆接触金属、肖特基接触金属；所述欧姆接触金属覆盖于所述第二高掺杂p型区域和部分所述源极区域的顶部，并在接触位置同时与所述第二高掺杂p型区域以及部分所述源极区域形成欧姆接触，以抑制mosfet器件内部的寄生双极晶体管效应；所述肖特基接触金属覆盖于所述结势垒肖特基区域的顶部，并在接触位置形成肖特基接触。4.根据权利要求1所述的集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述mosfet结构还包括：绝缘栅极氧化层与栅极导电多晶硅；所述绝缘栅极氧化层覆盖于所述沟槽的内壁；所述栅极导电多晶硅填充于所述沟槽。5.根据权利要求4所述的集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述mosfet结构还包括：绝缘介质层；所述绝缘介质层覆盖于填充后的所述沟槽顶部与各元胞的部分源极区域顶部。6.根据权利要求5所述的集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述mosfet结构还包括：源极电极；所述源极电极覆盖于欧姆接触金属及肖特基接触金属上；所述绝缘介质层将所述栅极导电多晶硅与所述源极金属分隔开。7.根据权利要求1所述的集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述器件还包括：碳化硅衬底、漏极电极；
所述碳化硅衬底的顶部与所述外延层的底部接触；其中，所述碳化硅衬底为n型区域；所述漏极电极覆盖于所述碳化硅衬底的底部。8.根据权利要求7所述的集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述碳化硅衬底中的离子掺杂浓度大于所述外延层中的离子掺杂浓度；所述jfet区域与所述结势垒肖特基区域中的离子掺杂浓度大于或等于所述外延层的离子掺杂浓度。9.根据权利要求1所述的集成结势垒肖特基二极管的沟槽型mosfet器件，其特征在于，所述元胞的形状为圆形或多边形。10.集成结势垒肖特基二极管的沟槽型mosfet器件制造方法，其特征在于，所述制造方法包括如下步骤：s1.形成碳化硅衬底，并在碳化硅衬底的一面形成外延层；s2.在外延层的表面形成加强型第一导电类型的肖特基区域；s3.在外延层的表面形成多个第二导电类型的阱区；其中，第一导电类型为n型，第二导电类型为p型；s4.在含有第二导电类型的阱区内部形成多个高掺杂的第一导电类型的源极区域；s5.在外延层的表面形成多个沟槽结构；s6.在沟槽的侧壁形成加强型第一导电类型的jfet区域；s7.在沟槽底部形成多个第一高掺杂p型区域，在平台表面形成多个第二高掺杂p型区域和第二导电类型的第三高掺杂p型区域；s8.在沟槽的底部和侧壁形成绝缘栅极氧化层；s9.在沟槽内部的形成栅极导电多晶硅，填满沟槽，并且其高度接近与外延层平台齐平的位置；s10.在器件的表面形成多个绝缘介质层；s11.在器件表面的高掺杂第一导电类型的源极区域和第二高掺杂p型区域上方形成欧姆接触金属；s12.在器件表面的加强型肖特基区域上方形成肖特基接触金属；s13.在器件的顶部形成源极电极；s14.在碳化硅衬底的另一面形成漏极电极。

技术总结
本申请公开了集成结势垒肖特基二极管的沟槽型MOSFET器件及制造方法。器件包括：外延层与位于外延层顶部的MOSFET结构；MOSFET结构包括：若干个元胞、第一高掺杂P型区域、沟槽；元胞包括阱区、源极区域、第二高掺杂P型区域、包含预设数量个第三高掺杂P型区域的结势垒肖特基区域、JFET区域；阱区与外延层形成第一PN结；源极区域与阱区形成第二PN结；阱区与第二高掺杂P型区域环绕结势垒肖特基区域；沟槽位于各元胞之间，第一高掺杂P型区域包裹沟槽底部；第一高掺杂P型区域与外延层形成第三PN结；阱区与相邻的第一高掺杂P型区域形成JFET区域。本申请通过上述器件解决了结势垒肖特基结构和MOSFET结构共同占用器件的有源区部分时无法兼顾二者导通特性的问题。兼顾二者导通特性的问题。兼顾二者导通特性的问题。


技术研发人员：于霄恬
受保护的技术使用者：海科（嘉兴）电力科技有限公司
技术研发日：2023.05.06
技术公布日：2023/8/16