一种半导体器件的制作方法

1.本发明涉及半导体光电器件技术领域，尤其是涉及一种半导体器件。


背景技术：

2.目前，现有的半导体器件通常为氮化镓功率器件和射频器件，其具有禁带宽度大、临界击穿电场大、体积小、频率高、低导通损耗、高开关频率、高电子密度、高电子饱和漂移速率、优异抗辐射性能、良好化学稳定性等诸多优点，例如：氮化镓的禁带宽度为3.4ev，硅为1.12ev，即氮化镓的禁带宽度为硅的约3倍；氮化镓的电子漂移速率是si的2.5倍；击穿场强约为硅的10倍。氮化镓功率器件基于高电子迁移率的二维电子气结构，使用algan/gan晶格失配产生应力，在自发极化和压电极化的相互作用下，在氮化镓界面处产生大量二维电子气；在无掺杂条件下，二维电子气密度可超过1013cm-2，可应用于hemt高电子迁移率晶体管器件，或耐高压功率器件，广泛应用于电力电子器件、射频通信器件、5g/6g通信、光伏逆变器、卫星、电源管理、特高压输电、数据中心、新能源汽车、工业电力电子等领域。
3.现有的半导体器件的非平衡载流子会对关态电场振动，出现电场集中现象而导致现有的半导体器件性能较差。


技术实现要素：

4.本发明提供一种半导体器件，以解决现有半导体器件的非平衡载流子会对关态电场振动，出现电场集中现象而导致现有的半导体器件性能较差的技术问题。
5.本发明的一个实施例提供了一种半导体器件，包括：
6.从下往上依次设置的衬底、沟道层和势垒层；
7.所述势垒层的电子有效质量大于等于所述沟道层的电子有效质量。
8.进一步的，所述沟道层为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3、bn的任意一种或任意组合，厚度为5～50000埃米；所述势垒层为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3、bn的任意一种或任意组合，厚度为5～50000埃米；所述势垒层的折射率系数小于等于沟道层的折射率系数。
9.进一步的，所述衬底与所述沟道层之间包括缓冲层和第一导电型氮化物半导体的至少一种；
10.所述势垒层上方包括第二导电型氮化物半导体和氮化物接触层的至少一种。
11.进一步的，所述势垒层的电子有效质量为a，所述沟道层的电子有效质量为b，且0.01≤b≤a≤0.5。
12.进一步的，所述势垒层的热膨胀系数为c，所述沟道层的热膨胀系数为d，且2.5≤d≤c≤5.5。
13.进一步的，所述势垒层的晶格常数为e，所述沟道层的晶格常数为f，且3.0≤e≤f≤4.0；所述势垒层的禁带宽度为g，沟道层的禁带宽度为h，且0.5≤h≤g≤6.5。
14.进一步的，所述势垒层的介电常数为i，所述沟道层的介电常数为j，且8≤i≤j≤12；所述势垒层的折射率系数为m，所述沟道层的折射率系数为n，且2.0≤m≤n≤3.0。
15.进一步的，所述势垒层的压电极化系数为k，所述沟道层的压电极化系数为l，且0.5≤l≤k≤2.0；所述势垒层的自发极化系数为r，所述沟道层的自发极化系数为s，且-0.1≤r≤s≤-0.01。
16.进一步的，所述缓冲层、所述第一导电型氮化物半导体、所述第二导电型氮化物半导体、所述氮化物接触层为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3和bn的任意一种或任意组合；所述缓冲层的厚度为t:5≤t≤60000埃米；所述第一导电型氮化物半导体的厚度为u:50≤u≤90000埃米；所述第二导电型氮化物半导体的厚度为v:10≤v≤20000埃米；所述氮化物接触层的厚度为w:5≤w≤500埃米；其中，w≤v≤t≤u。
17.进一步的，所述衬底包括蓝宝石、硅、ge、sic、aln、gan、gaas、gasb、insb、inp、蓝宝石/sio2复合衬底、蓝宝石/aln复合衬底、蓝宝石/sinx、镁铝尖晶石mgal2o4、mgo、zno、mgo、尖晶石、zrb2、lialo2和ligao2复合衬底的任意一种。
18.本发明实施例通过设计势垒层的电子有效质量大于等于沟道层的有效电子质量，能够使得沟道层形成多维复合电子层，多维复合电子层包括二维电子气和三维电子气的至少一种，且本发明实施例还能够调制耗耐压和电场，以减轻非平衡态载流子引起的电场集中问题，从而能够有效提升击穿电压和降低导通电阻，进而能够有效提升半导体器件的性能。
附图说明
19.图1是本发明实施例提供的半导体器件的第一结构示意图；
20.图2是本发明实施例提供的半导体器件的第二结构示意图；
21.图3是本发明实施例提供的半导体器件的第三结构示意图；
22.图4是本发明实施例提供的半导体器件的第四结构示意图。
具体实施方式
23.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
24.在本技术的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
25.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相
连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
26.请参阅图1，本发明的一个实施例提供了一种半导体器件，包括：
27.从下往上依次设置的衬底100、沟道层101和势垒层102；
28.所述势垒层102的电子有效质量大于等于所述沟道层101的电子有效质量。
29.在本发明实施例中，通过设计势垒层102的电子有效质量大于等于沟道层101的有效电子质量，能够使得沟道层101形成多维复合电子层，多维复合电子层包括二维电子气和三维电子气的至少一种，且本发明实施例还能够调制耗耐压和电场，以减轻非平衡态载流子引起的电场集中问题，从而能够有效提升击穿电压和降低导通电阻，进而能够有效提升半导体器件的性能。
30.在一个实施例中，所述沟道层101为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3、bn的任意一种或任意组合，厚度为5～50000埃米；所述势垒层102为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3、bn的任意一种或任意组合，厚度为5～50000埃米；所述势垒层102的折射率系数小于等于沟道层101的折射率系数。
31.请参阅图2-4，在一个实施例中，所述衬底100与所述沟道层101之间包括缓冲层103和第一导电型氮化物半导体104的至少一种；
32.所述势垒层102上方包括第二导电型氮化物半导体105和氮化物接触层106的至少一种。
33.本发明实施例可以通过设置缓冲层103，有效降低晶格失配和提升表明平整度，从而降低半导体器件的裂纹。
34.本发明实施例可以通过设置第一导电型氮化物以及第二导电型氮化物以提供电子或空穴；
35.本发明实施例可以通过氮化物接触层106降低接触电阻和接触面势垒，以降低接触电压，从而能够有效提高半导体器件的性能。
36.在一个实施例中，所述势垒层102的电子有效质量为a，所述沟道层101的电子有效质量为b，且0.01≤b≤a≤0.5。
37.在一个实施例中，所述势垒层102的热膨胀系数为c，所述沟道层101的热膨胀系数为d，且2.5≤d≤c≤5.5。
38.在一个实施例中，所述势垒层102的晶格常数为e，所述沟道层101的晶格常数为f，且3.0≤e≤f≤4.0；所述势垒层102的禁带宽度为g，沟道层101的禁带宽度为h，且0.5≤h≤g≤6.5。
39.在一个实施例中，所述势垒层102的介电常数为i，所述沟道层101的介电常数为j，且8≤i≤j≤12；所述势垒层102的折射率系数为m，所述沟道层101的折射率系数为n，且2.0≤m≤n≤3.0。
40.在一个实施例中，所述势垒层102的压电极化系数为k，所述沟道层101的压电极化系数为l，且0.5≤l≤k≤2.0；所述势垒层102的自发极化系数为r，所述沟道层101的自发极化系数为s，且-0.1≤r≤s≤-0.01。
41.在本发明实施例中，通过设计势垒层102和沟道层101的电子有效质量、热膨胀系数、禁带宽度、晶格常数、压电极化系数和自发极化系数，并对这些数据之间的大小关系进行一定的限制，能够有效提高极化效应和量子限域效应，从而能够使得沟道层101能够进一步形成多维复合电子层，该多维复合电子层包括二维电子气和三维电子气的任意一种或任意组合。
42.本发明实施例还能够进一步调制耗耐压和电场，以减轻非平衡态载流子引起的电场集中问题，从而提升击穿电压和降低导通电阻。另外，本发明实施例还能够降低表面欧姆路径的泄漏电流，从而抑制电流崩塌效应，以降低关态时的漏电流，使半导体器件的各项可靠性时间从一万小时提升至十万小时以上，从而能够进一步提高半导体器件性能的可靠性。
43.在本发明实施例中，通过设计势垒层102和沟道层101的介电常数、折射率系数和热膨胀系数，能够提升沟道层101和势垒层102的质量和界面质量，从而提升开关速率，提升热传输性能和改善热失配，并降低表面欧姆路径的泄漏电流，抑制电流崩塌效应，降低关态时的漏电流，使器件的各项可靠性时间从一万小时提升至十万小时以上，从而能够进一步提高半导体器件性能的可靠性。
44.在一个实施例中，所述缓冲层103、所述第一导电型氮化物半导体104、所述第二导电型氮化物半导体105、所述氮化物接触层106为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3和bn的任意一种或任意组合；所述缓冲层103的厚度为t:5≤t≤60000埃米；所述第一导电型氮化物半导体104的厚度为u:50≤u≤90000埃米；所述第二导电型氮化物半导体105的厚度为v:10≤v≤20000埃米；所述氮化物接触层106的厚度为w:5≤w≤500埃米；其中，w≤v≤t≤u。
45.在一个实施例中，所述衬底100包括蓝宝石、硅、ge、sic、aln、gan、gaas、gasb、insb、inp、蓝宝石/sio2复合衬底100、蓝宝石/aln复合衬底100、蓝宝石/sinx、镁铝尖晶石mgal2o4、mgo、zno、mgo、尖晶石、zrb2、lialo2和ligao2复合衬底100的任意一种。
46.实施本发明实施例，具有以下有益效果：
47.本发明实施例通过设计势垒层102的电子有效质量大于等于沟道层101的有效电子质量，能够使得沟道层101形成多维复合电子层，多维复合电子层包括二维电子气和三维电子气的至少一种，且本发明实施例还能够调制耗耐压和电场，以减轻非平衡态载流子引起的电场集中问题，从而能够有效提升击穿电压和降低导通电阻，进而能够有效提升半导体器件的性能。
48.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

技术特征：
1.一种半导体器件，其特征在于，包括：从下往上依次设置的衬底、沟道层和势垒层；所述势垒层的电子有效质量大于等于所述沟道层的电子有效质量。2.如权利要求1所述的半导体器件，其特征在于，所述沟道层为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3、bn的任意一种或任意组合，厚度为5～50000埃米；所述势垒层为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3、bn的任意一种或任意组合，厚度为5～50000埃米；所述势垒层的折射率系数小于等于沟道层的折射率系数。3.如权利要求1或2所述的半导体器件，其特征在于，所述衬底与所述沟道层之间包括缓冲层和第一导电型氮化物半导体的至少一种；所述势垒层上方包括第二导电型氮化物半导体和氮化物接触层的至少一种。4.如权利要求1或2所述的半导体器件，其特征在于，所述势垒层的电子有效质量为a，所述沟道层的电子有效质量为b，且0.01≤b≤a≤0.5。5.如权利要求1或2所述的半导体器件，其特征在于，所述势垒层的热膨胀系数为c，所述沟道层的热膨胀系数为d，且2.5≤d≤c≤5.5。6.如权利要求1所述的半导体器件，其特征在于，所述势垒层的晶格常数为e，所述沟道层的晶格常数为f，且3.0≤e≤f≤4.0；所述势垒层的禁带宽度为g，沟道层的禁带宽度为h，且0.5≤h≤g≤6.5。7.如权利要求1所述的半导体器件，其特征在于，所述势垒层的介电常数为i，所述沟道层的介电常数为j，且8≤i≤j≤12；所述势垒层的折射率系数为m，所述沟道层的折射率系数为n，且2.0≤m≤n≤3.0。8.如权利要求1所述的半导体器件，其特征在于，所述势垒层的压电极化系数为k，所述沟道层的压电极化系数为l，且0.5≤l≤k≤2.0；所述势垒层的自发极化系数为r，所述沟道层的自发极化系数为s，且-0.1≤r≤s≤-0.01。9.如权利要求3所述的半导体器件，其特征在于，所述缓冲层、所述第一导电型氮化物半导体、所述第二导电型氮化物半导体、所述氮化物接触层为gan、ingan、inn、alinn、alingan、aln、gaas、gap、inp、algaas、alingaas、algainp、ingaas、alinas、alinp、algap、ingap、gasb、insb、inas、algasb、alsb、ingasb、algaassb、ingaassb、sic、ga2o3和bn的任意一种或任意组合；所述缓冲层的厚度为t:5≤t≤60000埃米；所述第一导电型氮化物半导体的厚度为u:50≤u≤90000埃米；所述第二导电型氮化物半导体的厚度为v:10≤v≤20000埃米；所述氮化物接触层的厚度为w:5≤w≤500埃米；其中，w≤v≤t≤u。10.如权利要求1所述的半导体器件，其特征在于，所述衬底包括蓝宝石、硅、ge、sic、aln、gan、gaas、gasb、insb、inp、蓝宝石/sio2复合衬底、蓝宝石/aln复合衬底、蓝宝石/sinx、镁铝尖晶石mgal2o4、mgo、zno、mgo、尖晶石、zrb2、lialo2和ligao2复合衬底的任意一种。

技术总结
本发明公开了一种半导体器件，包括：从下往上依次设置的衬底、沟道层和势垒层；势垒层的电子有效质量大于等于沟道层的电子有效质量。本发明通过设计势垒层的电子有效质量大于等于沟道层的有效电子质量，能够使得沟道层形成多维复合电子层，多维复合电子层包括二维电子气和三维电子气的至少一种，且本发明实施例还能够调制耗耐压和电场，以减轻非平衡态载流子引起的电场集中问题，从而能够有效提升击穿电压和降低导通电阻，进而能够有效提升半导体器件的性能。器件的性能。器件的性能。


技术研发人员：李水清 请求不公布姓名 王星河 张江勇 陈婉君 蔡鑫 刘紫涵 黄军
受保护的技术使用者：安徽格恩半导体有限公司
技术研发日：2023.06.06
技术公布日：2023/8/21