一种基于加固技术的抗四节点翻转latch锁存器电路、模块

1.本发明涉及集成电路设计技术领域，更具体的，涉及一种基于加固技术的抗四节点翻转latch锁存器电路(可简称为qnurdl latch)，以及基于该抗四节点翻转latch锁存器电路封装的模块。


背景技术：

2.随着世界科技水平的进步以及各国航天事业的蓬勃发展，航天器在轨工作时间也随之增长。外太空的环境与地球大不相同，最主要的是外太空没有大气层的保护，航天器长期暴漏在各种射线辐射的环境下工作，会影响其电子设备中的电子芯片，使其发生一些反应，从而改变其工作状态。
3.辐射环境是航天器正常工作面临最大的威胁，其中辐射环境引起的单粒子翻转(single event upset，seu)是航天器发生故障的最大原因。然而，在高度集成的纳米cmos技术中，由于电荷共享，高能撞击粒子可以同时改变相邻的双节点甚至三节点的逻辑状态，导致多节点翻转(mnu)，包括双节点翻转(dnu)、三节点翻转(tnu)以及四节点翻转(qnu)。
4.为了提高单元抵抗多节点翻转的能力，现有技术中主要包括以下几种方案：
5.1)如图1所示的以c单元为基础的结构单元(简称为lctnurl latch)，共有12个节点，并以不同c单元之间进行互锁的方式，提高了电路的抗辐射性能，该结构具有抗三节点翻转能力，该电路所用的管子数量相对较少，所以功耗较低。但并未采用快速数据通道来降低传输延时，所以该电路延迟较大，且该电路不具备抗四节点翻转能力。
6.2)如图2所示的以反相器为基础的结构单元(简称为lctnut latch)共有11个节点，并以不同反相器之间进行互锁的方式，提高了电路的抗辐射性能，该结构具有抗三节点翻转能力，该电路所用的管子数量相对较少，所以功耗较低，而且该电路采用传输门来降低传输延时，所以该电路延迟较小。虽然该电路性能都较优越，但不具备抗四节点翻转的能力。
7.3)如图3所示的以c单元为基础的结构单元(简称为sclcrl latch)，该结构共有14个节点，并以不同c单元之间进行互锁的方式，提高了电路的抗辐射性能，该结构具有抗三节点翻转能力，该电路所用的管子数量相对较少，所以功耗较低，并且本结构采用快速数据通道来降低传输延时，所以该电路延迟相比于图1的电路会小一些，但同样该电路不具备抗四节点翻转能力。
8.4)如图4所示的以c单元为基础的结构单元(简称为lsedut latch)，该结构采用c单元与反相器相互连接的方式，进行节点的抗性性能提升，最终通过多级输入的c单元进行输出，该电路采用传输门降低电路的延迟，以及采用时钟控制的c单元与反相器，减小在透明模式下，管子内部存储数据的竞争。虽然该电路具有较小的延迟，且具备四节点翻转的抗性，但是该电路所用管子较多，功耗较大。


技术实现要素：

9.基于此，有必要针对现有的锁存器不能在抗节点翻转能力、功耗指标、面积开销、延迟指标达到较佳匹配的问题，提供一种基于加固技术的抗四节点翻转latch锁存器电路、模块。
10.本发明采用以下技术方案实现：
11.第一方面，本发明提供了一种基于加固技术的抗四节点翻转latch锁存器电路，包括上拉管部、下拉管部、反相器一、反相器二、传输管部、c单元部、传输门。
12.上拉管部包括18个pmos晶体管p1～p12、p14、p15、p18、p19、p22、p23，用于上拉存储节点x0～x11。下拉管部包括6个pmos管p13、p16、p17、p20、p21、p24和12个nmos管n1～n12，用于下拉存储节点x0～x11。其中，x0、x3、x4、x7、x8、x11均被pmos晶体管包围，形成极性加固；p2和p14、p3和p15、p6和p18、p7和p19、p10和p22、p11和p23形成源隔离加固。
13.反相器一包括1个nmos晶体管n39、1个pmos晶体管p39，用于将输入信号d反相为反输入信号dn。反相器二包括1个nmos晶体管n40、1个pmos晶体管p40，用于将时钟信号clk反相为反时钟信号clkb。
14.传输管部包括12个nmos晶体管n13～n24，均连接clk。其中，x0、x2、x4、x6、x8、x10对应通过n13、n15、n17、n19、n21、n23与d相连，x1、x3、x5、x7、x9、x11对应通过n14、n16、n18、n20、n22、n24与dn相连。
15.c单元部包括c单元一、c单元二、c单元三、c单元四、c单元五、c单元六。c单元一包括2个pmos晶体管p25、p26、2个nmos晶体管n25、n26，用于依据x3、x5输出中间信号x12。c单元二包括2个pmos晶体管p27、p28、2个nmos晶体管n27、n28，用于依据x7、x9输出中间信号x13。c单元三包括2个pmos晶体管p29、p30、2个nmos晶体管n29、n30，用于依据x11、x1输出中间信号x14。c单元四包括2个pmos晶体管p31、p32、2个nmos晶体管n31、n32，用于依据x12、x13输出中间信号x15。c单元五包括2个pmos晶体管p33、p34、2个nmos晶体管n33、n34，用于依据x13、x14输出中间信号x16。c单元六包括3个pmos晶体管p35～p37、3个nmos晶体管n35～n37，用于依据x15、x16、clk、clkb输出输出信号q。
16.传输门包括1个nmos晶体管n38、1个pmos晶体管p38，用于依据clk进行打开或关闭。clk＝1时，传输门打开，抗四节点翻转latch锁存器电路为透明模式，d经过传输门直接输出q。clk＝0时，传输门关闭，抗四节点翻转latch锁存器电路为保持模式，d、dn对应存入x0、x1、x2、x3、x4、x5、x6、x7、x8、x9、x10、x11，并经过c单元部输出q。
17.该种基于加固技术的抗四节点翻转latch锁存器电路的实现根据本公开的实施例的方法或过程。
18.第二方面，本发明公开了一种抗四节点翻转latch锁存器模块，采用如第一方面公开的抗四节点翻转latch锁存器电路封装而成。
19.该种抗四节点翻转latch锁存器模块的实现根据本公开的实施例的方法或过程。
20.与现有技术相比，本发明具备如下有益效果：
21.1，本发明的电路具备完全的抗snu、dnu、tnu、qnu能力，并有较低的延迟、较低的功耗以及较小的面积。
22.2，本发明的存储节点x0、x3、x4、x7、x8、x11均由pmos晶体管包围，形成极性加固，这样即使空间粒子轰击敏感节点pmos管，在x0、x3、x4、x7、x8、x11上仅产生“1-1”和“0-1”的
latch包括40个nmos管、40个pmos管。40个nmos晶体管依次记为n1～n40，40个pmos晶体管依次记为p1～p40。
40.从功能上划分，tnurh latch包括上拉管部、下拉管部、反相器一、反相器二、传输管部、c单元部、传输门。
41.其中，18个pmos晶体管p1～p12、p14、p15、p18、p19、p22、p23作为上拉管，构成上拉管部，上拉存储节点x0～x11。6个pmos管p13、p16、p17、p20、p21、p24和12个nmos管n1～n12作为下拉管，构成下拉管部，下拉存储节点x0～x11。
42.具体的，p1～p12的源极连接vdd；n1～n12的源极接地gnd；
43.x0连接p1的漏极、p13的源极、p2的栅极、p4的栅极、n13的源极；
44.x1连接n1的栅极、p14的漏极、n2的漏极、p15的栅极、n3的栅极，p16的栅极、n14的源极、p30的栅极、n29的栅极；
45.x2连接p13的栅极、p14的栅极、n2的栅极、p15的漏极、n3的漏极、n4的栅极、n15的源极；
46.x3连接p1的栅极、p3的栅极、p4的漏极、p16的源极、n16的源极、p25的栅极、n26的栅极；
47.x4连接p5的漏极、p17的源极、p6的栅极、p8的栅极、n17的源极；
48.x5连接n5的栅极、p18的漏极、n6的漏极、p19的栅极、n7的栅极、p20的栅极、n18的源极、p26的栅极、n25的栅极；
49.x6连接p17的栅极、p18的栅极、n6的栅极、p19的漏极、n7的漏极、n8的栅极、n19的源极；
50.x7连接p5的栅极、p7的栅极、p8的漏极、p20的源极、n20的源级、p27的栅极、n28的栅极；
51.x8连接p9的漏极、p21的源极、p10的栅极、p12的栅极、n21的源极；
52.x9连接n9的栅极、p22的漏极、n10的漏极、p23的栅极、n11的栅极、p24的栅极、n22的源极、p28的栅极、n27的栅极；
53.x10连接p21的栅极、p22的栅极、n10的栅极、p23的漏极、n11的漏极、n12的栅极、n23的源极；
54.x11连接p9的栅极、p11的栅极、p12的漏极、p24的源极、n24的源极、p29的栅极、n30的栅极。
55.上拉管部、下拉管部组成存储部，可划分为三个结构相同的存储子单元，如图5所示：x0～x3处于第一个存储子单元中，x4～x7处于第二个存储子单元中，x8～x11处于第三个存储子单元中。
56.上述采用了极性加固和源隔离加固：
57.x0、x3、x4、x7、x8、x11均被pmos晶体管包围，形成极性加固，更具体的被称为p型极性加固结构。根据极性加固原理，空间粒子轰击敏感节点pmos管，在x0、x3、x4、x7、x8、x11上仅产生“1-1”和“0-1”的电压脉冲，即只会产生正向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，有效避免x0、x3、x4、x7、x8、x11发生翻转。
58.p2和p14堆叠，即最上层的pmos晶体管使用浅沟道隔离技术与下面的pmos晶体管进行隔离，形成源隔离加固。p3和p15、p6和p18、p7和p19、p10和p22、p11和p23也同理形成源
隔离加固。在x1、x2、x5、x6、x9、x10上只会产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，有效避免x1、x2、x5、x6、x9、x10发生翻转。
59.1个nmos晶体管n39、1个pmos晶体管p39构成反相器一，用于将输入信号d反相为反输入信号dn；1个nmos晶体管n40、1个pmos晶体管p40构成反相器二，用于将时钟信号clk反相为反时钟信号clkb。
60.具体的，p39的源极连接vdd，栅极连接d，漏极连接dn；n39的源极接地gnd，栅极连接p39的栅极，漏极连接p39的漏极。p40的源极连接vdd，栅极连接clk，漏极连接clkb；n40的源极接地gnd，栅极连接p40的栅极，漏极连接p40的漏极。
61.12个nmos晶体管n13～n24构成传输管部。n13～n24均连接clk。x0、x2、x4、x6、x8、x10对应通过n13、n15、n17、n19、n21、n23与d相连，x1、x3、x5、x7、x9、x11对应通过n14、n16、n18、n20、n22、n24与dn相连。
62.具体的，n13的漏极连接d、栅极连接clk、源极连接x0；n14的漏极连接dn、栅极连接clk、源极连接x1；n15的漏极连接d、栅极连接clk、源极连接x2；n16的漏极连接dn、栅极连接clk、源极连接x3；n17的漏极连接d、栅极连接clk、源极连接x4；n18的漏极连接dn、栅极连接clk、源极连接x5；n19的漏极连接d、栅极连接clk、源极连接x6；n20的漏极连接dn、栅极连接clk、源极连接x7；n21的漏极连接d、栅极连接clk、源极连接x8；n22的漏极连接dn、栅极连接clk、源极连接x9；n23的漏极连接d、栅极连接clk、源极连接x10；n24的漏极连接dn、栅极连接clk、源极连接x11。
63.c单元部包括六个c单元。其中，2个pmos晶体管p25、p26、2个nmos晶体管n25、n26构成c单元一(简称为ce1)，用于依据x3、x5输出中间信号x12。2个pmos晶体管p27、p28、2个nmos晶体管n27、n28构成c单元二(简称为ce2)，用于依据x7、x9输出中间信号x13。2个pmos晶体管p29、p30、2个nmos晶体管n29、n30构成c单元三(简称为ce3)，用于依据x11、x1输出中间信号x14。2个pmos晶体管p31、p32、2个nmos晶体管n31、n32构成c单元四(简称为ce4)，用于依据x12、x13输出中间信号x15。2个pmos晶体管p33、p34、2个nmos晶体管n33、n34构成c单元五(简称为ce5)，用于依据x13、x14输出中间信号x16。3个pmos晶体管p35～p37、3个nmos晶体管n35～n37构成c单元六(简称为ce6)，用于依据x15、x16、clk、clkb输出输出信号q。
64.当c单元的输入值相同时，c单元作为逆变器：即c单元的所有输入值相同时，其输出值为输入值的反相。但是，当c单元的输入值发生变化时，它的输出可以暂时保持之前的值(进入高阻抗状态)。这意味着，如果c单元输入的值的变化是由错误引起的，c单元可以拦截这个错误。
65.c单元部的具体连接关系为：
66.p25的源极连接vdd，栅极连接x3；p26的源极连接p25的漏极，栅极连接x5，漏极连接x12；n25的漏极连接p26的漏极，栅极连接p26的栅极；n26的源极连接gnd，栅极连接p25的栅极，漏极连接n25的源极。
67.p27的源极连接vdd，栅极连接x7；p28的源极连接p27的漏极，栅极连接x9，漏极连接x13；n27的漏极连接p28的漏极，栅极连接p28的栅极；n28的源极连接gnd，栅极连接p27的栅极，漏极连接n27的源极。
68.p29的源极连接vdd，栅极连接x11；p30的源极连接p29的漏极，栅极连接x1，漏极连
接x14；n29的漏极连接p30的漏极，栅极连接p30的栅极；n30的源极连接gnd，栅极连接p29的栅极，漏极连接n29的源极。
69.p31的源极连接vdd，栅极连接x12；p32的源极连接p31的漏极，栅极连接x13，漏极连接x15；n31的漏极连接p32的漏极，栅极连接p32的栅极；n32的源极连接gnd，栅极连接p31的栅极，漏极连接n31的源极。
70.p33的源极连接vdd，栅极连接x13；p34的源极连接p33的漏极，栅极连接x14，漏极连接x16；n33的漏极连接p34的漏极，栅极连接p34的栅极；n34的源极连接gnd，栅极连接p33的栅极，漏极连接n33的源极。
71.p35的源极连接vdd，栅极连接x15；p36的源极连接p35的漏极，栅极连接x16；p37的源极连接p36的漏极，栅极连接clk，漏极连接q；n35的漏极连接p37的漏极，栅极连接clkb；n36的栅极连接p36的栅极，漏极连接n35的源极；n37的源极连接gnd，栅极连接p35的栅极，漏极连接n36的源极。
72.1个nmos晶体管n38、1个pmos晶体管p38构成传输门，用于依据clk进行打开或关闭，从而减小d到q的延迟：
73.具体的，n38的栅极连接clk，漏极连接d，源极连接q；p38栅极连接clkb，漏极连接n38的源极，源极连接n38的漏极。
74.clk＝1时，传输门打开，qnurdl latch为透明模式，d经过传输门直接输出q：因此此时p19、n17是关闭的。若以d＝0为例，当x0＝x2＝x4＝x6＝x8＝x10＝0，x1＝x3＝x5＝x7＝x9＝x11＝1时，p2、p4、p6、p8、p10、p12、p13、p14、p17、p18、p21、p22、n1、n3、n5、n7、n9、n11被打开，p1、p3、p5、p7、p9、p11、p15、p16、p19、p20、p23、p24、n2、n4、n6、n8、n10、n12被关闭，因此，反馈回路迅速建立，可以闩锁这些内部节点，使得内部存储节点保持这些存储值不变，除非d上升到1。
75.clk＝0时，传输门关闭，qnurdl latch为保持模式，d、dn对应存入x0、x1、x2、x3、x4、x5、x6、x7、x8、x9、x10、x11，并经过c单元部输出q：n13～n24关闭，传输管部不再写入数值，所以内部各节点保持之前的存储值不变，从d到q的路径中断。c单元部启用，对应的存储值通过c单元部输出到q，因此，q上的锁存值将被保留，直到下一个透明模式发生。
76.轰击就发生在保持模式(clk＝0、clkb＝1，此时ce6中p37、n35打开)下。总的来说，在存储节点受到轰击时，qnurdl latch或使存储节点恢复，或即使部分存储节点不能恢复、也通过c单元部的作用进行容错(主要是ce1、ce2、ce3、ce4、ce5进行容错)，保证q的正确输出。
77.总的来说，x0～x11对应的三个存储子单元一致，所以每个存储子单元所对应的内部存储节点敏感程度也将保持一致，因此，x0～x11属于同一类型的存储节点——内部存储节点。x12～x14均为内部存储节点生成的，所以此三个节点属于同一类型的存储节点——中间存储节点。x15、x16为中间存储节点生成的，所以此两节点属于同一类型的存储节点——再生成存储节点。q为单独一个类型的节点——输出节点。
78.本实施例1中，所有mos晶体管的栅长均为65nm，p13、p16、p17、p20、p21、p24、n1、n4、n5、n8、n9、n12的栅宽均为420nm，其余所有mos晶体管的栅宽均为140nm。
79.对于qnurdl latch抗翻转的能力，以存储数据x0＝x2＝x4＝x6＝x8＝x10＝0，x1＝x3＝x5＝x7＝x9＝x11＝1为例：p2、p4、p6、p8、p10、p12、p13、p14、p17、p18、p21、p22、n1、
n3、n5、n7、n9、n11被打开，p1、p3、p5、p7、p9、p11、p15、p16、p19、p20、p23、p24、n2、n4、n6、n8、n10、n12被关闭。在此状态下，qnurdl latch共有12个敏感节点，分别为x0、x1、x4、x5、x8、x9、x12、x13、x14、x15、x16、q。
80.(1)对x0、x1、x4、x5、x8、x9、x12、x13、x14、x15、x16、q分别单独进行轰击，共12种情况，依据节点类型可分为四大类。结果显示，均可实现恢复，因此可保证q的正确输出。说明tnurh latch可以完全的抗snu。
81.类1.1：即内部存储节点受到轰击。
82.以x0为例，当x0受到轰击，从“0”翻转为“1”，则会令p2和p4关闭。但由于x2的上拉管p15与下拉管n3状态都不会发生改变，所以x2的存储值不会改变。考虑x1，x1节点的上拉管p14与其下拉管n2的状态不会改变，所以x1的存储值将不受影响，同理x3的下拉管p16与n4的状态不会发生改变，所以x3的状态不会发生改变，所以，x0的上拉管p1保持关闭状态，x0的下拉管p13与n1保持开启状态，x0会通过下拉管p13与n1放电，重新回到正确的逻辑值“0”，并且该错误不会影响输出q值的正确性。
83.以x1为例，当x1受到轰击，从“1”翻转为“0”，会令p15与p16打开，令n1与n3关闭，但x0、x2、x3其他上拉管与下拉管均未发生状态改变，所以，此三个存储节点数值并未发生改变，则x1的下拉管n2继续关闭，x1的上拉管p2与p14继续保持打开状态，x1会从错误值“0”回到正确值“1”。
84.其余类似情况不再赘述。
85.类1.2：中间存储节点受到轰击。
86.以x12为例，当x12受到轰击，从“0”翻转为“1”，该错误不会影响其他节点的值，而x12的输入x3与x5并未发生错误的翻转，所以x12会被x3与x5重新拉回正确的逻辑值“0”，所以该错误对输出q值也没有影响。
87.其余类似情况不再赘述。
88.类1.3：再生成存储节点受到轰击。
89.以x15为例，当x15从“1”翻转为“0”，该错误不会对其他节点产生影响，而x15的输入x12与x13并未发生错误的翻转，所以所以x15会被x12与x13重新拉回正确的逻辑值“1”，所以该错误对输出q值也没有影响。
90.其余类似情况不再赘述。
91.类1.4：输出节点受到轰击。当q受到轰击，从“0”翻转为“1”，该错误不会影响其他节点的值，而q的输入x15与x16并未发生错误的翻转，所以q会被x15与x16重新拉回正确的逻辑值“0”，所以即便是q发生了snu，也会重新被其他节点拉回正确的输出值。
92.如图6所示，展示了上述四类情况，具体见表一。
93.表1单节点被轰击后的情况
[0094][0095]
(2)如图6所示，对x0、x1、x4、x5、x8、x9、x12、x13、x14、x15、x16、q中任两点进行轰击，共66种情况，可分为三大类。结果显示，均可实现恢复，因此可保证q的正确输出。说明tnurh latch可以完全的抗dnu。
[0096]
为了方便说明，将中间存储节点、再生成存储节点、输出节点统称为外部节点。
[0097]
类2.1：两个内部存储节点翻转、外部节点没有翻转。
[0098]
类2.1分为两个小类：
[0099]
第一种是两个节点在同一个存储子单元内，该种情况下内部翻转的节点不可以恢复，但是由于整个电路通过c单元部进行输出，所以不会导致输出q的错误翻转；以《x0，x1》节点对翻转为例，当x0从“0”翻转为“1”，x1从“1”翻转为“0”，会导致x0、x1所处的第一个存储子单元内部逻辑错乱，两个节点无法恢复正确值，但由于ce1～ce6对错误的拦截，该错误并不会传递到q，所以q仍然保持正确的逻辑值。其余类似情况不再赘述。
[0100]
第二种是两个节点位于两个不同的存储子单元内，由于存储子单元可以抗任何的单节点翻转，所以该种情况翻转的节点可以通过内部电路自我恢复，同样不会影响输出节点q的正确性。
[0101]
类2.2：一个内部存储节点翻转、一个外部节点翻转。
[0102]
以《x0，x12》节点对翻转为例，假设x0从“0”翻转为“1”，x12从“0”翻转为“1”，通过抗snu分析可知，x0的翻转可以进行自我恢复，也不会导致企他存储节点的逻辑错乱，x12由x3和x5控制，此二节点并未发生翻转，所以会把已经翻转的x12从错误的“1”重新拉回正确的“0”，因此该两节点的翻转并不会将错误值传递到q，q仍然保持正确的逻辑值。其余类似情况不再赘述。
[0103]
类2.3：内部存储节点没有翻转，二个外部节点翻转。
[0104]
以《x12，x13》节点对翻转为例，假设x12从“0”翻转为“1”，x13从“0”翻转为“1”，此两节点作为ce4的输入节点对，其翻转会导致x15逻辑值也发生翻转，但由于ce5、ce6的输入分别有一个输入值未发生逻辑错误，所以此两个c单元的输出不会发生错误，也即该节点对的错误翻转，不会传递到q，q仍保持正确的输出。且x12与x13分别由x3、x5及x7、x9控制，它们的输入未发生错误，所以正确的输入值会将其对重新拉回到正确的逻辑值。
[0105]
如图6所示，展示了上述三大类情况，具体见表二。
[0106]
表二双节点被轰击后的情况
[0107]
[0108][0109]
(3)如图6所示，对x0、x1、x4、x5、x8、x9、x12、x13、x14、x15、x16、q中任三点进行轰击，共有220种情况，共分为四大类。结果显示，均可实现恢复，因此可保证q的正确输出。说明tnurh latch可以完全的抗tnu。
[0110]
为了方便说明，将中间存储节点、再生成存储节点、输出节点统称为外部节点。
[0111]
类3.1：三个内部存储节点翻转，外部节点没有翻转。
[0112]
类3.1分为两个小类：
[0113]
第一种是三个翻转节点位于两个存储子单元中。以《x0，x1，x4》为例，假设x0从“0”翻转为“1”，x1从“1”翻转为“0”，x4从“0”翻转为“1”，则在x0、x1所处的第一个存储子单元中，两个敏感节点一起翻转，则该单元内部没办法进行自我恢复，而在x4所处的第二个存储子单元中，只有一个敏感节点翻转，则该单元内部可以自我恢复。但由于输出端依靠c单元部进行错误阻挡，所以无论是否恢复，最终该错误都会被c单元部过滤，而不会影响q的正确性。其余类似情况不再赘述。
[0114]
第二种情况是三个翻转节点位于三个存储子单元中。以《x0，x4，x8》为例，假设x0从“0”翻转为“1”，x4从“0”翻转为“1”，x8从“0”翻转为“1”，则三个翻转节点在各自所处的存储子单元中均可进行自我恢复，最后也不会影响q的正确性。其余类似情况不再赘述。
[0115]
类3.2：二个内部存储节点翻转，一个外部节点翻转。
[0116]
其中，二个内部存储节点翻转也有两种小类，在抗dnu已有说明，此处不再重复，仅以其中一种情况为例：
[0117]
以《x0、x1、x12》为例，假设x0从“0”翻转为“1”，x1从“1”翻转为“0”，x12从“0”翻转为“1”，因x0、x1同在第一个存储子单元中，且同时发生了翻转，则该两个节点不可以在第一个存储子单元内部进行自我恢复，而x12由x3，x5共同控制，该两个节点未发生翻转，所以会将x12重新拉回正确值，而由于c单元部的作用，x1的错误值不会影响x14的正确性，所以整个电路的错误不会传递到q，即整个电路保持正确的q。其余类似情况不再赘述。
[0118]
类3.3：一个内部存储节点翻转，两个外部节点翻转。
[0119]
以《x0、x12、x13》为例，假设x0从“0”翻转为“1”，x12从“0”翻转为“1”，x13从“0”翻转为“1”。经由snu抗性分析可知，x0发生翻转在第一个存储子单元存储子单元内，可以进行自我恢复，而x12与x13的输入均未发生翻转，所以x12与x13将会被正确的输入拉回正确的
数值，错误数值也不会传递到q，所以整个电路将保持正确的q。其余类似情况不再赘述。
[0120]
类3.4：内部存储节点没有翻转，三个外部节点翻转。
[0121]
以《x12、x13、x14》为例，假设x12从“0”翻转为“1”，x13从“0”翻转为“1”，x14从“0”翻转为“1”，该节点组作为ce4和ce5的全输入，会导致x15与x16翻转，最后导致q翻转，但由于此节点组所有的输入值均为发生错误翻转，所以该节点组将会被正确的输入重新拉回正确的逻辑值，依次将翻转的x15与x16拉回到正确值，进而将q拉回正确值，所以q的输出依然正确。其余类似情况不再赘述。
[0122]
如图6所示，展示了上述四大类情况，具体见表三。
[0123]
表三三节点被轰击后的情况
[0124][0125]
(4)对x0、x1、x4、x5、x8、x9、x12、x13、x14、x15、x16、q中任四点进行轰击，共有495种情况，共分为五大类。结果显示，均可实现恢复，因此可保证q的正确输出。说明tnurh latch可以完全的抗qnu。
[0126]
为了方便说明，将中间存储节点、再生成存储节点、输出节点统称为外部节点。
[0127]
类4.1：四个内部存储节点翻转，外部节点没有翻转。
[0128]
类4.1分为两个小类：
[0129]
第一种是四个翻转节点位于两个存储子单元中。以《x0，x1，x4，x5》为例，假设x0从“0”翻转为“1”，x1从“1”翻转为“0”，x4从“0”翻转为“1”，x5从“1”翻转为“0”，则在每个存储子单元均有两个敏感节点发生翻转，单元内不可以进行节点值的恢复，但由于q是基于c单元部的输出，所以内部的错误值会被c单元部拦截，不会传递到q，q保持正确输出。其余类似情况不再赘述。
[0130]
第二种是四个翻转节点位于三个存储子单元中。以《x0，x1，x4，x8》为例，假设x0从“0”翻转为“1”，x1从“1”翻转为“0”，x4从“0”翻转为“1”，x8从“0”翻转为“1”，则在x0、x1所处的第一个存储子单元中有两个敏感节点同时发生翻转，内部不可以进行自我恢复，而x4所处的第二个存储子单元、x8所处的第三个存储子单元均只有一个敏感节点发生翻转，则内部可以进行自我恢复。内部不可恢复的翻转错误，会被多级输入的c单元部拦截，错误值不会传递到q，q保持正确输出。其余类似情况不再赘述。
[0131]
类4.2：三个内部存储节点翻转，一个外部节点翻转。
[0132]
三个内部存储节点翻转的情况参看类3.1，此处不再重复，仅以其中一种情况为例：
[0133]
以《x0、x1、x4、x12》为例，假设x0从“0”翻转为“1”，x1从“1”翻转为“0”，x4从“0”翻转为“1”，x12从“0”翻转为“1”，因x0、x1处于第一个存储子单元中，且同时发生了翻转，则该两个节点不可以在第一个存储子单元内部进行自我恢复。x4所处第二个的存储子单元中，只有一个敏感节点翻转，则第二个的存储子单元内部可以自我恢复。x12由x3，x5共同控制，该两个节点未发生翻转，所以会将x12重新拉回正确值。由于多级输入c单元部的阻碍，内部无法恢复的错误不会输出到q，所以q输出仍正确。其余类似情况不再赘述。
[0134]
类4.3：两个内部存储节点翻转，两个外部节点翻转。
[0135]
两个内部存储节点翻转的情况参看类2.1，此处不再重复，仅以其中一种情况为例：
[0136]
以《x0、x1、x12、x13》为例，假设x0从“0”翻转为“1”，x1从“1”翻转为“0”，x12从“0”翻转为“1”，x13从“0”翻转为“1”，因x0、x1处于同一个存储子单元中，且同时发生了翻转，则该两个节点不可以在存储子单元内部进行自我恢复。x12的输入x3、x5和x13的输出x7、x9均未发生错误，所以该两个节点会被正确的输入值拉回正确值，最终q也会保持输出正确。其余类似情况不再赘述。
[0137]
类4.4：一个内部存储节点翻转，三个外部节点翻转。
[0138]
以《x0、x12、x13、x14》为例，x12、x13、x14作为ce4和ce5的全输入，会导致x15与x16翻转，最后导致q翻转。但经由snu抗性分析可知，x0发生翻转在第一个存储子单元存储子单元内，可以进行自我恢复，也不会影响其他节点的正确值，即x12～x14所有的输入均为正确值，所以x12～x14将会被正确的输入重新拉回正确的逻辑值，依次将翻转的x15与x16拉回到正确值，进而将q拉回正确值，所以q的输出依然正确。其余类似情况不再赘述。
[0139]
类4.5：内部存储节点没有翻转，四个外部节点翻转。
[0140]
以《x12、x13、x14、x15》为例，假设x12从“0”翻转为“1”，x13从“0”翻转为“1”，x14从“0”翻转为“1”，x15从“1”翻转为“0”，虽然翻转刚发生时会导致q也发生翻转，但由于ce1～
ce3的输入均未发生翻转，所以x12、x13、x14、x15、x16会被依次拉回正确值，最终q也会输出正确。
[0141]
如图7所示，展示了上述五大类情况，具体见表四。
[0142]
表四四节点被轰击后的情况
[0143][0144]
[0145]
此外，发明人还对tnurh latch与背景技术提出的4种锁存器进行仿真对比。
[0146]
首先，参看表五，为抗翻转能力对比表。
[0147]
表五 抗翻转能力对比表
[0148][0149][0150]
很明显，只有lsedut latch和qnurdl latch才具备完全的抗snu/dnu/tnu/qnu能力。但lsedut latch共需要100个mos管进行搭建，而tnurh latch只需要80个mos管，面积开销明显减小了。
[0151]
然后，参看图8，qnurdl latch的延迟与lsedut latch接近，略大于lctnut latch，远小于lctnurl latch、sclcrl latch。说明qnurdl latch在具备完全的抗snu/dnu/tnu/qnu能力的情况下，也具有低延迟的优势。
[0152]
再参看图9，qnurdl latch的功耗虽然大于lctnurl latch、lctnut latch、sclcrl latch，但低于lsedut latch。说明qnurdl latch在具备完全的抗snu/dnu/tnu/qnu能力的情况下，也具有低功耗的优势。
[0153]
此外对比了lsedut latch、qnurdl latch的延迟功耗积：lsedut latch的延迟功耗积为6.58181，qnurdl latch的延迟功耗积为5.89107。可知，qnurdl latch牺牲的一部分延迟可得到更大幅度的功耗降低，因此，qnurdl latch相较于lsedut latch也具有优势。
[0154]
实施例2
[0155]
本实施例2公开了一种抗四节点翻转latch锁存器模块，其采用实施例1的抗四节点翻转latch锁存器电路封装而成。封装成模块的模式，更易于上述抗四节点翻转latch锁存器电路的推广与应用。
[0156]
抗四节点翻转latch锁存器模块的引脚包括5个引脚：第一引脚、第二引脚、第三引脚、第四引脚、第五引脚。
[0157]
第一引脚用于连接vdd。具体的，第一引脚连接p1～p12的源极。
[0158]
第二引脚用于接地gnd。具体的，第二引脚连接n1～n12的源极。
[0159]
第三引脚用于输入时钟信号clk。具体的，第三引脚连接n38、p40、n40、p37、n13～n24的栅极。
[0160]
第四引脚用于输入输入信号d。具体的，第四引脚连接n38的漏极、p38的源极；第四引脚连接p39、n39的栅极；第四引脚连接n13、n15、n17、n19、n21、n23的源极。
[0161]
第五引脚用于输出输出信号q。具体的，第五引脚连接p37、n35的漏极。
[0162]
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存
在矛盾，都应当认为是本说明书记载的范围。
[0163]
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

技术特征：
1.一种基于加固技术的抗四节点翻转latch锁存器电路，其特征在于，包括：上拉管部，其包括18个pmos晶体管p1～p12、p14、p15、p18、p19、p22、p23，用于上拉存储节点x0～x11；下拉管部，其包括6个pmos管p13、p16、p17、p20、p21、p24和12个nmos管n1～n12，用于下拉存储节点x0～x11；其中，x0、x3、x4、x7、x8、x11均被pmos晶体管包围，形成极性加固；p2和p14、p3和p15、p6和p18、p7和p19、p10和p22、p11和p23形成源隔离加固；反相器一，其包括1个nmos晶体管n39、1个pmos晶体管p39，用于将输入信号d反相为反输入信号dn；反相器二，其包括1个nmos晶体管n40、1个pmos晶体管p40，用于将时钟信号clk反相为反时钟信号clkb；传输管部，其包括12个nmos晶体管n13～n24，均连接clk；其中，x0、x2、x4、x6、x8、x10对应通过n13、n15、n17、n19、n21、n23与d相连，x1、x3、x5、x7、x9、x11对应通过n14、n16、n18、n20、n22、n24与dn相连；c单元部，其包括c单元一、c单元二、c单元三、c单元四、c单元五、c单元六；所述c单元一包括2个pmos晶体管p25、p26、2个nmos晶体管n25、n26，用于依据x3、x5输出中间信号x12；所述c单元二包括2个pmos晶体管p27、p28、2个nmos晶体管n27、n28，用于依据x7、x9输出中间信号x13；所述c单元三包括2个pmos晶体管p29、p30、2个nmos晶体管n29、n30，用于依据x11、x1输出中间信号x14；所述c单元四包括2个pmos晶体管p31、p32、2个nmos晶体管n31、n32，用于依据x12、x13输出中间信号x15；所述c单元五包括2个pmos晶体管p33、p34、2个nmos晶体管n33、n34，用于依据x13、x14输出中间信号x16；所述c单元六包括3个pmos晶体管p35～p37、3个nmos晶体管n35～n37，用于依据x15、x16、clk、clkb输出输出信号q；以及传输门，其包括1个nmos晶体管n38、1个pmos晶体管p38，用于依据clk进行打开或关闭；所述clk＝1时，传输门打开，所述抗四节点翻转latch锁存器电路为透明模式，d经过传输门直接输出q；所述clk＝0时，传输门关闭，所述抗四节点翻转latch锁存器电路为保持模式，d、dn对应存入x0、x1、x2、x3、x4、x5、x6、x7、x8、x9、x10、x11，并经过c单元部输出q。2.根据权利要求1所述的基于加固技术的抗四节点翻转latch锁存器电路，其特征在于，p1～p12的源极连接vdd；n1～n12的源极接地gnd；x0连接p1的漏极、p13的源极、p2的栅极、p4的栅极、n13的源极；x1连接n1的栅极、p14的漏极、n2的漏极、p15的栅极、n3的栅极，p16的栅极、n14的源极、p30的栅极、n29的栅极；x2连接p13的栅极、p14的栅极、n2的栅极、p15的漏极、n3的漏极、n4的栅极、n15的源极；x3连接p1的栅极、p3的栅极、p4的漏极、p16的源极、n16的源极、p25的栅极、n26的栅极；x4连接p5的漏极、p17的源极、p6的栅极、p8的栅极、n17的源极；x5连接n5的栅极、p18的漏极、n6的漏极、p19的栅极、n7的栅极、p20的栅极、n18的源极、p26的栅极、n25的栅极；x6连接p17的栅极、p18的栅极、n6的栅极、p19的漏极、n7的漏极、n8的栅极、n19的源极；x7连接p5的栅极、p7的栅极、p8的漏极、p20的源极、n20的源级、p27的栅极、n28的栅极；
x8连接p9的漏极、p21的源极、p10的栅极、p12的栅极、n21的源极；x9连接n9的栅极、p22的漏极、n10的漏极、p23的栅极、n11的栅极、p24的栅极、n22的源极、p28的栅极、n27的栅极；x10连接p21的栅极、p22的栅极、n10的栅极、p23的漏极、n11的漏极、n12的栅极、n23的源极；x11连接p9的栅极、p11的栅极、p12的漏极、p24的源极、n24的源极、p29的栅极、n30的栅极。3.根据权利要求2所述的基于加固技术的抗四节点翻转latch锁存器电路，其特征在于，p39的源极连接vdd，栅极连接d，漏极连接dn；n39的源极接地gnd，栅极连接p39的栅极，漏极连接p39的漏极。4.根据权利要求3所述的基于加固技术的抗四节点翻转latch锁存器电路，其特征在于，p40的源极连接vdd，栅极连接clk，漏极连接clkb；n40的源极接地gnd，栅极连接p40的栅极，漏极连接p40的漏极。5.根据权利要求4所述的基于加固技术的抗四节点翻转latch锁存器电路，其特征在于，n13的漏极连接d、栅极连接clk；n14的漏极连接dn、栅极连接clk；n15的漏极连接d、栅极连接clk；n16的漏极连接dn、栅极连接clk；n17的漏极连接d、栅极连接clk；n18的漏极连接dn、栅极连接clk；n19的漏极连接d、栅极连接clk；n20的漏极连接dn、栅极连接clk；n21的漏极连接d、栅极连接clk；n22的漏极连接dn、栅极连接clk；n23的漏极连接d、栅极连接clk；n24的漏极连接dn、栅极连接clk。6.根据权利要求4所述的基于加固技术的抗四节点翻转latch锁存器电路，其特征在于，p25的源极连接vdd，栅极连接x3；p26的源极连接p25的漏极，栅极连接x5，漏极连接x12；n25的漏极连接p26的漏极，栅极连接p26的栅极；n26的源极连接gnd，栅极连接p25的栅极，漏极连接n25的源极；p27的源极连接vdd，栅极连接x7；p28的源极连接p27的漏极，栅极连接x9，漏极连接x13；n27的漏极连接p28的漏极，栅极连接p28的栅极；n28的源极连接gnd，栅极连接p27的栅极，漏极连接n27的源极；p29的源极连接vdd，栅极连接x11；p30的源极连接p29的漏极，栅极连接x1，漏极连接x14；n29的漏极连接p30的漏极，栅极连接p30的栅极；n30的源极连接gnd，栅极连接p29的栅极，漏极连接n29的源极；p31的源极连接vdd，栅极连接x12；p32的源极连接p31的漏极，栅极连接x13，漏极连接x15；n31的漏极连接p32的漏极，栅极连接p32的栅极；n32的源极连接gnd，栅极连接p31的栅极，漏极连接n31的源极；p33的源极连接vdd，栅极连接x13；p34的源极连接p33的漏极，栅极连接x14，漏极连接x16；n33的漏极连接p34的漏极，栅极连接p34的栅极；n34的源极连接gnd，栅极连接p33的栅极，漏极连接n33的源极；p35的源极连接vdd，栅极连接x15；p36的源极连接p35的漏极，栅极连接x16；p37的源极连接p36的漏极，栅极连接clk，漏极连接q；n35的漏极连接p37的漏极，栅极连接clkb；n36的栅极连接p36的栅极，漏极连接n35的源极；n37的源极连接gnd，栅极连接p35的栅极，漏极连
接n36的源极。7.根据权利要求6所述的基于加固技术的抗四节点翻转latch锁存器电路，其特征在于，n38的栅极连接clk，漏极连接d，源极连接q；p38栅极连接clkb，漏极连接n38的源极，源极连接n38的漏极。8.根据权利要求1所述的基于加固技术的抗四节点翻转latch锁存器电路，其特征在于，所有mos晶体管的栅长均为65nm，p13、p16、p17、p20、p21、p24、n1、n4、n5、n8、n9、n12的栅宽均为420nm，其余所有mos晶体管的栅宽均为140nm。9.一种抗四节点翻转latch锁存器模块，其特征在于，采用如权利要求1-8任一所述的抗四节点翻转latch锁存器电路封装而成。10.根据权利要求9所述的抗四节点翻转latch锁存器模块，其特征在于，所述抗四节点翻转latch锁存器模块的引脚包括：第一引脚，其用于连接vdd；第二引脚，其用于接地gnd；第三引脚，其用于输入时钟信号clk；第四引脚，其用于输入输入信号d；以及第五引脚，其用于输出输出信号q。

技术总结
本发明涉及集成电路设计技术领域，更具体的，涉及一种基于加固技术的抗四节点翻转latch锁存器电路，以及基于该抗四节点翻转latch锁存器电路封装的模块。本发明的存储节点X0、X3、X4、X7、X8、X11均由PMOS晶体管包围，形成极性加固，有效避免发生翻转。本发明使用了源隔离技术，使存储节点X1、X2、X5、X6、X9、X10也仅产生“1-0”和“0-0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性。本发明构建了多级输入的C单元部，可在多节点受到轰击时配合作用保证Q的正确输出。本发明的电路具备完全的抗SNU、DNU、TNU、QNU能力，并有较低的延迟、较低的功耗以及较小的面积。较低的功耗以及较小的面积。较低的功耗以及较小的面积。


技术研发人员：吴秀龙 张心怡 赵强 郝礼才 许鑫 林涵宇 张亚楠 戴成虎 彭春雨 蔺智挺
受保护的技术使用者：安徽大学
技术研发日：2023.04.28
技术公布日：2023/8/21