具有低传导损耗的HEMT器件及其制造工艺的制作方法

具有低传导损耗的hemt器件及其制造工艺
技术领域
1.本公开涉及具有低传导损耗的高电子迁移率晶体管(hemt)器件及其制造工艺。


背景技术：

2.hemt器件是已知的，其中导电沟道是基于在异质结处，即在具有不同带隙的半导体材料之间的界面处，具有高迁移率的二维电子气(2deg)的形成。例如，基于氮化镓铝(algan)层和氮化镓(gan)层之间的异质结的hemt器件是已知的。
3.基于algan/gan异质结或异质结构的hemt器件提供了使它们特别适合并且广泛用于不同应用的若干优点。例如，hemt器件的高击穿电压被用于高性能功率开关；导电通道中的电子的高迁移率允许提供高频放大器；此外，2deg中电子的高浓度允许获得低的导通状态电阻(r
on
)。
4.此外，相对于类似的硅ldmos器件，用于射频(rf)应用的hemt器件通常具有更好的rf性能。
5.在已知的hemt器件中，异质结构在衬底上延伸。为了在使用中减少通过衬底的导电损耗，期望衬底具有高电阻率。
6.根据一种方法，在已知hemt器件的制造工艺期间，异质结构在电阻硅衬底上生长。然而，在硅上生长的已知hemt器件的异质结构遭受高浓度的结晶缺陷。因此，对应的hemt器件在使用中具有低的电性能。
7.根据不同的方法，在已知hemt器件的制造工艺期间，异质结构直接生长在半绝缘碳化硅晶片上。然而，半绝缘碳化硅晶片具有高成本，特别是在具有大尺寸(例如具有200mm的直径)的晶片的情况下。因此，由半绝缘碳化硅晶片获得的hemt器件具有高制造成本。


技术实现要素：

8.本公开的实施例克服了现有技术的缺点。
9.因此，根据本发明，提供一种hemt器件及其制造工艺。在一个实施例中，该工艺包括在碳化硅晶片的表面上形成碳化硅的外延层，在外延层上形成半导体异质结构，以及移除碳化硅的晶片。
附图说明
10.为了更好地理解本公开，现在参照附图仅通过非限制性示例描述其实施例，其中：
11.图1至图5示出了根据一个实施例的工作本体在连续制造步骤中的截面；以及
12.图6示出了根据一个实施例的hemt器件的横截面。
具体实施方式
13.图1示出了包括晶片2的工作本体1，晶片2具有前表面2a和后表面2b，在笛卡尔参考系xyz中包括第一轴x、第二轴y和第三轴z。晶片2的前表面2a和后表面2b分别形成工作本
体1的前表面和后表面。
14.晶片2是由碳化硅(sic)制成的多型体之一，例如3c、4h、6h，这里是多型体4h。
15.晶片2是导电类型的sic晶片，例如具有n型或p型(这里为n型)的导电性。详细地，晶片2的电阻率低于0.1ω
·
cm，例如在0.005ω
·
cm和0.05ω
·
cm之间。
16.例如，晶片2的n型掺杂原子的浓度可以在1
·
10
17
atoms/cm3和1
·
10
19
atoms/cm3之间。
17.在该实施例中，晶片2具有切割角度，使得晶片2的前表面2a相对于碳化硅的晶体结构的c型平面或面倾斜非零角度。
18.详细地，晶片2的前表面2a相对于4h－sic的面(000－1)倾斜切割角度，其中值0、0、0、－1分别表示bravais-miller的指数h、k、i、l。
19.实际上，晶片2的表面2a是晶片2的离轴面，特别是具有小于4
°
的切割角度。
20.然而，晶片2的表面2a可以具有不同的切割角度，例如等于零；即，晶片2的表面2a可以平行于4h－sic的面(000－1)。
21.晶片2具有沿第三轴z的厚度tw，例如在100μm和500μm之间，特别是在250μm和350μm之间。
22.晶片2可以具有平行于第一轴线x的宽度或直径d，即，例如在50mm和200mm之间的高度。
23.为了简单起见，以下图2－5只示出了晶片2沿第一轴线x的缩小部分。
24.在图2中，碳化硅的外延层4生长在晶片2的前表面2a上。外延层4具有表面4a和沿第三轴z的厚度te，例如在60μm和100μm之间。外延层4的表面4a因此形成工作本体1的新的前表面。
25.外延层4由高电阻碳化硅形成，例如具有大于1
·
104ω
·
cm的电阻率。
26.实际上，外延层4具有比晶片2更大的电阻率。
27.详细地，生长外延层4以便具有低浓度的掺杂原子。
28.外延层4的掺杂原子(例如n型掺杂原子，诸如氮原子)的浓度可以低于5
·
10
14
atoms/cm3，特别是在5
·
10
11
和5
·
10
13
atoms/cm3之间。
29.外延层4可以保持晶片2的前表面2a的晶体取向。因此，在该实施例中，外延层4的表面4a可以保持与晶片2的前表面2a相同的切割角度。
30.实际上，外延层4的晶体结构作为晶片2的前表面2a的切割角度的函数而变化。
31.在图3中，异质结构5生长在外延层4的表面4a上。异质结构5具有形成工作本体1的新的前表面的表面5a。
32.异质结构5包括化合物半导体材料，该化合物半导体材料包括iii－v族元素。
33.详细地，异质结构5由在外延层4上延伸的第一半导体材料的沟道层6和在沟道层6上延伸的第二半导体材料的阻挡层8形成，第一半导体材料例如是氮化镓(gan)或包括氮化镓的合金，诸如氮化镓，这里是本征氮化镓(gan)，第二半导体材料例如是基于氮化镓的三元或四元合金的化合物，诸如al
x
ga
1-x
n、alingan、in
x
ga
1-x
n、al
x
in
1-x
al、alscn，这里是本征氮化铝镓(algan)。
34.详细地，沟道层6在外延层4的表面4a上延伸，与其直接接触。
35.阻挡层8在沟道层6上延伸，与其直接接触；因此，异质结构5包括沟道层6和阻挡层
8之间的界面6a。
36.随后，在图4中，晶片2被移除。例如，可以通过诸如机械研磨、化学机械抛光(cmp)或通过激光工艺切片的薄化工艺来移除晶片2。
37.为了验证晶片2的完全移除，晶片2的移除状态可以通过电测量，例如通过水银探针c－v测量，或通过光学测量来被控制。
38.实际上，外延层4现在形成工作本体1的后表面，这里用11指示。
39.在图5中，源极区13、漏极区15、绝缘或钝化层16和栅极区17被形成。
40.源极区13和漏极区15由导电材料制成，并且与异质结构5直接电接触地延伸，特别是与沟道层6欧姆接触地延伸。
41.在该实施例中，源极区13和漏极区15在深度上延伸到异质结构5中，直到界面6a。然而，取决于具体应用，源极区13和漏极区15可以延伸到异质结构5中不同的深度。
42.绝缘层16是电介质材料，例如氮化硅或氧化硅，并且在异质结构5的表面5a上延伸。
43.栅极区17包括导电材料，并且延伸穿过源极区13和漏极区15之间的绝缘层16，与异质结构5直接电接触。
44.例如，栅极区17可以由单个导电层或由包括例如金、镍、钛等的导电层的堆叠形成，这取决于具体的应用。
45.根据一个实施例，栅极区17可以由与异质结构5直接接触的绝缘层和在绝缘层上延伸的一个或多个导电层形成，使得一个或多个导电层不与异质结构5直接电接触。
46.根据一个实施例，栅极区17也可以部分地在异质结构5内延伸，这取决于具体的应用。
47.然后对工作本体1进行最终制造步骤，例如本身已知类型的切割和电连接，从而形成hemt器件50(图6)。
48.hemt器件50尤其适用于rf应用，诸如例如4g和5g基站，包括技术演进和变体、移动电话、rf热处理设备、干燥和加热设备，航空电子设备的设备和系统、l和s波段雷达等。
49.hemt器件50形成在具有后表面57的本体或裸片55中，并且包括外延衬底4(对应于外延层4，并且因此用相同的附图标记指示)和在外延衬底4上直接接触延伸的异质结构5。
50.外延衬底4具有沿第三轴z的厚度，被包括例如在60μm和100μm之间，并且形成本体55的后表面57。
51.实际上，后表面57是本体55的外表面，在后面处界定本体55。
52.源极区13、漏极区15和栅极区17分别形成hemt器件50的源电极s、漏电极d和栅电极g。
53.本体55容纳图6中虚线所指示的有源区60，有源区60在使用中容纳hemt器件50的导电通道。
54.在使用中，外延衬底4具有低浓度的杂质并且因此具有高电阻率的事实导致hemt器件50具有通过外延衬底4的低传导损耗，尤其在射频应用中。
55.实际上，在射频应用中，hemt器件50的后表面57可以被用作例如hemt器件50的rf参考(接地)端子。在此情况下，外延衬底4的高电阻率允许减少栅极区17与后表面57之间的导电损耗，并且因此改进hemt器件50的rf性能。
56.此外，hemt器件50的制造从导电类型的晶片2开始的事实允许使用具有大直径并且同时具有低成本的sic晶片，例如晶片2的直径d可以高达200mm或甚至更大。
57.使用具有大尺寸和低成本的sic晶片的可能性允许hemt器件50的制造成本被进一步降低。
58.最后，清楚的是，在不脱离如所附权利要求中限定的本公开的范围的情况下，可以对hemt器件50及其在此描述和示出的制造工艺进行修改和变化。
59.例如，沟道层6和阻挡层8可以各自由彼此叠加的多个层形成，例如一个或多个gan层或gan基合金层，根据具体应用适当地掺杂或本征类型。
60.例如，hemt器件50可以是常关或常开类型。
61.例如，根据特定的应用和特定的设计参数，源极区13、漏极区15和栅极区17可以具有不同于已经示出的形状。
62.根据具体应用，源极区13、漏极区15和栅极区17可以根据不同的形状和配置沿第二轴y延伸。例如，在俯视图中，在此未示出，源极区13、漏极区15和栅极区17可以具有沿第二轴y的细长带的形状，或者可以具有圆形或任何其它规则的或非规则的形状。
63.例如，源极区13、漏极区15和栅极区17可以各自形成具有更复杂形状的相应区域的一部分，并且通过特定的电连接与其它部分电连接。
64.图1－5中所示的制造步骤可以以与所示不同的顺序被执行。例如，可以在移除晶片2之前形成源极区13、漏极区15和栅极区17。否则，可以在生长异质结构5之前移除晶片2。
65.在一个实施例中，从具有表面(2a)的碳化硅的晶片(2)制造hemt器件(50)的工艺可以包括在晶片(2)的表面(2a)上形成碳化硅的外延层(4)，在外延层上形成半导体异质结构(62)，以及移除碳化硅的晶片。
66.碳化硅的晶片可以具有第一电阻率，并且外延层可以具有大于第一电阻率的第二电阻率。
67.碳化硅的晶片的电阻率可以低于0.1ω
·
cm。
68.外延层可以具有低于5
·
10
14
atoms/cm3的掺杂原子的浓度。
69.碳化硅的晶片的表面(2a)可以具有相对于晶片(2)的c型平面的非零切割角度。
70.切割角度可以小于4
°
。
71.外延层(4)可以具有在60μm和100μm之间的厚度。
72.在一个实施例中，hemt器件(50)可以形成在具有外表面(57)的半导体本体(55)中。hemt器件可以包括形成半导体本体外表面的碳化硅的衬底(4)和在衬底上延伸的半导体异质结构(5)。衬底(4)是外延型的。
73.衬底可以具有低于5
·
10
14
atoms/cm3的掺杂原子的浓度。
74.衬底(4)可以具有相对于碳化硅的c型平面离轴的表面(4a)。半导体异质结构(5)在衬底的表面(4a)上直接接触地延伸。
75.根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。

技术特征：
1.一种hemt器件的制造工艺，所述工艺包括：在碳化硅的晶片的表面上形成碳化硅的外延层；在所述外延层上形成半导体异质结构；以及移除所述碳化硅的晶片。2.根据权利要求1所述的制造工艺，其中所述碳化硅的晶片具有第一电阻率，并且所述外延层具有大于所述第一电阻率的第二电阻率。3.根据权利要求1所述的制造工艺，其中所述碳化硅的晶片具有低于0.1ω
·
cm的电阻率。4.根据权利要求1所述的制造工艺，其中所述外延层具有低于5
·
10^14atoms/cm3的掺杂原子的浓度。5.根据权利要求1所述的制造工艺，其中所述碳化硅的晶片的所述表面具有相对于所述晶片的c型平面的非零的切割角度。6.根据权利要求5所述的制造工艺，其中所述切割角度小于4
°
。7.根据权利要求1所述的制造工艺，其中所述外延层具有在60μm和100μm之间的厚度。8.一种hemt器件，包括：半导体本体，所述半导体本体包括形成所述半导体本体的外表面的碳化硅的衬底；以及在所述衬底上延伸的半导体异质结构，其中所述衬底是外延型的。9.根据权利要求8所述的hemt器件，其中所述衬底具有低于5
·
10^14atoms/cm3的掺杂原子的浓度。10.根据权利要求8所述的hemt器件，其中所述衬底具有相对于所述碳化硅的c型平面离轴的表面，所述半导体异质结构在所述衬底的所述表面上直接接触地延伸。11.根据权利要求8所述的hemt器件，其中所述衬底具有大于10kω
·
cm的电阻率。12.根据权利要求8所述的hemt器件，其中所述外延层具有在5
·
10
11
atoms/cm3和5
·
10
13
atoms/cm3之间的掺杂原子的浓度。13.根据权利要求8所述的hemt器件，其中所述衬底的所述表面具有相对于所述碳化硅的c型平面的非零的角度。14.根据权利要求13所述的hemt器件，其中所述角度小于4
°
。15.根据权利要求14所述的hemt器件，其中所述衬底具有在60μm和100μm之间的厚度。16.一种方法，包括：在具有第一电阻率的碳化硅的晶片上形成具有是所述第一电阻率的至少10000倍大的第二电阻率的碳化硅的衬底；在所述碳化硅的衬底上形成半导体异质结构；从所述衬底移除所述晶片；以及形成与所述半导体异质结构结合的hemt器件。17.根据权利要求16所述的方法，其中所述第一电阻率在0.005ω
·
cm和0.05ω
·
cm之间。18.根据权利要求17所述的方法，其中所述第二电阻率大于10kω
·
cm。
19.根据权利要求16所述的方法，其中所述衬底具有在60μm和100μm之间的厚度。20.根据权利要求16所述的方法，其中所述衬底具有在5
·
10
11
atoms/cm3和5
·
10
13
atoms/cm3之间的氮原子的浓度。

技术总结
本公开涉及具有低传导损耗的HEMT器件及其制造工艺。制造工艺形成HEMT器件。针对制造工艺包括从具有表面的碳化硅的晶片形成在晶片的表面上的碳化硅的外延层。在外延层上形成半导体异质结构，并且移除碳化硅的晶片。并且移除碳化硅的晶片。并且移除碳化硅的晶片。


技术研发人员：F
受保护的技术使用者：意法半导体股份有限公司
技术研发日：2023.02.15
技术公布日：2023/8/21