沟槽型MOSFET的栅结构及其制造方法、沟槽型MOSFET与流程

沟槽型mosfet的栅结构及其制造方法、沟槽型mosfet
技术领域
1.本技术涉及半导体技术领域，特别涉及一种沟槽型mosfet的栅结构及其制造方法、沟槽型mosfet。


背景技术：

2.沟槽型mosfet(metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管)器件具有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。
3.一般的沟槽型mosfet器件的制造方法中，控制栅的制作方法包括对沟槽中的氧化层进行回蚀刻以形成凹槽；在凹槽中沉积多晶硅；对多晶硅进行回蚀刻以形成控制栅。这种制造方法中，形成的控制栅的的侧壁与底壁之间的夹角为直角，因此会导致该区域的电场强度高，对栅氧危害性较高，可能会导致提前击穿。


技术实现要素：

4.鉴于上述问题，本技术的目的在于提供一种沟槽型mosfet的栅结构及其制造方法、沟槽型mosfet，对控制栅的形成步骤进行改进，以获得底部和侧壁夹角为钝角的控制栅，从而降低控制栅底部电场强度，减小栅极电介质被提前击穿的几率，从而保护栅极电介质。
5.本技术提供一种沟槽型mosfet的栅结构制造方法，包括：
6.在外延层中形成沟槽；
7.在所述沟槽的下部形成屏蔽栅和第一绝缘层，所述第一绝缘层将所述屏蔽栅与所述外延层彼此隔离；
8.在所述屏蔽栅的顶部形成具有突出的上边缘第二绝缘层；
9.在所述沟槽的上部分形成控制栅和栅极电介质，所述栅极电介质将所述控制栅与所述外延层彼此隔离，所述第二绝缘层位于所述控制栅和所述屏蔽栅之间，
10.其中，所述第二绝缘层突出的上边缘使得所述控制栅的侧壁与底壁之间形成与所述上边缘相对应的过渡曲面。
附图说明
11.通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚：
12.图1示出了沟槽型mosfet的截面图；
13.图2示出了本技术实施例的沟槽型mosfet的截面图；
14.图3a至图3f示出了本技术实施例的沟槽型mosfet器件的制造方法的各阶段截面图。
具体实施方式
15.以下在各个附图中，相同的元件采用类似的附图标记表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
16.在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
17.如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
18.除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括iii-v族半导体，如砷化镓(gaas)、氮化镓(gan)等，iv-iv族半导体，如碳化硅(sic)等，ii-vi族化合物半导体，如硫化镉(cds)、碲化镉(cdte)等，以及iv族半导体，如硅(si)、锗(ge)等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为tac、tin、tasin、hfsin、tisin、ticn、taalc、tialn、tan、ptsix、ni3si、pt、ru、w、和各种导电材料的组合。栅极电介质可以由sio2或介电常数大于sio2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
19.图2示出了本技术第一实施例的沟槽型mosfet的截面图。本技术中，第一掺杂类型是n型和p型中的一种，第二掺杂类型是n型和p型中的另一种。在半导体层中注入n型掺杂剂，例如p、as，可以形成n型半导体层。在半导体层中掺入p型掺杂剂，例如b，可以形成p型半导体层。
20.沟槽型mosfet 100包括衬底101和位于其上的外延层111，衬底101为第一掺杂类型，于一实施例中为n型重掺杂。外延层111位于衬底101的第一表面上，外延层111相对于衬底101是轻掺杂。
21.沟槽型mosfet 100包括从外延层111的上表面延伸进入其内部的栅结构，栅结构包括位于外延层111中的沟槽112，沟槽112从外延层111的上表面延伸至其内部，终止于外延层111中；位于沟槽112内部的介质层和电极导体，其中，沟槽112内的介质层包括第一绝缘层1131、栅极电介质1132、第二绝缘层1133。电极导体包括屏蔽栅115和控制栅116。第一绝缘层1131和屏蔽栅115位于沟槽112的下部，第一绝缘层1131将屏蔽栅115与外延层111彼此隔离；第二绝缘层1133位于屏蔽栅115的顶部，第二绝缘层1133具有突出的上边缘；栅极电介质1132和控制栅116位于沟槽112的上部，栅极电介质1132将控制栅116与外延层111彼此隔离，第二绝缘层1133位于控制栅116和屏蔽栅115之间，其中，第二绝缘层1133突出的上边缘使得控制栅116的侧壁与底壁之间形成与上边缘相对应的过渡曲面。
22.沟槽型mosfet 100还包括位于外延层111并与沟槽112相邻的体区118，其中体区118为第二掺杂类型。在体区118中形成有第一掺杂类型的源区120；在体区118中形成第二掺杂类型的接触区119；在源区120和栅极导体116上方形成的第三绝缘层1134；在紧邻源区120处形成穿透第三绝缘层1134以及源区120到达接触区119的导电通道121；在第三绝缘层
1134上方形成的源极电极122，源极电极122经由导电通道121连接至接触区119。
23.本实施例中，完整的层间介质层包括第二绝缘层1133和部分栅极电介质层1132两部分，为方便描述，以下将栅极电介质层1132位于控制栅116和屏蔽栅115之间的部分称为栅极电介质1132b，位于沟槽112上部侧壁的部分称为栅极电介质1132a。本技术中，通过对第二绝缘层1133的形成步骤进行改进，从而获得栅极电介质1132b的底壁与侧壁连接处的过渡曲面为钝角的沟槽型mosfet，即获得侧壁与底壁之间的夹角为钝角的控制栅，从而降低控制栅底部电场强度，减小栅极电介质被提前击穿的几率，从而保护栅极电介质。
24.图3a至图3f示出了本技术第一实施例的沟槽型mosfet器件的制造方法的各阶段截面图。以下将结合图3a至图3f对本技术实施例提供的沟槽型mosfet器件的制备方法进行说明。
25.图3a示出了本技术第一实施例中沟槽型mosfet器件的制造起始阶段，形成沟槽112、第一绝缘层1131和屏蔽栅115之后的截面图；如图3a所示，在衬底101上形成外延层111，并且在外延层111中形成沟槽112，并在沟槽112中依次形成第一绝缘层1131、屏蔽栅115和第二绝缘层1133。
26.该步骤中，在半导体衬底101的第一表面形成外延层111，衬底101具有第一掺杂类型。在一实施例中，衬底101的材料可以为n型的单晶硅衬底。
27.在外延层111的上表面形成图案化的第一掩膜pr1，并经由第一掩膜pr1在外延层111中形成沟槽112。
28.该步骤中，例如采用沉积工艺形成第一掩膜pr1，采用光刻形成图案化的第一掩膜pr1，然后经由图案化的第一掩膜pr1对外延层111进行刻蚀，以在外延层111中形成沟槽112。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者使用湿法刻蚀。在一实施例中，第一掩膜pr1可以为光致抗蚀剂掩膜，在形成沟槽112后，去除第一掩膜pr1。
29.进一步地，在沟槽112中形成第一绝缘层1131。
30.于一实施例中，通过热氧化或化学气相沉积的方式，在沟槽112的内部以及外延层111的上表面形成第一绝缘层1131，即第一绝缘层1131覆盖沟槽112的底部、侧壁，以及外延层111的上表面，第一绝缘层1131围绕沟槽112的侧壁形成空腔。
31.于一实施例中，第一绝缘层1131可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。热氧化包括水热氧化hto或选择性反应氧化sro(selective reactive oxidation)，化学气相沉积cvd包括低压化学气相沉积lpcvd或次大气压化学气相沉积sacvd。
32.进一步地，在第一绝缘层1131围绕形成的空腔中填充多晶硅层，并对多晶硅层进行回蚀刻，形成屏蔽栅115。
33.该步骤中，采用回刻蚀，去除位于外延层111上方以及位于沟槽112上部的多晶硅层，使得多晶硅层的上端终止于沟槽112的中部，剩余的多晶硅层形成屏蔽栅115。第一绝缘层1131将屏蔽栅115与外延层111隔离。于一实施例中，回刻蚀可采用干法刻蚀。
34.在其他实施例中，还可以采用化学机械平面化工艺去除多晶硅层位于外延层111上方的部分，然后对沟槽112中的多晶硅层进行回蚀刻，使得多晶硅层的上端终止于沟槽112的中部，形成屏蔽栅115。
35.进一步地，对第一绝缘层1131进行回蚀刻。在该步骤中，采用刻蚀工艺，去除位于外延层111上表面以及沟槽112上部的第一绝缘层1131，使得第一绝缘层1131位于沟槽112侧壁与屏蔽栅115之间，并且第一绝缘层1131未覆盖屏蔽栅115的顶部。第一绝缘层1131的表面不低于屏蔽栅115的表面；于一实施例中，该刻蚀工艺可以是湿法刻蚀，用以在较为平整的膜面上刻出绒面，从而增加光程，减少光的反射，湿法刻蚀可用稀释的hf或boe(buffered-oxide-etch，缓冲氧化物刻蚀液)等。
36.进一步地，在沟槽中第一绝缘层1131的上表面和屏蔽栅115的上表面形成第二绝缘层1133。
37.该步骤中，采用沉积工艺沉积绝缘材料并对绝缘材料进行回蚀刻，以形成具有一定厚度第二绝缘层1133，其中，第二绝缘层1133覆盖第一绝缘层1131的上表面和屏蔽栅115的上表面，第一绝缘层1131与第二绝缘层1133共同包围屏蔽栅115。
38.本实施例中，第二绝缘层1133例如为氧化硅层，第二绝缘层1133将后续形成的控制栅116与屏蔽栅115进行隔离。
39.本实施例中，由于第二绝缘层1133在后续步骤中会被回蚀刻，因此图3a中所示的第二绝缘层1133的厚度相较于常规器件中的第二绝缘层厚度较大。
40.如图3b所示，在第二绝缘层1133的上表面、沟槽112的上部侧壁以及外延层111的上表面形成牺牲层114。
41.在该步骤中，采用沉积工艺形成牺牲层114，其中，牺牲层114覆盖第二绝缘层1133的上表面、沟槽112的上部侧壁以及外延层111的上表面。
42.本实施例中，牺牲层114例如为氮化硅层。在其他实施例中，牺牲层114的材料还可以是其他不与第二绝缘层1133刻蚀剂发生反应的材料。
43.如图3c所示，去除外延层111上表面和部分第二绝缘层1133的上表面的牺牲层114。
44.在该步骤中，采用蚀刻工艺去除外延层111上表面的牺牲层114以及部分第二绝缘层1133的上表面的牺牲层114，仅保留沟槽112侧壁的牺牲层114。剩余的牺牲层114下端与第二绝缘层1133的表面接触。或者说，牺牲层114围绕沟槽112上部侧壁和第二绝缘层1133上表面形成了空腔，去除空腔底部的牺牲层114。
45.本实施例中，蚀刻工艺例如为干法刻蚀。
46.如图3d所示，将牺牲层114作为掩膜对第二绝缘层1133进行回蚀刻。
47.在该步骤中，牺牲层114作为掩膜，采用刻蚀工艺对沟槽1112中暴露的第二绝缘层1133的表面进行刻蚀，以形成凹槽，凹槽位于第二绝缘层1133中。其中，在对第二绝缘层1133进行刻蚀时，同时进行横向刻蚀和纵向刻蚀。
48.在本实施例中，刻蚀工艺例如为湿法刻蚀。采用湿法刻蚀对第二绝缘层1133的表面进行刻蚀，刻蚀后的第二绝缘层1133靠近沟槽112侧壁处具有突出的上边缘，第二绝缘层1133中心处的上表面与突出的上边缘之间的夹角为钝角。湿法刻蚀可用稀释的boe溶液(buffered-oxide-etch，缓冲氧化物刻蚀液，)等。
49.在其他实施例中，刻蚀工艺还可以是干法刻蚀。
50.本实施例中，对第二绝缘层1133的表面进行刻蚀的过程中，横向刻蚀速率与纵向刻蚀速率的比值为1：1到3：1，本领域的技术人员可以根据具体的实施例进行刻蚀速率的调
节设置。
51.通过控制刻蚀的时间以控制刻蚀进程，使得刻蚀后的第二绝缘层1133具有突出的上边缘，第二绝缘层1133中心处的凹槽未与沟槽112侧壁连通。进一步地，第二绝缘层1133的突出的上边缘上表面处的厚度大于后续步骤中形成的栅极电介质在沟槽侧壁厚度。
52.本实施例中，通过控制第二绝缘层1133凹槽角落处的角度，可以控制后续步骤中形成的控制栅的侧壁和底壁之间的夹角度数。
53.如图3e所示，去除牺牲层114，并在沟槽112上部形成栅极电介质1132。
54.在该步骤中，采用沉积工艺形成栅极电介质1132，其中，栅极电介质1132覆盖第二绝缘层1133的上表面、沟槽112的上部侧壁以及外延层的上表面，栅极电介质1132围绕沟槽112的上部侧壁和第二绝缘层1133的上表面形成空腔。
55.参考图3e，第一距离l1例如为第二绝缘层1133被刻蚀后形成的突出的上边缘上表面处的厚度；第二距离l2例如为栅极电介质1132在沟槽112侧壁的厚度。本实施例中，第一距离l1大于第二距离l2。进一步地，由于第一距离l1大于第二距离l2，因此栅极电介质1132位于侧壁与底壁之间的夹角的部分，会出现向空腔处凸起的部分，如图3e中虚线框中所示。
56.在该实施例中，第一距离l1大于第二距离l2，一方面可以降低控制栅底部角落处的栅极电介质1132的击穿几率，另一方面更利于形成钝角的过渡曲面。
57.本实施例中，栅极电介质1132位于侧壁与底壁之间的夹角向空腔处凸起的部分，进一步地增加了后续形成的控制栅116侧壁与底壁之间的夹角处与沟槽侧壁之间的距离，从而进一步降低了控制栅116底部的电场强度，防止提前击穿，并对栅极电介质1132起到保护作用。
58.本实施例中，栅极电介质1132例如为氧化硅层，栅极电介质1132将后续形成的控制栅116与外延层111进行隔离。
59.本实施例中，栅极电介质1132为共形层，因此栅极电介质1132的侧壁与底壁之间的夹角保留了第二绝缘层1133的侧壁与底壁之间的夹角处的形状，从而栅极电介质1132的侧壁与底壁之间的夹角也是钝角。后续步骤中，控制栅116沉积于栅极电介质1132围绕沟槽112的上部侧壁和第二绝缘层1133上表面形成的空腔中，因此控制栅116的侧壁与底壁之间的夹角也为钝角。
60.本实施例中，通过控制对第二绝缘层1133的表面进行刻蚀的速度，使得控制栅116的侧壁与底壁之间的夹角的角度例如为125
°
左右。进一步地，第二绝缘层1133的侧壁与底壁之间的夹角、栅极电介质1132的侧壁与底壁之间的夹角的角度例如也是125
°
左右。
61.本实施例中，栅极电介质1132包括两部分，一部分栅极电介质1132a位于沟槽112的上部侧壁，用于隔离控制栅116和外延层111，另一部分栅极电介质1132b位于第二绝缘层1133上表面，后续将用于隔离屏蔽栅115和控制栅116，因此采用不同的附图标记对不同区域的栅极电介质1132进行区分。在该实施例中，第二绝缘层1133和栅极电介质1132b共同组成层间介质层，层间介质层用于隔离屏蔽栅115和控制栅116。
62.如图3f所示，在沟槽112中形成控制栅116，在外延层111中形成体区118和源区120，在外延层111上表面形成第三绝缘层1134，形成贯穿第三绝缘层1134并到达接触区119的导电通道121，以及在第三绝缘层1134表面形成源极电极122。
63.在该步骤中，采用沉积工艺在栅极电介质1132围绕沟槽112的上部侧壁和第二绝
缘层1133的上表面形成的空腔中沉积多晶硅层，以形成控制栅116。
64.进一步地，通过离子注入工艺在外延层111的上部中注入不同的离子，以形成体区118和源区120。本实施例中，体区118为第二掺杂类型，其中第二掺杂类型与第一掺杂类型相反。采用光致抗蚀剂掩膜定义体区118的区域，并且在光致抗蚀剂掩膜定义的区域内进行第一次离子注入，形成在外延层111邻近沟槽112中的体区118，形成体区118之后去除光致抗蚀剂掩膜。采用光致抗蚀剂掩膜定义源区120的区域，并且在光致抗蚀剂掩膜定义的区域内进行第二次离子注入，在体区118中形成第一掺杂类型的源区120。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，体区118的深度不超过控制栅116在沟槽112中的延伸深度。体区118和源区120分别与沟槽112相邻接，由栅极电介质1132将控制栅116与体区118和源区120隔离。
65.进一步地，在外延层111上表面以及控制栅116上表面形成第三绝缘层1134。
66.该步骤中，通过沉积工艺，形成位于外延层111上表面以及控制栅116上表面的第三绝缘层1134，进一步进行化学机械平面化，以获得平整的表面。第三绝缘层1134覆盖外延层111和控制栅116的顶部表面。
67.本实施例中，第三绝缘层1134例如为硼磷硅玻璃。
68.进一步地，形成贯穿第三绝缘层1134和源区120，延伸至体区118内部的接触孔。
69.该步骤中，例如采用沉积工艺在第三绝缘层1134上形成第二掩膜pr2，采用光刻形成图案化的第二掩膜pr2，然后经由图案化的第二掩膜pr2对源区120以及体区118进行刻蚀，以形成接触孔，接触孔从第三绝缘层1134的上表面向着衬底101的方向延伸，贯穿第三绝缘层1134以及源区120，停止于体区118的内部。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者使用湿法刻蚀。在一实施例中，第二掩膜pr2可以为光致抗蚀剂掩膜，在形成接触孔后，去除第二掩膜pr2。
70.进一步地，在体区118中形成第二掺杂类型的接触区119。
71.该步骤中，经由接触孔对体区118进行单次离子注入，在体区118中形成第二掺杂类型的接触区119。
72.本实施例中，由于接触孔延伸至体区118内部，在经由接触孔进行离子注入形成接触区119的过程中，能够直接将离子注入至体区118，相较于从源区120上表面进行离子注入，本实施例缩短了离子注入的时间。
73.进一步地，形成导电通道121和源极电极122。
74.该步骤中，通过淀积工艺形成金属层，金属层覆盖第三绝缘层1134，并且填充接触孔，与接触区119接触。本实施例中，金属层填充于接触孔内的部分形成导电通道120，金属层位于第三绝缘层1134上表面的部分形成源极电极122。导电通道120延伸至接触区119。
75.本技术中，通过对第二绝缘层的形成步骤进行改进，使得第二绝缘层与栅极电介质连接处的角落角度为钝角，从而使得控制栅的的侧壁与底壁之间的夹角也为钝角，降低了控制栅底部电场强度，防止提前击穿，并对栅极电介质起到保护作用。
76.依照本技术的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。本说明书选取并具体描述这些实施例，是为了更好地解释本技术的原理和实际应用，从而使所属技术领域技术人员能很好地利用本技术以及在本技术基础上的修改使用。

技术特征：
1.一种沟槽型mosfet的栅结构制造方法，包括：在外延层中形成沟槽；在所述沟槽的下部形成屏蔽栅和第一绝缘层，所述第一绝缘层将所述屏蔽栅与所述外延层彼此隔离；在所述屏蔽栅的顶部形成具有突出的上边缘第二绝缘层；在所述沟槽的上部分形成控制栅和栅极电介质，所述栅极电介质将所述控制栅与所述外延层彼此隔离，所述第二绝缘层位于所述控制栅和所述屏蔽栅之间，其中，所述第二绝缘层突出的上边缘使得所述控制栅的侧壁与底壁之间形成与所述上边缘相对应的过渡曲面。2.根据权利要求1所述的栅结构制造方法，其中，对所述第二绝缘层进行刻蚀以使所述第二绝缘层中心处的上表面与所述第二绝缘层突出的上边缘之间的夹角为钝角。3.根据权利要求2所述的栅结构制造方法，其中，在所述沟槽的上部分形成控制栅和栅极电介质的步骤包括：在所述第二绝缘层的上方形成栅极电介质，所述栅极电介质围绕所述沟槽侧壁和所述第二绝缘层形成空腔，所述栅极电介质的侧壁与底壁之间形成与所述第二绝缘层相对应的过渡曲面；在所述空腔中形成所述控制栅，其中，所述控制栅的侧壁与底壁之间的过渡曲面为钝角。4.根据权利要求3所述的栅结构制造方法，其中，所述第二绝缘层突出的上边缘使得所述栅极电介质的侧壁与底壁的过渡曲面具有朝向所述控制栅的凸起，以及所述控制栅的侧壁与底壁的过渡曲面具有朝向所述控制栅内部的凹陷。5.根据权利要求1所述的栅结构制造方法，其中，在所述屏蔽栅的顶部形成第二绝缘层的步骤包括：在沟槽中所述屏蔽栅的顶部沉积绝缘材料；对所述沟槽中的所述绝缘材料进行回蚀刻，获得具有一定厚度的第二绝缘层；在所述沟槽内的所述第二绝缘层上方和所述沟槽侧壁形成牺牲层，所述牺牲层沿所述第二绝缘层和所述沟槽形成空腔；去除所述空腔底部的所述牺牲层；以及以剩余的所述牺牲层为掩膜对所述第二绝缘层进行刻蚀，以获得在所述沟槽侧壁处具有突出的上边缘的第二绝缘层。6.根据权利要求5所述的栅结构制造方法，其中，以剩余的所述牺牲层为掩膜对所述第二绝缘层进行刻蚀的步骤中，对所述第二绝缘层同时进行横向刻蚀和纵向刻蚀。7.根据权利要求6所述的栅结构制造方法，其中，所述横向刻蚀速率与纵向刻蚀速率的比值为1：1到3：1。8.根据权利要求1所述的栅结构制造方法，其中，所述第二绝缘层的突出的上边缘表面处的厚度为第一距离，所述栅极电介质在所述沟槽侧壁的厚度为第二距离，所述第一距离大于所述第二距离。9.一种沟槽型mosfet的栅结构，包括：位于外延层中的沟槽；
位于所述沟槽下部的第一绝缘层和屏蔽栅，所述第一绝缘层将所述屏蔽栅与所述外延层彼此隔离；位于所述屏蔽栅顶部的第二绝缘层，所述第二绝缘层具有突出的上边缘；位于沟槽上部的栅极电介质和控制栅，所述栅极电介质将所述控制栅与所述外延层彼此隔离，所述第二绝缘层位于所述控制栅和所述屏蔽栅之间，其中，所述第二绝缘层突出的上边缘使得所述控制栅的侧壁与底壁之间形成与所述上边缘相对应的过渡曲面。10.一种沟槽型mosfet，包括：衬底；外延层，位于所述衬底上表面，如权利要求1-8中任一项所述的栅结构，位于所述外延层中，从所述外延层的上表面延伸进入其内部；ia23000128体区、源区和接触区，位于所述外延层中；第三绝缘层，位于所述外延层远离所述衬底的表面；导电通道，贯穿所述第三绝缘层并延伸到所述外延层中的接触区；源电极，位于所述第三绝缘层上并与所述导电通道电连接。

技术总结
本申请公开了一种沟槽型MOSFET的栅结构及其制造方法、沟槽型MOSFET，包括：在外延层中形成沟槽；在沟槽的下部形成屏蔽栅和第一绝缘层，第一绝缘层将屏蔽栅与外延层彼此隔离；在屏蔽栅的顶部形成具有突出的上边缘第二绝缘层；在沟槽的上部分形成控制栅和栅极电介质，栅极电介质将控制栅与外延层彼此隔离，第二绝缘层位于控制栅和屏蔽栅之间，其中，第二绝缘层突出的上边缘使得控制栅的侧壁与底壁之间形成与上边缘相对应的过渡曲面。本申请通过对控制栅的形成步骤进行改进，以获得底壁和侧壁夹角为钝角的控制栅，从而降低控制栅极底部电场强度，减小栅极电介质被提前击穿的几率，从而保护栅极电介质。而保护栅极电介质。而保护栅极电介质。


技术研发人员：董仕达 刘坚 蔡金勇
受保护的技术使用者：杭州芯迈半导体技术有限公司
技术研发日：2023.06.06
技术公布日：2023/8/23