一种制作物理不可复制功能元件的方法与流程

1.本发明涉及一种制作物理不可复制功能元件的方法。


背景技术：

2.尽管集成电路是通过相同材料及制作工艺来设计及制造，但每一集成电路彼此可具有使每一集成电路独特的固有变化。近年来，安全研究人员已提出物理不可复制功能(physically unclonable function,puf)，其利用集成电路之间的固有变化作为类似于人类dna的独特标识。puf为可用于产生加密、安全计算或安全通信的唯一标识或唯一密钥的物理对象。由于puf输出的随机性质，puf对象的输出非常难预测且增加了安全层。


技术实现要素：

3.本发明一实施例揭露一种制作物理不可复制功能(physically unclonable function,puf)元件的方法，其主要先定义一puf单元区域于一基底上，再进行一步骤以形成一缺陷于该puf单元区域上。其中形成缺陷的步骤又包含形成一浅沟隔离于基底上，形成一栅极层于基底及浅沟隔离上，图案化栅极层以形成一第一栅极层以及一第二栅极层，再形成一外延层于第一栅极层与第二栅极层之间并连接第一栅极层与第二栅极层。
附图说明
4.图1为本发明一实施例的puf元件的示意图；
5.图2至图7为本发明一实施例制作puf元件中具有缺陷单元区域的方法示意图；
6.图8为本发明一实施例制作puf元件的方法示意图；
7.图9为本发明一实施例制作puf元件的方法示意图。
8.主要元件符号说明
9.12:基底
10.14:浅沟隔离
11.16:栅极材料层
12.18:硬掩模
13.20:图案化掩模
14.22:开口
15.24:栅极结构
16.26:栅极结构
17.28:间隙壁
18.30:外延层
19.32:层间介电层
20.34:图案化掩模
21.36:蚀刻制作工艺
22.38:离子注入制作工艺
23.42:凹槽
24.44:外延层
25.46:源极/漏极区域
26.100:puf阵列
27.102:单元区域
28.104单元区域
具体实施方式
29.请参照图1，图1为本发明一实施例的puf元件的示意图。如图1所示，puf元件主要由一puf阵列100所构成，其又细部包含多个具有正常功能的单元区域102以及多个具有缺陷(defect)的单元区域104。请继续参照图2至图7，图2至图7为本发明一实施例制作puf元件中具有缺陷单元区域104的方法示意图。如图2所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的组。然后于基底12中形成至少一浅沟隔离14将基底12分隔为不同用途的晶体管区或具有不同导电型式的晶体管区。在本实施例中，浅沟隔离14较佳由氧化硅所构成，但不以此为限。然后可进行一氧化物成长制作工艺或更具体而言一快速热氧化(rapid thermal oxidation,rto)制作工艺或现场蒸气成长制作工艺(in-situ steam generation,issg)制作工艺以形成一由氧化硅所构成的栅极介电层(图未示)于基底12上并覆盖基底12与浅沟隔离14表面。
30.接着形成栅极结构于基底12上。在本实施例中，栅极结构的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺或后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例的先栅极制作工艺为例，可先依序形成一由多晶硅所构成的栅极材料层16以及一由氮化硅或氧化硅所构成的硬掩模18于栅极介电层或基底12上。需注意的是，由于浅沟隔离14较佳突出于基底12表面，因此设于浅沟隔离14上的栅极材料层16与硬掩模18顶表面较佳略高于浅沟隔离14两侧的栅极材料层16与硬掩模18顶表面。
31.如图3所示，然后形成一图案化掩模20例如图案化光致抗蚀剂于硬掩模18上，其中图案化掩模20包含一开口暴露出部分硬掩模18顶表面。
32.如图4所示，接着利用图案化掩模20为掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤去除部分硬掩模18以及部分栅极材料层16甚至部分栅极介电层形成开口22并暴露出浅沟隔离14顶表面，然后剥除图案化掩模20，以于浅沟隔离14两侧的基底12上形成由图案化的栅极材料层16与图案化的硬掩模18所构成的栅极结构24、26，其中图案化的栅极材料层16较佳成为各区域的栅极电极。
33.如图5所示，随后分别在栅极结构24、26侧壁形成至少一间隙壁28。在本实施例中，间隙壁28可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)，偏位间隙壁与主间隙壁较佳包含不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的组，但不局限于此。
34.之后请同时参照图6与图7，图6与图7为接续图5依据不同方向制作puf元件的方法示意图。如图6所示，可进行一干蚀刻及/或湿蚀刻制作工艺，利用栅极结构24、26与间隙壁28为蚀刻掩模，沿着间隙壁28向下单次或多次蚀刻基底12，以于栅极结构24、26两侧的基底12中形成凹槽42。然后进行一选择性外延成长(selective epitaxial growth,seg)制作工艺，以于凹槽42中形成外延层44并同时于图7浅沟隔离14正上方的栅极材料层16侧壁形成外延层30连接左右两侧的栅极结构24、26。在本实施例中，图6虽仅揭露于栅极结构24两侧的基底12内形成外延层44的步骤，但不局限于此，也可采用相同制作工艺步骤于栅极结构26两侧的基底12内形成外延层44。
35.从细部来看，本实施例以蚀刻制作工艺去除图6部分基底12形成凹槽42时较佳同时去除图7设于浅沟隔离14正上方的部分间隙壁28顶部并由此暴露出部分由多晶硅所构成的栅极材料层16或栅极电极侧壁与硬掩模18侧壁。由于两个栅极结构24、26中的栅极材料层16侧壁于外延成长制作工艺之前已被暴露出来，后续进行外延成长制作工艺形成外延层30、44的时候除了图6栅极结构24、26两侧的基底12内会形成外延层44之外，图7浅沟隔离14正上方于多晶硅栅极材料层16暴露出的表面也会同时成长出外延层30，且成长出的外延层30会向外延伸并最终连结到另一端的栅极材料层16。换句话说，浅沟隔离14正上方较佳经由外延成长制作工艺形成一约略桥梁状的外延层30连结并接触左侧栅极结构24中的栅极材料层16甚至硬掩模18与右侧栅极结构26中的栅极材料层16甚至硬掩模18，其中外延层30较佳不接触下方的浅沟隔离14。
36.需注意的是，本实施例中主要于两个栅极结构24、26之间形成外延层30并通过外延层30来使两侧原本不该接触或连接的栅极结构24、26导通形成缺陷(defect)，而此缺陷即成为图1中puf元件或芯片的独特性或不可复制特征。
37.在本发明优选实施例中，外延层30、44可根据不同之金属氧化物半导体(mos)晶体管类型具有不同的材质。举例来说，若该金属氧化物半导体晶体管为一p型晶体管(pmos)时，外延层30、44可选择包含硅化锗(sige)、硅化锗硼(sigeb)或硅化锗锡(sigesn)。而在本发明另一实施例中，若该金属氧化物半导体晶体管为一n型晶体管(nmos)时，外延层30、44可选择包含碳化硅(sic)、碳磷化硅(sicp)或磷化硅(sip)。此外，选择性外延制作工艺可以用单层或多层的方式来形成，且其异质原子(例如锗原子或碳原子)也可以渐层的方式改变，但较佳是使外延层30、44的表面较淡或者无锗原子，以利后续金属硅化物层的形成。随后可再进行一道或一道以上离子注入制作工艺以于栅极结构24、26两侧的基底12内形成源极/漏极区域46。
38.依据本发明一实施例，源极/漏极区域46的形成也可同步(in-situ)于选择性外延成长制作工艺进行，例如金属氧化物半导体是pmos时，形成硅化锗外延层、硅化锗硼外延层或硅化锗锡外延层，可以伴随着注入p型掺质；或是当金属氧化物半导体是nmos时，形成硅化碳外延层、硅化碳磷外延层或硅化磷外延层，可以伴随着注入n型掺质。由此可省略后续利用额外离子注入步骤形成p型/n型晶体管的源极/漏极区域46。
39.随后可选择性形成一由氮化硅所构成的接触洞蚀刻停止层(contact etch stop layer,cesl)(图未示)于基底12上并覆盖栅极结构24、26，再形成一层间介电层32于接触洞蚀刻停止层上。值得注意的是，由于前述形成于浅沟隔离14正上方并桥接左右两边栅极结构24、26的外延层30不接触下方的浅沟隔离14使两者之间具有一孔洞(void)，因此本阶段
形成层间介电层32于基底12上并全面性覆盖栅极结构24、26时较佳同时填满外延层30与浅沟隔离14之间的孔洞。但又需注意的是，虽然本实施例较佳于外延层30与浅沟隔离14填满层间介电层32，但不局限于此，依据本发明其他实施例又可于形成层间介电层32的时候选择仅覆盖于栅极结构24、26上但不填满外延层30与浅沟隔离14的孔洞，此变化型也属本发明所涵盖的范围。随后可进行后段制作工艺，例如可选择性进行一金属栅极置换制作工艺将各栅极结构24、26转换为金属栅极，或直接于栅极结构24、26两侧形成接触插塞连接源极/漏极区域。至此即完成本发明一puf元件的制作。
40.请继续参照图8，图8为本发明一实施例制作puf元件的方法示意图。如图8所示，相较于前述实施例中形成浅沟隔离14后便直接形成由多晶硅所构成的栅极材料层16，本发明可选择于形成栅极材料层16之前先形成一图案化掩模34例如图案化光致抗蚀剂于基底12上并暴露出浅沟隔离14表面，然后进行一蚀刻制作工艺36利用例如稀释氢氟酸(dhf)等蚀刻配方对浅沟隔离14进行深度蚀刻或处理以形成缺陷，而此缺陷如同前述实施例中利用外延层导通两条栅极结构的方式即成为图1中puf元件或芯片的独特性或不可复制特征。之后可再比照前述图2至图7的制作工艺于基底12上形成栅极结构24、26等后续制作工艺。
41.请再参照图9，图9为本发明一实施例制作puf元件的方法示意图。如图9所示，本发明又可选择于形成栅极材料层16之前不形成任何图案化掩模，而采用布林(boolean)方式选择性于部分浅沟隔离14(如图9中右侧的浅沟隔离14)上进行更大剂量的离子注入制作工艺38，将例如锗(ge)或砷(as)等离子注入浅沟隔离14内使后续蚀刻过程中浅沟隔离14的边缘更容易凹陷形成缺陷，而此缺陷如同前述实施例中利用外延层导通两条栅极结构的方式即成为图1中puf元件或芯片的独特性或不可复制特征。之后可再比照前述图2至图7的制作工艺于基底12上形成栅极结构24、26等后续制作工艺。
42.综上所述，本发明主要揭露一种制备puf元件的方法，其可先定义多个puf单元区域于基底上，再进行一步骤或以形成一缺陷于至少一puf单元区域上。依据本发明的一实施例，可于两个栅极结构24、26之间形成外延层30并通过外延层30来使两侧的栅极结构24、26导通形成缺陷(defect)。此外，又可选择于形成栅极材料层之前利用图案化掩模搭配蚀刻制作工艺对浅沟隔离14进行深度蚀刻或处理以形成缺陷，或可同样于形成栅极材料层之前不形成任何图案化掩模，而采用布林(boolean)方式选择性于部分浅沟隔离14上进行更大剂量的离子注入制作工艺38，将例如锗(ge)或砷(as)等离子注入浅沟隔离14内使后续蚀刻过程中浅沟隔离14的边缘更容易凹陷形成缺陷。上述三种形成缺陷的方式均可作为puf元件或芯片的独特性或不可复制特征。
43.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

技术特征：
1.一种制作物理不可复制功能(physically unclonable function,puf)元件的方法，其特征在于，包含：定义物理不可复制功能单元区域于基底上；以及进行步骤以形成缺陷于该物理不可复制功能单元区域上。2.如权利要求1所述的方法，其中该步骤包含：形成浅沟隔离于该基底上；形成栅极材料层于该基底以及该浅沟隔离上；图案化该栅极材料层以形成第一栅极结构以及第二栅极结构；以及形成外延层于该第一栅极结构以及该第二栅极结构之间并连接该第一栅极结构以及该第二栅极结构。3.如权利要求2所述的方法，还包含：形成硬掩模于该栅极材料层上；形成图案化掩模于该硬掩模上；去除该硬掩模以及该栅极材料层以形成该第一栅极结构、该第二栅极结构以及开口暴露该浅沟隔离；形成第一间隙壁于该第一栅极结构旁以及第二间隙壁于该第二栅极结构旁；去除该硬掩模、该第一间隙壁以及该第二间隙壁；以及形成该外延层。4.如权利要求3所述的方法，还包含形成该第一间隙壁以及该第二间隙壁于该浅沟隔离上。5.如权利要求3所述的方法，其中该第一栅极结构包含多晶硅。6.如权利要求3所述的方法，还包含形成层间介电层于该外延层以及该浅沟隔离之间。7.如权利要求3所述的方法，还包含形成孔洞于该外延层以及该浅沟隔离之间。8.如权利要求1所述的方法，其中该步骤包含：形成浅沟隔离于该基底上；形成图案化掩模于该基底上；以及进行蚀刻制作工艺去除部分该浅沟隔离以形成该缺陷于该物理不可复制功能单元区域上。9.如权利要求1所述的方法，其中该步骤包含：形成浅沟隔离于该基底上；对该浅沟隔离进行离子注入制作工艺；以及进行蚀刻制作工艺去除部分该浅沟隔离以形成该缺陷于该物理不可复制功能单元区域上。

技术总结
本发明公开一种制作物理不可复制功能(physically unclonable function,PUF)元件的方法，其主要先定义一PUF单元区域于一基底上，再进行一步骤以形成一缺陷于该PUF单元区域上。其中形成缺陷的步骤又包含形成一浅沟隔离于基底上，形成一栅极层于基底及浅沟隔离上，图案化栅极层以形成一第一栅极层以及一第二栅极层，再形成一外延层于第一栅极层与第二栅极层之间并连接第一栅极层与第二栅极层。栅极层之间并连接第一栅极层与第二栅极层。栅极层之间并连接第一栅极层与第二栅极层。


技术研发人员：施秉嘉 郭哲豪 刘思吟 叶璟桦 宋佾欣
受保护的技术使用者：联华电子股份有限公司
技术研发日：2022.02.11
技术公布日：2023/8/23