一种半导体结构及其制造方法、存储器与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法、存储器。


背景技术：

2.随着半导体结构不断朝着小型化、高集成度的方向发展，后段金属连线的密集度增加且尺寸缩小，导致后段金属连线间之间的寄生电容增大，从而引发一系列问题，例如，阻容迟滞(resistance capacitance delay)效应增大、信号传播延迟、线间干扰以及功率耗散等问题，进而导致半导体结构性能的降低。因此，如何降低后端金属连线之间的寄生电容，获得高性能的半导体结构，成为亟待解决的问题。


技术实现要素：

3.有鉴于此，本公开实施例为解决背景技术中存在的技术问题而提供一种半导体结构及其制造方法、存储器。
4.本公开实施例提供了一种半导体结构，包括：多条金属连线，沿第一方向延伸；所述第一方向垂直竖直方向；第一沟槽和第二沟槽，沿第二方向间隔排布，位于相邻的两条所述金属连线之间；所述第一沟槽的深宽比小于所述第二沟槽的深宽比；所述第二方向垂直所述第一方向；介质层，位于多条所述金属连线、所述第一沟槽和所述第二沟槽上，并且，所述介质层延伸至所述第一沟槽和所述第二沟槽内，覆盖所述第一沟槽和所述第二沟槽的侧壁；第一空气隙，位于所述介质层和第一沟槽之间；第二空气隙，位于所述介质层和第二沟槽之间；其中，在垂直所述第一方向的截面上，所述第一空气隙和所述第二空气隙的截面积相等。
5.在一些实施例中，所述第一空气隙的最大高度和所述第二空气隙的最大高度相等；所述第一空气隙的最大宽度与所述第二空气隙的最大宽度相等。
6.在一些实施例中，所述第二空气隙的最大宽度与所述第二沟槽的宽度的差值小于等于预设值。
7.在一些实施例中，所述第一沟槽和所述第二沟槽的深度相等，所述第二沟槽的宽度和所述第一沟槽的宽度的比值为0.6-0.9。
8.在一些实施例中，所述半导体结构还包括：阻挡层，位于所述介质层和多条所述金属连线之间，且覆盖多条所述金属连线的顶表面和侧壁。
9.本公开实施例还提供了一种半导体结构的制造方法，包括：形成沿第一方向延伸的多条金属连线；相邻的两条所述金属连线之间具有第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽沿第二方向间隔排布，且所述第一沟槽的深宽比小于所述第二沟槽的深宽比；所述第一方向垂直竖直方向；所述第二方向垂直所述第一方向；形成介质层，在所述介质层和所述第一沟槽之间形成第一空气隙，在所述介质层和所述第二沟槽之间形成第二空气隙；其中，所述介质层位于多条所述金属连线、所述第一沟槽和所述第二沟槽上，并且，所述介质层延伸至所述第一沟槽和所述第二沟槽内，覆盖所述第一沟槽和所述第二沟槽的侧
壁；在垂直所述第一方向的截面上，所述第一空气隙和所述第二空气隙的截面积相等。
10.在一些实施例中，形成所述介质层，方法包括：在多条所述金属连线上沉积介质材料，所述介质材料覆盖所述金属连线的顶表面、填充部分所述第一沟槽和所述第二沟槽，在所述第一沟槽内形成具有开口的初始第一间隙，在所述第二沟槽内形成具有开口的初始第二间隙；在所述介质材料上形成掩膜层；通过所述掩膜层，刻蚀部分所述介质材料，扩大所述初始第一间隙和所述初始第二间隙，形成第一间隙和第二间隙；所述第一间隙和所述第二间隙的宽度相等；在所述金属连线、所述第一间隙和所述第二间隙上再次沉积所述介质材料，对所述第一间隙和所述第二间隙进行封口，形成所述介质层，同时形成所述第一空气隙和所述第二空气隙。
11.在一些实施例中，刻蚀部分所述介质材料，包括：同时刻蚀位于所述第一沟槽和第二沟槽内的所述介质材料，直至暴露所述第二沟槽底表面的衬底；剩余的所述介质材料覆盖所述第一沟槽的底部和侧壁及所述第二沟槽的侧壁。
12.在一些实施例中，刻蚀部分所述介质材料，包括：同时刻蚀位于所述第一沟槽和第二沟槽内的所述介质材料，直至暴露所述第一沟槽底表面的衬底，并且，过刻蚀所述第二沟槽底表面的所述衬底；剩余的所述介质材料覆盖所述第一沟槽和所述第二沟槽的侧壁。
13.在一些实施例中，在所述介质材料上形成所述掩膜层之前，还包括：研磨所述介质材料，直至位于所述第一沟槽和所述第二沟槽内的所述介质材料的顶表面与所述金属连线的顶表面平齐。
14.本公开实施例还提供了一种存储器，包括如上任一实施例所述的半导体结构。
15.由此可见，本公开实施例提供了一种半导体结构及其制造方法、存储器。其中，半导体结构包括：多条金属连线，沿第一方向延伸；第一方向垂直竖直方向；第一沟槽和第二沟槽，沿第二方向间隔排布，位于相邻的两条金属连线之间；第一沟槽的深宽比小于第二沟槽的深宽比；第二方向垂直第一方向；介质层，位于多条金属连线、第一沟槽和第二沟槽上，并且，介质层延伸至第一沟槽和第二沟槽内，覆盖第一沟槽和第二沟槽的侧壁；第一空气隙，位于介质层和第一沟槽之间；第二空气隙，位于介质层和第二沟槽之间；其中，在垂直第一方向的截面上，第一空气隙和第二空气隙的截面积相等。
16.本公开实施例中，通过在具有不同深宽比的第一沟槽和第二沟槽中设置截面积相同的第一空气隙和第二空气隙，一方面，可以保证不同金属连线间距中的寄生电容分布均匀，有利于提高半导体结构的性能和稳定性。另一方面，还可以避免较大金属连线间距下形成的空气隙不充分的问题，从而有效降低相邻金属连线之间的寄生电容，进而改善金属连线之间的信号延迟，进一步提高半导体结构的性能和稳定性。
17.本公开的一个或多个实施例的细节在下面的附图和描述中提出。
附图说明
18.为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
19.图1为本公开实施例提供的一种半导体结构的垂直剖面示意图一；
20.图2为本公开实施例提供的一种半导体结构的垂直剖面示意图二；
21.图3为本公开实施例提供的一种半导体结构的垂直剖面示意图三；
22.图4为本公开实施例提供的一种半导体结构的垂直剖面示意图四；
23.图5为本公开实施例提供的一种半导体结构的制造方法的流程示意图；
24.图6为本公开实施例提供的半导体结构在制造过程中的结构示意图一；
25.图7为本公开实施例提供的半导体结构在制造过程中的结构示意图二；
26.图8为本公开实施例提供的半导体结构在制造过程中的结构示意图三；
27.图9为本公开实施例提供的半导体结构在制造过程中的结构示意图四；
28.图10为本公开实施例提供的半导体结构在制造过程中的结构示意图五。
具体实施方式
29.下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
30.在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
31.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
32.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
33.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
34.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整
数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。本文中所有数值范围均包括端点值。
35.当半导体工业将工艺技术演进至90nm以下，相邻的金属连线之间的距离变得越来越小，金属连线之间的寄生电容越来越大，寄生电容过大将导致半导体结构出现阻容迟滞(resistance capacitance delay)效应增大、信号传播延迟、线间干扰以及功率耗散等问题。为了改善这些问题，相关技术采用低介电材料取代较高介电常数的层间介质层及金属间介电层，以降低相邻的金属连线之间的寄生电容。但是，当工艺技术演进至32-45nm时，寄生电容的问题变得更加严重，因此，业内通过在金属互连线之间形成空气隙(air gap)的工艺，降低金属连线之间的寄生电容。
36.然而，由于多条金属连线之间的间距往往不同，导致不同间距下的空气隙的尺寸不一致，难以充分降低相邻金属连线之间的寄生电容，从而导致半导体结构性能较差。
37.此外，在空气隙的制造过程中，多条金属连线之间的间距不同导致空气隙形成不充分。因此，如何同时在不同金属连线间距下，形成面积相同且较大的空气隙，也是一个很大的技术挑战。
38.基于此，本公开提出了以下技术方案：
39.本公开实施例提供了一种半导体结构，附图1为本公开实施例提供的一种半导体结构的垂直剖面示意图，参见附图1，半导体结构包括：
40.多条金属连线11，沿第一方向x延伸；第一方向x垂直竖直方向z；
41.第一沟槽12和第二沟槽13，沿第二方向y间隔排布，位于相邻的两条金属连线11之间；第一沟槽12的深宽比小于第二沟槽13的深宽比；第二方向y垂直第一方向x；
42.介质层16，位于多条金属连线11、第一沟槽12和第二沟槽13上，并且，介质层16延伸至第一沟槽12和第二沟槽13内，覆盖第一沟槽12和第二沟槽13的侧壁；
43.第一空气隙14，位于介质层16和第一沟槽12之间；第二空气隙15，位于介质层16和第二沟槽13之间；
44.其中，在垂直第一方向x的截面上，第一空气隙14和第二空气隙15的截面积相等。
45.需要说明的是，附图1示出的第一方向x为垂直纸面的方向，附图1以第一方向x和第二方向y相互垂直为示例。在一些实施例中，第一方向x和第二方向y也可以互不垂直，而仅仅相交。下文不再赘述。
46.本公开实施例中，参见附图1，多条金属连线11位于衬底(附图1未示出)上，沿第二方向y间隔排布。金属连线11可以包括一层或沿竖直方向z上堆叠的多层金属层。
47.本公开实施例中，衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(si)衬底、锗(ge)衬底)、至少一个iii-v化合物半导体材料、至少一个ii-vi化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。具体地，衬底为硅衬底，硅衬底可经掺杂或未经掺杂。
48.本公开实施例中，参见附图1，金属连线11的材料包括铝(al)、钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、金属硅化物、金属合金或其任何组合。具体地，金属连线11的材料为铝(al)。
49.在本公开的一些实施例中，参见附图1，第一沟槽12和第二沟槽13的深度相等。第
二沟槽13的宽度d3和第一沟槽12的宽度d4的比值为0.6-0.9，包括端点值。例如，第二沟槽13的宽度d3和第一沟槽12的宽度d4的比值可以为0.65、0.75或0.85等。
50.需要说明的是，第一沟槽12和第二沟槽13的深宽比，与相邻金属连线11的间距有关，还与金属连线11的厚度有关。
51.本公开实施例中，参见附图1，介质层16不仅覆盖第一沟槽12和第二沟槽13的侧壁，还覆盖第一沟槽12和第二沟槽13的底部，且覆盖第一沟槽12底部的介质层16的厚度h3大于覆盖第二沟槽13底部的介质层16的厚度h4。
52.在一些其他实施例中，介质层16也可以仅覆盖第一沟槽12的侧壁和底部以及第二沟槽13的侧壁(如附图2所示)；或者，介质层16仅仅覆盖第一沟槽12和第二沟槽13的侧壁(如附图3所示)。此处不做具体限制。
53.本公开实施例中，参见附图1，介质层16的材料包括但不限于含硅的绝缘材料，例如，四乙氧基硅烷(teos)、二氧化硅(sio2)。
54.本公开实施例中，参见附图1，第一空气隙14和第二空气隙15中包括空气，空气具有比常规低k介电材料更低的介电常数(其真空介电常数约为1)，可以更好发挥降低寄生电容、减少阻容迟滞的作用，进而提高半导体结构的性能。
55.需要说明的是，附图1中示出的第一空气隙14、第二空气隙15的截面形状只是起到示意作用。在一些实施例中，根据具体工艺、实施方法的不同，第一空气隙14、第二空气隙15的横截面也可以为三角形、矩形、椭圆形或其任何组合，本公开对此不作具体限定。
56.可以理解的是，通过在具有不同深宽比的第一沟槽12和第二沟槽13中设置截面积相同的第一空气隙14和第二空气隙15，即，不同的金属连线11间距中，均具有截面积相等的空气隙，一方面，可以保证金属连线11之间的寄生电容分布均匀，有利于提高半导体结构的性能和稳定性。另一方面，还可以避免较大金属连线间距下形成的空气隙不充分的问题，从而有效地减小相邻金属连线11之间的寄生电容，进而改善金属连线11之间的信号延迟，提高半导体结构的性能。
57.在本公开的一些实施例中，参见附图1，第一空气隙14的最大高度h1和第二空气隙15的最大高度h2相等；第一空气隙14的最大宽度d1与第二空气隙15的最大宽度d2相等。
58.本公开实施例中，第一空气隙14和第二空气隙15的高度大于第一沟槽12和第二沟槽13的高度。
59.在本公开的一些实施例中，参见附图1，第二空气隙15的最大宽度d2与第二沟槽13的宽度d4的差值小于等于预设值。
60.本公开实施例中，预设值为第二沟槽13的宽度d4的1/6-1/10，包括端点值。例如，预设值可以为第二沟槽13宽度的1/8、1/9或者1/10。预设值过大对改善相邻的金属连线11之间的寄生电容的作用不够充分，而预设值过小会导致金属连线11侧壁的介质层16覆盖不够充分，导致金属连线11发生扩散现象。
61.可以理解的是，通过调整第二空气隙15与第二沟槽13的宽度的比值，能够更好地控制在第二沟槽13内形成的第二空气隙15的大小，如此，尽可能使得第一沟槽12和第二沟槽13中的空气隙具有最大截面积，进一步减小相邻金属连线11之间的寄生电容，改善阻容迟滞效应，提高半导体结构的性能。
62.在本公开的一些实施例中，参见附图4，半导体结构还包括：阻挡层17，位于介质层
16和多条金属连线11之间，且覆盖多条金属连线11的顶表面和侧壁。
63.本公开实施例中，阻挡层17还可以覆盖第一沟槽12和第二沟槽13的底部。
64.本公开实施例中，可以采用化学气相沉积(cvd)、等离子增强化学气相沉积(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)中的一种或多种工艺形成一定厚度的阻挡层17。阻挡层17的材料可以包括但不限于氮化硅。
65.可以理解的是，利用阻挡层17有效隔绝外界水汽由介质层16侵入金属连线11和其他结构；同时，利用阻挡层17来防止金属连线11中的导电材料向介质层16中扩散，保证了金属连线11的导电性能，有效防止相邻金属连线11之间的电迁移现象(electro-migration)。
66.本公开实施例还提供了一种半导体结构的制造方法，附图5为本公开实施例提供的一种半导体结构的制造方法的流程示意图，如附图5所示，方法包括如下步骤：
67.步骤s101：形成沿第一方向x延伸的多条金属连线11；相邻的两条金属连线11之间具有第一沟槽12和第二沟槽13，第一沟槽12和第二沟槽13沿第二方向y间隔排布，且第一沟槽12的深宽比小于第二沟槽13的深宽比；第一方向x垂直竖直方向z；第二方向y垂直第一方向x；
68.步骤s102：形成介质层16，在介质层16和第一沟槽12之间形成第一空气隙14，在介质层16和第二沟槽13之间形成第二空气隙15；其中，介质层16位于多条金属连线11、第一沟槽12和第二沟槽13上，并且，介质层16延伸至第一沟槽12和第二沟槽13内，覆盖第一沟槽12和第二沟槽13的侧壁；在垂直第一方向x的截面上，第一空气隙14和第二空气隙15的截面积相等。
69.附图6至附图10为本公开实施例的半导体结构在制造过程中的结构示意图。以下结合附图6至附图10对本公开实施例提供的半导体结构的制造方法进行进一步说明。
70.首先，参见附图6，执行步骤s101：形成沿第一方向x延伸的多条金属连线11；相邻的两条金属连线11之间具有第一沟槽12和第二沟槽13，第一沟槽12和第二沟槽13沿第二方向y间隔排布，且第一沟槽12的深宽比小于第二沟槽13的深宽比；第一方向x垂直竖直方向z；第二方向y垂直第一方向x。
71.本公开实施中，参见附图6，形成多条金属连线11的具体步骤包括：提供衬底(图6未示出)，在衬底上沉积金属材料层，图案化刻蚀金属材料层以形成沿第二方向y间隔排布的多条金属连线11。相邻的两条金属连线11之间界定出间隔区域，多个间隔区域可以为宽度相同或者宽度不同的区域。这里，间隔区域即为第一沟槽12和第二沟槽13。
72.本公开实施中，衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(si)衬底、锗(ge)衬底)、至少一个iii-v化合物半导体材料、至少一个ii-vi化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。具体地，衬底为硅衬底，硅衬底可经掺杂或未经掺杂。
73.本公开实施例中，参见附图6，金属连线11的材料包括铝(al)、钨(w)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、金属硅化物、金属合金或其任何组合。具体地，金属连线11的材料为铝(al)。金属连线11可以采用化学气相沉积(cvd)、等离子增强化学气相沉积(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)、电镀、化学镀、溅射等工艺形成。
74.本公开实施例中，参见附图6，第一沟槽12和第二沟槽13的深度相等。第二沟槽13的宽度d3和第一沟槽12的宽度d4的比值为0.6-0.9，包括端点值。例如，第二沟槽13的宽度
d3和第一沟槽12的宽度d4的比值可以为0.65、0.75或0.85等。
75.接着，参见附图7至附图10，执行步骤s102：形成介质层16，在介质层16和第一沟槽12之间形成第一空气隙14，在介质层16和第二沟槽13之间形成第二空气隙15；其中，介质层16位于多条金属连线11、第一沟槽12和第二沟槽13上，并且，介质层16延伸至第一沟槽12和第二沟槽13内，覆盖第一沟槽12和第二沟槽13的侧壁；在垂直第一方向x的截面上，第一空气隙14和第二空气隙15的截面积相等。
76.本公开实施例中，参见附图10，介质层16不仅覆盖第一沟槽12和第二沟槽13的侧壁，还覆盖第一沟槽12和第二沟槽13的底部，且覆盖第一沟槽12底部的介质层16的厚度h3大于覆盖第二沟槽13底部的介质层16的厚度h4。
77.本公开实施例中，参见附图10，第一空气隙14和第二空气隙15中包括空气，空气具有比常规低k介电材料更低的介电常数(其真空介电常数约为1)，可以更好发挥降低寄生电容、减少阻容迟滞的作用，进而提高半导体结构的性能。
78.可以理解的是，通过在具有不同深宽比的第一沟槽12和第二沟槽13中形成截面积相同的第一空气隙14和第二空气隙15，即，不同的金属连线11间距中，均具有截面积相等的空气隙，一方面，可以保证金属连线11之间的寄生电容分布均匀，有利于提高半导体结构的性能和稳定性。另一方面，还可以避免较大金属连线间距下形成的空气隙不充分的问题，从而有效地减小相邻金属连线11之间的寄生电容，进而改善金属连线11之间的信号延迟，提高半导体结构的性能。
79.本公开实施例中，参见附图10，第一空气隙14的最大高度h1和第二空气隙15的最大高度h2相等；第一空气隙14的最大宽度d1与第二空气隙15的最大宽度d2相等。
80.本公开实施例中，参见附图10，第二空气隙15的最大宽度d2与第二沟槽13的宽度d4的差值小于等于预设值。
81.本公开实施例中，预设值为第二沟槽13的宽度d4的1/6-1/10，包括端点值。例如，预设值可以为第二沟槽13宽度的1/8、1/9或者1/10。预设值过大对改善相邻的金属连线11之间的寄生电容的作用不够充分，而预设值过小会导致金属连线11侧壁的介质层16覆盖不够充分，导致金属连线11发生扩散现象。
82.可以理解的是，通过调整第二空气隙15与第二沟槽13的宽度的比值，能够更好地控制在第二沟槽13内形成的第二空气隙15的大小，如此，尽可能使得第一沟槽12和第二沟槽13中的空气隙具有最大截面积，进一步减小相邻金属连线11之间的寄生电容，改善阻容迟滞效应，提高半导体结构的性能。
83.在本公开的一些实施例中，形成介质层16，方法包括：
84.在多条金属连线11上沉积介质材料25，介质材料25覆盖金属连线11的顶表面、填充部分第一沟槽12和第二沟槽13，在第一沟槽12内形成具有开口的初始第一间隙21，在第二沟槽13内形成具有开口的初始第二间隙22(如附图7所示)；
85.在介质材料25上形成掩膜层26(如附图8所示)；
86.通过掩膜层26，刻蚀部分介质材料25，扩大初始第一间隙21和初始第二间隙22，形成第一间隙23和第二间隙24；第一间隙23和第二间隙24的宽度相等(如附图9所示)；
87.在金属连线11、第一间隙23和第二间隙24上再次沉积介质材料25，对第一间隙23和第二间隙24进行封口，形成介质层16，同时形成第一空气隙14和第二空气隙15(如附图10
所示)。
88.本公开实施例中，参见附图7，介质材料25包括但不限于含硅的绝缘材料，例如，四乙氧基硅烷(teos)、二氧化硅(sio2)。沉积介质材料25可以采用化学气相沉积(cvd)、等离子增强化学气相沉积(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)中的一种或多种工艺。
89.本公开实施例中，参见附图7，在多条金属连线11上沉积介质材料25为形成介质层16的第一次沉积工艺。具体地，可以采用高密度等离子体沉积工艺沉积部分介质层16于沟槽的侧壁和底壁，此次沉积的介质材料25未填充满沟槽。也即，形成具有开口的初始第一间隙21和初始第二间隙22。
90.需要说明的是，在沟槽内沉积介质材料25的过程中，初始第一间隙21和初始第二间隙22开口的大小与沟槽的深宽比有关，沟槽的深宽比越大，在沟槽内形成的开口越大；沟槽的深宽比越小，在沟槽内形成的开口越小。
91.因此，本公开实施例中，参见附图7，初始第一间隙21的宽度小于初始第二间隙22的宽度，初始第一间隙21的高度小于初始第二间隙22的高度。
92.本公开实施例中，参见附图10，在金属连线11、第一间隙23和第二间隙24上再次沉积介质材料25为形成介质层16的第二次沉积工艺。具体地，可以再次采用高密度等离子体沉积工艺对第一间隙23和第二间隙24进行封口，即可在形成介质层16的同时形成第一空气隙14和第二空气隙15。
93.可以理解的是，一方面，通过第一次沉积工艺在第一沟槽12内形成具有开口的初始第一间隙21，在第二沟槽13内形成具有开口的初始第二间隙22，有利于后续通过开口对介质材料25进行刻蚀，扩大初始第一间隙21和初始第二间隙22，进而可以降低后续形成具有相同截面积的第一空气隙14和第二空气隙15的工艺难度。另一方面，采用两次沉积工艺来形成介质层16，且两次沉积均采用相同的材料，如此，利用相同材料具有良好的粘结性能，进一步提高半导体结构的稳定性。
94.本公开实施例中，参见附图9，进行形成介质层16的第一次沉积工艺之后，可以通过刻蚀介质材料25扩大初始第一间隙21和初始第二间隙22，形成第一间隙23和第二间隙24。具体地，可以采用干法刻蚀工艺刻蚀介质材料25。
95.本公开实施例中，参见附图9，通过掩膜层的掩膜图案对介质材料25进行刻蚀，形成第一间隙23和第二间隙24的宽度相等。
96.在一些其他实施例中，采用干法刻蚀工艺无法达到刻蚀要求的情况下，可以采用干法刻蚀和湿法刻蚀结合对介质材料25进行刻蚀。优选的，湿法刻蚀的腐蚀液选自酸性溶液。腐蚀液的材料包含氢氟酸(hf)。氢氟酸对于介质材料25和金属连线11的材料具有很高的刻蚀选择比，如此，能够很好的腐蚀介质材料25以形成第一间隙23和第二间隙24，同时又能够很好的避免对于金属连线11的伤害。
97.可以理解的是，本公开实施例通过在相邻金属连线11之间沉积部分介质材料25后，增加刻蚀工艺对部分介质材料25进行刻蚀，以去除部分位于第一沟槽12和第二沟槽13侧壁和底部的介质材料25，从而提高后续形成的第一空气隙14和第二空气隙15的截面积，进而可以降低相邻金属连线11之间的寄生电容，改善阻容迟滞效应，提高半导体结构的性能。
98.需要说明的是，由于初始第一间隙21和初始第二间隙22的尺寸不同，位于第一沟槽12底部和第二沟槽13底部的介质材料25的厚度也并不相同。为了在第一沟槽12和第二沟槽13内形成尽可能大的第一空气隙14和第二空气隙15，本公开还提供了以下两种刻蚀介质材料25的方案。
99.例如，在一实施例中，刻蚀部分介质材料25，包括：
100.同时刻蚀位于第一沟槽12和第二沟槽13内的介质材料25，直至暴露第二沟槽13底表面的衬底；剩余的介质材料25覆盖第一沟槽12的底部和侧壁及第二沟槽13的侧壁(如附图2所示)。
101.在另一实施例中，刻蚀部分介质材料25，包括：
102.同时刻蚀位于第一沟槽12和第二沟槽13内的介质材料25，直至暴露第一沟槽12底表面的衬底，并且，过刻蚀第二沟槽13底表面的衬底；剩余的介质材料25覆盖第一沟槽12和第二沟槽13的侧壁(如附图3所示)。
103.这里，衬底可以选择相对于介质材料25具有较高的刻蚀选择比的材料，如此，过刻蚀对第二沟槽暴露出的衬底的消耗或者损伤可以忽略不计。
104.可以理解的是，上述两种刻蚀方案，均可以在一定程度上增大第一空气隙14和第二空气隙15在第一沟槽12和第二沟槽13内的面积，从而进一步降低相邻金属连线11之间的寄生电容，提高半导体结构的性能。
105.在本公开的一些实施例中，参见附图8，在介质材料25上形成掩膜层26之前，还包括：
106.研磨介质材料25，直至位于第一沟槽12和第二沟槽13内的介质材料25的顶表面与金属连线11的顶表面平齐。如此，有利于后续在介质材料25上形成掩膜层26，降低工艺难度，提高生产效率。
107.本公开实施例中，参见附图4，形成半导体结构还包括：形成阻挡层17，阻挡层17位于介质层16和多条金属连线11之间，且覆盖多条金属连线11的顶表面和侧壁。
108.本公开实施例中，阻挡层17还可以覆盖第一沟槽12和第二沟槽13的底部。
109.本公开实施例中，形成阻挡层17，可以采用化学气相沉积(cvd)、等离子增强化学气相沉积(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)中的一种或多种工艺。阻挡层17的材料可以包括但不限于氮化硅。
110.可以理解的是，利用阻挡层17有效隔绝外界水汽由介质层16侵入金属连线11和其他结构；同时，利用阻挡层17来防止金属连线11中的导电材料向介质层16中扩散，保证了金属连线11的导电性能，有效防止相邻金属连线11之间的电迁移现象(electro-migration)。
111.本公开实施例还提供了一种存储器，包括：如上任一实施例所提供的半导体结构。
112.需要说明的是，本公开实施例提供的半导体结构及其制造方法可应用于dram结构或其他半导体器件中，在此不做过多限定。本公开提供的半导体结构的实施例与半导体结构的制造方法的实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
113.以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

技术特征：
1.一种半导体结构，其特征在于，包括：多条金属连线，沿第一方向延伸；所述第一方向垂直竖直方向；第一沟槽和第二沟槽，沿第二方向间隔排布，位于相邻的两条所述金属连线之间；所述第一沟槽的深宽比小于所述第二沟槽的深宽比；所述第二方向垂直所述第一方向；介质层，位于多条所述金属连线、所述第一沟槽和所述第二沟槽上，并且，所述介质层延伸至所述第一沟槽和所述第二沟槽内，覆盖所述第一沟槽和所述第二沟槽的侧壁；第一空气隙，位于所述介质层和第一沟槽之间；第二空气隙，位于所述介质层和第二沟槽之间；其中，在垂直所述第一方向的截面上，所述第一空气隙和所述第二空气隙的截面积相等。2.根据权利要求1所述的半导体结构，其特征在于，所述第一空气隙的最大高度和所述第二空气隙的最大高度相等；所述第一空气隙的最大宽度与所述第二空气隙的最大宽度相等。3.根据权利要求2所述的半导体结构，其特征在于，所述第二空气隙的最大宽度与所述第二沟槽的宽度的差值小于等于预设值。4.根据权利要求1所述的半导体结构，其特征在于，所述第一沟槽和所述第二沟槽的深度相等，所述第二沟槽的宽度和所述第一沟槽的宽度的比值为0.6-0.9。5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：阻挡层，位于所述介质层和多条所述金属连线之间，且覆盖多条所述金属连线的顶表面和侧壁。6.一种半导体结构的制造方法，其特征在于，包括：形成沿第一方向延伸的多条金属连线；相邻的两条所述金属连线之间具有第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽沿第二方向间隔排布，且所述第一沟槽的深宽比小于所述第二沟槽的深宽比；所述第一方向垂直竖直方向；所述第二方向垂直所述第一方向；形成介质层，在所述介质层和所述第一沟槽之间形成第一空气隙，在所述介质层和所述第二沟槽之间形成第二空气隙；其中，所述介质层位于多条所述金属连线、所述第一沟槽和所述第二沟槽上，并且，所述介质层延伸至所述第一沟槽和所述第二沟槽内，覆盖所述第一沟槽和所述第二沟槽的侧壁；在垂直所述第一方向的截面上，所述第一空气隙和所述第二空气隙的截面积相等。7.根据权利要求6所述的半导体结构的制造方法，其特征在于，形成所述介质层，方法包括：在多条所述金属连线上沉积介质材料，所述介质材料覆盖所述金属连线的顶表面、填充部分所述第一沟槽和所述第二沟槽，在所述第一沟槽内形成具有开口的初始第一间隙，在所述第二沟槽内形成具有开口的初始第二间隙；在所述介质材料上形成掩膜层；通过所述掩膜层，刻蚀部分所述介质材料，扩大所述初始第一间隙和所述初始第二间隙，形成第一间隙和第二间隙；所述第一间隙和所述第二间隙的宽度相等；
在所述金属连线、所述第一间隙和所述第二间隙上再次沉积所述介质材料，对所述第一间隙和所述第二间隙进行封口，形成所述介质层，同时形成所述第一空气隙和所述第二空气隙。8.根据权利要求7所述的半导体结构的制造方法，其特征在于，刻蚀部分所述介质材料，包括：同时刻蚀位于所述第一沟槽和第二沟槽内的所述介质材料，直至暴露所述第二沟槽底表面的衬底；剩余的所述介质材料覆盖所述第一沟槽的底部和侧壁及所述第二沟槽的侧壁。9.根据权利要求7所述的半导体结构的制造方法，其特征在于，刻蚀部分所述介质材料，包括：同时刻蚀位于所述第一沟槽和第二沟槽内的所述介质材料，直至暴露所述第一沟槽底表面的衬底，并且，过刻蚀所述第二沟槽底表面的所述衬底；剩余的所述介质材料覆盖所述第一沟槽和所述第二沟槽的侧壁。10.根据权利要求7所述的半导体结构的制造方法，其特征在于，在所述介质材料上形成所述掩膜层之前，还包括：研磨所述介质材料，直至位于所述第一沟槽和所述第二沟槽内的所述介质材料的顶表面与所述金属连线的顶表面平齐。11.一种存储器，其特征在于，包括如权利要求1-5任一项所述的半导体结构。

技术总结
本公开涉及半导体领域，提供了一种半导体结构及其制造方法、存储器。半导体结构包括：多条金属连线，沿第一方向延伸，第一方向垂直竖直方向；第一沟槽和第二沟槽，沿第二方向间隔排布，位于相邻的两条金属连线之间，第一沟槽的深宽比小于第二沟槽的深宽比，第二方向垂直第一方向；介质层，位于多条金属连线、第一沟槽和第二沟槽上，并且，介质层延伸至第一沟槽和第二沟槽内，覆盖第一沟槽和第二沟槽的侧壁；第一空气隙，位于介质层和第一沟槽之间，第二空气隙，位于介质层和第二沟槽之间；其中，在垂直第一方向的截面上，第一空气隙和第二空气隙的截面积相等。的截面积相等。的截面积相等。


技术研发人员：吴爱明
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2023.06.27
技术公布日：2023/8/28