像素驱动电路、电子纸显示面板和电子纸显示器的制作方法

1.本文涉及但不限于反射式像素设计领域，尤指一种像素驱动电路、电子纸显示面板和电子纸显示器。


背景技术：

2.反射式显示，特别是双稳态显示产品，如电子纸，胆固醇显示，因为其低功耗特性，在目前的显示产品中，独树一帜。其中电泳电子纸(epd)是一种类纸显示器，其工作原理是依靠黑色颗粒与白色颗粒在电压的作用下发生电泳，进而形成黑白色彩。在传统的商超价签领域，仓储物料管理上具有潜在的应用价值。目前户外显示领域，如胸牌，公交站牌，由于其信息变更的必要性和不频繁性，相对于lcd和oled，epd具有明显的低功耗及阳光下的高反射特点，使其逐渐成为一种可行的显示方案。
3.而这类显示材料的主要问题是依赖驱动电压，以电子纸为例，微胶囊粒子运动符合stokes和库伦定律，其运动特性eq＝6πrηv，其中e为电场强度，q为粒子电荷量，r为粒子半径，η为分散液粘度，ν为粒子移动速度，可以得知，粒子的运动速度与电场强度直接相关，电压越大，速度越大。目前电子纸驱动写入电压
±
15v，栅极电压
±
20v，用于阅读器的栅极电压跨压49v，几乎已经接近高压ic制程瓶颈，同时由于考虑tft自身vgs，阈值电压等，所以当前电子纸驱动写入电压
±
15v再进一步提升困难很大。


技术实现要素：

4.以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
5.本公开实施例提供了一种像素驱动电路，应用于电子纸的像素电路，至少包括：
6.控制单元，设置为根据栅控制信号和驱动信号向放大单元提供高电平或低电平的输入信号；
7.放大单元，设置为当输入信号为所述低电平时，根据第一预设直流电压输出第一输出电压；当输入信号为所述高电平时，根据第二预设直流电压输出第二输出电压；所述第一预设直流电压为正电压；所述第二预设直流电压为负电压；所述第一输出电压和所述第二输出电压分别用于向所述像素电路的像素电极提供正向驱动电压和负向驱动电压。
8.在一种示例性的实施例中，该像素驱动电路还包括：
9.第一稳压单元，设置为当所述放大单元的输入信号为低电平时，维持第一输出电压的电压值不变。
10.在一种示例性的实施例中，该像素驱动电路还包括：
11.第二稳压单元，设置为当所述控制单元的输出信号被切断时，维持所述第一输出电压的电压值和所述第二输出电压的电压值不变。
12.在一种示例性的实施例中，所述放大单元包括：第一晶体管和第二晶体管；
13.所述第一晶体管的第一极，设置为接入所述第一预设直流电压；
14.所述第一晶体管的栅极与所述第一晶体管的第一极连接；
15.所述第一晶体管的第二极与所述第二晶体管的第一极连接；
16.所述第二晶体管的第二极，设置为接入所述第二预设直流电压；
17.所述第二晶体管的栅极，设置为所述放大单元的输入端；
18.所述第一晶体管的第二极，设置为所述控制单元的输出端。
19.在一种示例性的实施例中，所述第一稳压单元包括：第三晶体管和第一电容；
20.所述第三晶体管的栅极和所述第三晶体管的第一极连接，设置为接入所述第一预设直流电压；所述第三晶体管的第二极，设置为分别与所述第一晶体管的栅极以及所述第一电容的第一电极连接；所述第一电容的第二电极与所述第一晶体管的第二极连接。
21.在一种示例性的实施例中，所述第二稳压单元包括：第二电容；
22.所述第二电容的第一电极与所述第二晶体管的栅极连接；所述第二电容的第二电极设置为接入公共电极电压。
23.在一种示例性的实施例中，所述控制单元包括：第四晶体管；
24.所述第四晶体管的第一极，设置为接入驱动信号；
25.所述第四晶体管的栅极，设置为接入栅控制信号；
26.所述第四晶体管的第二极，设置为所述控制单元的输出端。
27.在一种示例性的实施例中，所述第一晶体管的宽长比与所述第三晶体管的的宽长比相同；
28.所述第二晶体管的宽长比是所述第一晶体管的宽长比的五倍。
29.在一种示例性的实施例中，所述放大单元包括：第一晶体管和第二晶体管；
30.所述第一晶体管的第一极，设置为接入所述第一预设直流电压；
31.所述第一晶体管的第二极与所述第二晶体管的第一极连接；
32.所述第二晶体管的第二极，设置为接入所述第二预设直流电压；
33.所述第二晶体管的栅极，设置为所述放大单元的输入端；
34.所述第一晶体管的第二极，设置为所述控制单元的输出端；
35.所述第一稳压单元包括：第三晶体管和第一电容；
36.所述第三晶体管的栅极和所述第三晶体管的第一极连接，设置为接入所述第一预设直流电压；
37.所述第三晶体管的第二极，设置为分别与所述第一晶体管的栅极以及所述第一电容的第一电极连接；
38.所述第一电容的第二电极与所述第一晶体管的第二极连接；
39.所述第二稳压单元包括：第二电容；
40.所述第二电容的第一电极与所述第二晶体管的栅极连接；所述第二电容的第二电极设置为接入公共电极电压；
41.所述控制单元包括：第四晶体管；
42.所述第四晶体管的第一极，设置为接入驱动信号；
43.所述第四晶体管的栅极，设置为接入栅控制信号；
44.所述第四晶体管的第二极与所述第二晶体管的栅极连接。
45.本公开还提供了一种电子纸显示面板，包括：上述的像素驱动电路；像素电路。
46.本公开还提供了一种电子纸显示器，包括：
47.多个上述的电子纸显示面板。
48.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
49.附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
50.图1为本公开至少一实施例的像素驱动电路的示意图；
51.图2为本公开至少一实施例的像素驱动电路的示意图；
52.图3为图2的像素驱动电路的仿真驱动时序图；
53.图4为图2的像素驱动电路的多帧充入负电压保持示意图；
54.图5为图2的像素驱动电路的多帧充入高电压保持示意图；
55.图6为图2的像素驱动电路的电压放大的局部示意图；
56.图7为图2的像素驱动电路的延迟时间的示意图。
57.图8为本公开至少一实施例的像素驱动电路的示意图；
58.图9为本公开至少一实施例的像素驱动电路的示意图；
59.图10a为本公开至少一实施例的显示面板的俯视示意图；
60.图10b为图10a中沿p-p方向的局部剖面示意图；
61.图10c为图10a中沿q-q方向的局部剖面示意图；
62.图10d为图10a中形成第一导电层后的显示面板的俯视示意图；
63.图10e为图10a中形成半导体层后的显示面板的俯视示意图；
64.图10f为图10a中形成第二导电层后的显示面板的俯视示意图；
65.图10g为图10a中形成第二绝缘层后的显示面板的俯视示意图；
66.图10h为本公开至少一实施例的显示面板的俯视示意图；
67.图10i为图10h中沿p-p方向的局部剖面示意图；
68.图10j为本公开至少一实施例的像素驱动电路的示意图。
具体实施方式
69.下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为一种或多种形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
70.在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
71.本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，
而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个或两个以上的数量。
72.在本公开中，在使用极性相反的晶体管的情况或电路工作中的电流方向变化等情况下，“源极”及“漏极”的功能有时互相调换。因此，在本公开中，“源极”和“漏极”可以互相调换。“第一极”可以为源极或漏极，“第二极”可以为漏极或源极。
73.在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
74.在本公开中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有一种或多种功能的元件等。
75.本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
76.图1为本公开实施例提供的一种像素驱动电路的示意图，该像素驱动电路应用于电子纸，至少包括：
77.控制单元，设置为根据栅控制信号和驱动信号向放大单元提供高电平和低电平交替的输入信号；
78.放大单元，设置为当输入信号为所述低电平时，根据第一预设直流电压输出第一输出电压；当输入信号为所述高电平时，根据第二预设直流电压输出第二输出电压；所述第一预设直流电压为正电压；所述第二预设直流电压为负电压；所述第一输出电压和所述第二输出电压分别用于向像素电路的像素电极提供正向驱动电压和负向驱动电压。
79.其中，栅控制信号的电压为
±
20v，驱动信号(source信号)的电压为
±
15v。第一预设直流电压可以设定为30v，第二预设直流电压可以设定为-15v。这些设定与常规电子纸像素驱动的设定相同。
80.这里的像素电路是指与像素驱动电路的输出连接的电路。像素电路包括像素电极。
81.在一种示例性的实施例中，像素驱动电路还包括：
82.第一稳压单元，设置为当所述放大单元的输入信号为低电平时，维持第一输出电压的电压值不变。
83.在一种示例性的实施例中，像素驱动电路还包括：
84.第二稳压单元，设置为当所述控制单元的输出信号被切断时，维持所述第一输出电压的电压值和所述第二输出电压的电压值不变。
85.在一种示例性的实施例中，所述放大单元包括：第一晶体管和第二晶体管；
86.所述第一晶体管的第一极，设置为接入所述第一预设直流电压；所述第一晶体管的栅极与所述第一晶体管的第一极连接；所述所述第一晶体管的第二极；所述第二晶体管的第二极，设置为接入所述第二预设直流电压；
87.所述第二晶体管的栅极，设置为所述放大单元的输入端；与所述第二晶体管的第一极连接的所述第一晶体管的第二极，设置为所述放大单元的输出端。
88.在一种示例性的实施例中，所述第一晶体管的宽长比与所述第三晶体管的的宽长
比相同；所述第二晶体管的宽长比是所述第一晶体管的宽长比的五倍。
89.在一种示例性的实施例中，所述第一稳压单元包括：第三晶体管和第一电容；
90.所述第三晶体管的栅极和所述第三晶体管的第一极连接，设置为接入所述第一预设直流电压；所述第三晶体管的第二极设置为分别与所述第一晶体管的栅极以及所述第一电容的第一电极连接；所述第一电容的第二电极与所述第一晶体管的第二极连接。
91.在一种示例性的实施例中，所述第二稳压单元包括：第二电容；
92.所述第二电容的第一电极与所述第二晶体管的栅极连接；所述第二电容的第二电极设置为接入公共电极电压。
93.在一种示例性的实施例中，所述控制单元包括：第四晶体管；
94.所述第四晶体管的第一极与驱动信号连接；所述第四晶体管的栅极与栅控制信号连接；所述第四晶体管的第二极设置为所述控制单元的输出端，与所述放大单元连接。
95.在一种示例性的实施例中，第一晶体管至第四晶体管可以采用薄膜晶体管(thin file transistor，tft)工艺制作的器件，和现有的有源矩阵液晶显示器的tft晶体管制作方法相同。
96.在一种示例性的实施例中，第一晶体管至第四晶体管可以为n型晶体管，也可以全部为p型晶体管，或者部分晶体管为p型晶体管，不过像素驱动电路与各预设直流电压、栅控制信号、驱动信号之间的连接关系需要进行适应性地改变。
97.在一种示例性的实施例中，第一电容和第二电容从制作方法上讲，可以和有源矩阵液晶显示器的存储电容(storage capacitor)制作方法相同。
98.本公开实施例的像素驱动电路当写入高电平信号时，选择直流低电平输出，写入低电平信号时，选择直流高电平输出，可以避开ic生成限制，实现像素高电压输出，改善当前基于asi基的反射式像素写入电压因ic限制而无法进一步提升充电电压的情况。对于反射式低功耗双稳态显示类产品而言，高的驱动电压，能实现更好更快地响应效果。该像素不需要额外的驱动架构调整，具有电路简单的优势。
99.图2为本公开至少一实施例的像素驱动电路的示意图；该像素驱动电路包括控制电路、放大电路、第一稳压电路和第二稳压电路。
100.其中，控制电路包括第四晶体管m4。第四晶体管m4的第一极与驱动信号vs(可以由列数据线提供)连接，第四晶体管m4的栅极与栅控制信号(可以由行扫描线提供)连接，第四晶体管m4的第二极作为所述控制电路的输出。
101.放大电路包括第一晶体管m1、第二晶体管m2。第一稳压电路包括第三晶体管m3、、第一电容c1。第二稳压电路包括第二电容c2。第一晶体管m1和第三晶体管m3的第一极设置为分别接入vgh，第三晶体管m3的栅极与第三晶体管m3的第一极连接，第三晶体管m3的第二极分别与第一晶体管m1的栅极和第一电容c1的第一电极连接，第一晶体管m1的第二极分别与第二晶体管m2的第一极和第一电容c1的第二电极连接，第二晶体管m2的栅极分别与第四晶体管m4的第二极和第二电容c2的第一电极连接，第二晶体管m2的第二极设置为接入vgl，第二电容c2的第二电极设置为接入vcom。第二晶体管的第一极作为像素驱动电路的输出端。
102.vgh(voltage gate high)为正直流电压，可以设定为30v。vgl(voltage gate low)为负直流电压，可以设定为-15v。栅控制信号(图2中的vg信号)为
±
20v，驱动信号(图2
中的vs信号)的电压为
±
15v。vgh在本公开中指代高电平电压。vgl在本公开中指代低电平电压。
103.图2中的第一晶体管m1的宽长比与第二晶体管m2的宽长比为1:5，第一晶体管m1的宽长比与第三晶体管m3的宽长比为1:1。
104.当第二晶体管m2的栅极输入为高电平时，第二晶体管m2打开，vout为低电平。当第二晶体管m2的栅极输入为低电平时，第二晶体管m2关闭，vout为高电平。
105.第一电容c1和第三晶体管m3的主要作用是为了维持vout为高电平时的电压值不变。第二电容c2的作用主要是为了保证当输入信号切断时，整体电路还能保持信号的持续输出。与显示类的存储电容作用类似。
106.图2所示的像素驱动电路可以适用于基于asi基的电子纸，也可以适用其他类型基板的电子纸。
107.图2所示的像素驱动电路提供了一种基于asi基驱动可以提升反射式像素写入电压的驱动方案，可以改善当前因ic限制而无法进一步提升充电电压的情况，具体通过3t2c方式，构成一个asi基非门电路，当写入的高电平信号来的时候，选择负电压低电压vgl输出，写入低电平信号的时候，选择高电平vgh输出，而vgh和vgl高低电平为直流电压，因此可以避开ic生成限制，实现像素高电压输出。对于反射式低功耗双稳态显示类产品而言，高的驱动电压，能实现更好更快地响应效果。该像素不需要额外的驱动架构调整，具有简单可行的优势。
108.图3为图2的像素驱动电路的仿真驱动时序图，从该模拟充放电对应的时序图中可看出，vgh设定为30v，vgl设定为-15v，vg栅控制信号为
±
20v，vs驱动信号的电压为
±
15v。当vg栅控制信号为-20v，vs驱动信号的电压为-15v时，m2关闭，像素驱动电路输出高电平，约30v。当vg栅控制信号为20v，vs驱动信号的电压为15v时，m2导通，像素驱动电路输出负电平，约-11.5v。
109.由于电子纸驱动需要多帧电压写入才能完成，因此电压的保持格外重要。图4为图2的像素驱动电路的多帧充入负电压保持示意图；图5为图2的像素驱动电路的多帧充入高电压保持示意图。从图4和图5可以看出，无论是负电压写入和正电压写入，其保持能力都为较高的水平。
110.图6为图2的像素驱动电路的电压放大的局部示意图。从图6可以看出，当vs写入为正15v的时候，得到的最终电压在-11.5v。而写入负电压为-15v时，可以得到30v电压，从而实现像素电压(即上述的像素驱动电路输出电压)正负跨压接近41.5v的。由于显示材料对正负极性等的相关要求，需要保持在正负电压绝对值相等，例如像素电压正负跨压接近41.5v，平衡点电压差应为20.75v，为了使41.5v被平分，需要使用vcom这个公共电压进行平衡，这里vcom需设定为9.25v。这样通过com电压平衡，可以得到单向跨压接近20.75v，相对于原有的15v单向电压，提升了约5v。通过上述的讨论分析，对于原有的波形调试，除了
±
电极做了对调，其他的调试并没有额外的需要引入，因为vgh和vgl为直流电压可以通过外部供电方式解决。
111.图7为图2的像素驱动电路的延迟时间的示意图。由图7可以看到，像素驱动电压快速上升，从10％目标电压到90％目标电压来看，正写入电压的延迟时间为5.2us，像素驱动电路的输出电压的延迟时间为1.15us。负写入电压的延迟时间为-1.9us，像素驱动电路的
输出电压的延迟时间为0.7us，都有较大幅度的提升。这对于快速充放电(特别是当分辨率较大，每一行扫描时间不充裕时)具有较好的改善效果。
112.图8为本公开至少一实施例的像素驱动电路的示意图；该像素驱动电路包括控制电路、放大电路。
113.其中，控制电路包括第四晶体管m4。第四晶体管m4的第一极与驱动信号vs(可以由列数据线提供)连接，第四晶体管m4的栅极与栅控制信号(可以由行扫描线提供)连接，第四晶体管m4的第二极作为所述控制电路的输出。
114.放大电路包括第一晶体管m1、第二晶体管m2。第一晶体管m1的第一极和第一晶体管m1的栅极设置为分别接入vgh，第一晶体管m1的第二极分别与第二晶体管m2的第一极连接，第二晶体管m2的栅极分别与第四晶体管m4的第二极连接，第二晶体管m2的第二极设置为接入vgl，第四晶体管m4的栅极与栅控制信号连接，第四晶体管m4的第一极与驱动信号vs连接。第二晶体管的第一极作为像素驱动电路的输出端。
115.vgh为正直流电压，可以设定为30v。vgl为负直流电压，可以设定为-15v。栅控制信号(图8中的vg信号)为
±
20v，驱动信号(图8中的vs信号)的电压为
±
15v。
116.图8中的第一晶体管m1的宽长比与第二晶体管m2的宽长比为1:5。
117.当第二晶体管m2的栅极输入为高电平时，第二晶体管m2打开，vout为低电平。当第二晶体管m2的栅极输入为低电平时，第二晶体管m2关闭，vout为高电平。
118.图8所示的像素驱动电路可以适用于基于asi基的电子纸，也可以适用其他类型基板的电子纸。
119.图8所示的像素驱动电路提供了一种基于asi基驱动可以提升反射式像素写入电压的驱动方案，可以改善当前因ic限制而无法进一步提升充电电压的情况，具体通过3t2c方式，构成一个asi基非门电路，当写入的高电平信号来的时候，选择负电压低电压vgl输出，写入低电平信号的时候，选择高电平vgh输出，而vgh和vgl高低电平为直流电压，因此可以避开ic生成限制，实现像素高电压输出。对于反射式低功耗双稳态显示类产品而言，高的驱动电压，能实现更好更快地响应效果。该像素不需要额外的驱动架构调整，具有简单可行的优势。
120.图9为本公开至少一实施例的像素驱动电路的示意图；该像素驱动电路包括控制电路、放大电路、第一稳压电路。
121.其中，控制电路包括第四晶体管m4。第四晶体管m4的第一极与驱动信号vs(可以由列数据线提供)连接，第四晶体管m4的栅极与栅控制信号(可以由行扫描线提供)连接，第四晶体管m4的第二极作为所述控制电路的输出。
122.放大电路包括第一晶体管m1、第二晶体管m2。第一稳压电路包括第三晶体管m3、第一电容c1。第一晶体管m1和第三晶体管m3的第一极设置为分别接入vgh，第三晶体管m3的栅极与第三晶体管m3的第一极连接，第三晶体管m3的第二极分别与第一晶体管m1的栅极和第一电容c1的第一电极连接，第一晶体管m1的第二极分别与第二晶体管m2的第一极和第一电容c1的第二电极连接，第二晶体管m2的栅极分别与第四晶体管m4的第二极连接，第二晶体管m2的第二极设置为接入vgl，第四晶体管m4的栅极与栅控制信号连接，第四晶体管m4的第一极与驱动信号vs连接。第二晶体管的第一极作为像素驱动电路的输出端。
123.vgh为正直流电压，可以设定为30v。vgl为负直流电压，可以设定为-15v。栅控制信
号(图9中的vg信号)为
±
20v，驱动信号(图9中的vs信号)的电压为
±
15v。
124.图9中的第一晶体管m1的宽长比与第二晶体管m2的宽长比为1:5，第一晶体管m1的宽长比与第三晶体管m3的宽长比为1:1。
125.当第二晶体管m2的栅极输入为高电平时，第二晶体管m2打开，vout为低电平。当第二晶体管m2的栅极输入为低电平时，第二晶体管m2关闭，vout为高电平。
126.第一电容c1和第三晶体管m3的主要作用是为了维持vout为高电平时的电压值不变。
127.图9所示的像素驱动电路可以适用于基于半导体薄膜为非晶硅(a-si)的电子纸，也可以适用于基于其他半导体薄膜的电子纸。
128.图9所示的像素驱动电路提供了一种基于asi基驱动可以提升反射式像素写入电压的驱动方案，可以改善当前因ic限制而无法进一步提升充电电压的情况，具体通过3t2c方式，构成一个asi基非门电路，当写入的高电平信号来的时候，选择负电压低电压vgl输出，写入低电平信号的时候，选择高电平vgh输出，而vgh和vgl高低电平均为直流电压，因此可以避开ic生成限制，实现像素高电压输出。对于反射式低功耗双稳态显示类产品而言，高的驱动电压，能实现更好更快地响应效果。该像素不需要额外的驱动架构调整，具有简单可行的优势。
129.本公开还公开了一种电子纸显示面板，包括：上述的像素驱动电路和像素电路。
130.本公开还公开了一种电子纸显示器，包括：多个上述的电子纸显示面板。
131.在一些示例性实施方式中，在垂直于显示面板(如图10a所示)的平面内，如图10b和图10c所示，显示面板包括：依次设置在衬底基板上的第一导电层1010、半导体层(图10b和图10c未示出)、第二导电层1030、透明导电层1040。其中，第一导电层1010和半导体层1020之间设置有第一绝缘层1050，第二导电层1030与透明导电层1040之间设置有第二绝缘层1060。在一些示例中，第一绝缘层1050可以为无机绝缘层，第二绝缘层1060可以为有机绝缘层。
132.显示面板的制备过程包括以下步骤(1)至步骤(6)。
133.(1)提供衬底基板。
134.在一些示例性实施方式中，衬底基板可以为透明基底，例如，石英基底、玻璃基底或有机树脂基底。然而，本实施例对此并不限定。
135.(2)形成第一导电层。
136.在一些示例性实施方式中，在衬底基板上沉积第一导电薄膜，通过构图工艺对第一导电薄膜进行构图，形成第一导电层，如图10d所示。第一导电层包括：gate线1011、vgh线1012、第一晶体管m1的栅极1013、第二晶体管m2的栅极1014、第三晶体管m3的栅极1015、第四晶体管m4的栅极1016、第一电容c1的下极板1017。gate线1011和vgh线1012均沿第一方向x延伸，并沿着第二方向y排布。第二晶体管m2的栅极1014、第三晶体管m3的栅极1015、第一电容c1的下极板1017位于gate线1011和vgh线1012之间。vgh线1012与第一晶体管m1的栅极1013为一体结构。gate线1011与第四晶体管m4的栅极1016为一体结构。第二晶体管m2的栅极1014与第一电容c1的下极板1017为一体结构。
137.(3)形成半导体层。
138.在一些示例性实施方式中，在形成前述结构的衬底基板上依次沉积第一绝缘薄膜
和半导体薄膜，通过构图工艺对半导体薄膜进行构图，形成第一绝缘层1030以及设置在第一绝缘层1050上的半导体层图案，如图10e所示。在一些示例中，第一绝缘层1050上开设有多个第一过孔，例如1051至1053。多个第一过孔内的第一绝缘层1050被刻蚀掉，从而实现第一导电层1010与第二导电层1030的连通。
139.在一些示例性实施方式中，半导体层包括开关元件的有源层1020。有源层1020可以包括：沟道区、第一掺杂区和第二掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。第一掺杂区和第二掺杂区可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型(例如，n型或p型)而变化。在一些示例中，半导体薄膜可以采用非晶态氧化铟镓锌材料(a-igzo)、氮氧化锌(znon)、氧化铟锌锡(izto)、非晶硅(a-si)、多晶硅(p-si)、六噻吩、聚噻吩等一种或多种材料，即本公开实施例适用于基于氧化物(oxide)技术、硅技术以及有机物技术制造的晶体管。然而，本实施例对此并不限定。
140.(4)形成第二导电层。
141.在一些示例性实施方式中，在形成前述结构的衬底基板上沉积第二导电薄膜，通过构图工艺对第二导电薄膜进行构图，形成第二导电层，如图10f所示。第二导电层包括：vgl线1031、data线1032(提供上述的驱动信号)、第一电容的上级板1033、第二电容的下级板1034和公共电极线1035(即com线，提供vcom电压)。vgl线1031、data线1032均沿第二方向y延伸，并沿着第一方向x排布。data线1032的分支沿第一方向延伸，与第四晶体管的有源区的在衬底的正投影有部分重叠。vgl线1031的分支沿第一方向的反方向延伸，与第二晶体管的有源区在衬底的正投影有部分重叠。
142.(5)形成第二绝缘层。
143.在一些示例性实施方式中，在形成前述结构的衬底基板涂覆第二绝缘薄膜，通过对第二绝缘薄膜进行掩模、曝光和显影，形成第二绝缘层1060。
144.在一些示例中，第二绝缘层1060上开设有多个第二过孔，如图10g所示，例如1061至1063。多个第二过孔内的第二绝缘层1060被刻蚀掉，实现透明导电层1040与第二导电层1030的连通。
145.在一些示例性实施方式中，第二绝缘层1060可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。在一些示例中，第二绝缘层1060的厚度可以约为1微米至3微米。第二绝缘层1060的介电常数可以为无机材料sinx的1/2。然而，本实施例对此并不限定。
146.(6)形成透明导电层。
147.随后，在形成前述结构的衬底基板上沉积透明导电薄膜，通过构图工艺对透明导电薄膜进行构图，形成透明导电层，如图10a所示。透明导电层包括：多个像素电极。透明导电层充当第二电容的上极板。
148.在一些示例性实施方式中，通过第二导电层1030共电极可以实现c2的双层电容。在实现双层电容的情况下，显示面板如图10h所示，沿p-p方向的局部剖面如图10i所示，对应的像素驱动电路的原理图如图10j所示。
149.本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
150.本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

技术特征：
1.一种像素驱动电路，应用于电子纸的像素电路，其特征在于，至少包括：控制单元，设置为根据栅控制信号和驱动信号向放大单元提供高电平或低电平的输入信号；放大单元，设置为当输入信号为所述低电平时，根据第一预设直流电压输出第一输出电压；当输入信号为所述高电平时，根据第二预设直流电压输出第二输出电压；所述第一预设直流电压为正电压；所述第二预设直流电压为负电压；所述第一输出电压和所述第二输出电压分别用于向所述像素电路的像素电极提供正向驱动电压和负向驱动电压。2.根据权利要求1所述的像素驱动电路，其特征在于，还包括：第一稳压单元，设置为当所述放大单元的输入信号为低电平时，维持第一输出电压的电压值不变。3.根据权利要求2所述的像素驱动电路，其特征在于，还包括：第二稳压单元，设置为当所述控制单元的输出信号被切断时，维持所述第一输出电压的电压值和所述第二输出电压的电压值不变。4.根据权利要求1所述的像素驱动电路，其特征在于，所述放大单元包括：第一晶体管和第二晶体管；所述第一晶体管的第一极，设置为接入所述第一预设直流电压；所述第一晶体管的栅极与所述第一晶体管的第一极连接；所述第一晶体管的第二极与所述第二晶体管的第一极连接；所述第二晶体管的第二极，设置为接入所述第二预设直流电压；所述第二晶体管的栅极，设置为所述放大单元的输入端；所述第一晶体管的第二极，设置为所述控制单元的输出端。5.根据权利要求4所述的像素驱动电路，其特征在于，所述第一稳压单元包括：第三晶体管和第一电容；所述第三晶体管的栅极和所述第三晶体管的第一极连接，设置为接入所述第一预设直流电压；所述第三晶体管的第二极，设置为分别与所述第一晶体管的栅极以及所述第一电容的第一电极连接；所述第一电容的第二电极与所述第一晶体管的第二极连接。6.根据权利要求4所述的像素驱动电路，其特征在于，所述第二稳压单元包括：第二电容；所述第二电容的第一电极与所述第二晶体管的栅极连接；所述第二电容的第二电极设置为接入公共电极电压。7.根据权利要求1所述的像素驱动电路，其特征在于，所述控制单元包括：第四晶体管；所述第四晶体管的第一极，设置为接入驱动信号；所述第四晶体管的栅极，设置为接入栅控制信号；所述第四晶体管的第二极，设置为所述控制单元的输出端。8.根据权利要求5所述的像素驱动电路，包括：所述第一晶体管的宽长比与所述第三晶体管的的宽长比相同；所述第二晶体管的宽长比是所述第一晶体管的宽长比的五倍。9.根据权利要求3所述的像素驱动电路，其特征在于，所述放大单元包括：第一晶体管和第二晶体管；
所述第一晶体管的第一极，设置为接入所述第一预设直流电压；所述第一晶体管的第二极与所述第二晶体管的第一极连接；所述第二晶体管的第二极，设置为接入所述第二预设直流电压；所述第二晶体管的栅极，设置为所述放大单元的输入端；所述第一晶体管的第二极，设置为所述控制单元的输出端；所述第一稳压单元包括：第三晶体管和第一电容；所述第三晶体管的栅极和所述第三晶体管的第一极连接，设置为接入所述第一预设直流电压；所述第三晶体管的第二极，设置为分别与所述第一晶体管的栅极以及所述第一电容的第一电极连接；所述第一电容的第二电极与所述第一晶体管的第二极连接；所述第二稳压单元包括：第二电容；所述第二电容的第一电极与所述第二晶体管的栅极连接；所述第二电容的第二电极设置为接入公共电极电压；所述控制单元包括：第四晶体管；所述第四晶体管的第一极，设置为接入驱动信号；所述第四晶体管的栅极，设置为接入栅控制信号；所述第四晶体管的第二极与所述第二晶体管的栅极连接。10.一种电子纸显示面板，其特征在于，包括：权利要求1-9任一项所述的像素驱动电路；像素电路。11.一种电子纸显示器，其特征在于，包括：多个如权利要求10所述的电子纸显示面板。

技术总结
一种像素驱动电路，应用于电子纸，至少包括：控制单元，设置为根据栅控制信号和驱动信号向放大单元提供高电平和低电平交替的输入信号；放大单元，设置为当输入信号为所述低电平时，根据第一预设直流电压输出第一输出电压；当输入信号为所述高电平时，根据第二预设直流电压输出第二输出电压；所述第一预设直流电压为正电压；所述第二预设直流电压为负电压；所述第一输出电压和所述第二输出电压分别用于向像素电路的像素电极提供正向驱动电压和负向驱动电压。和负向驱动电压。和负向驱动电压。


技术研发人员：华刚 邓立广 陈俊生 王冬 李少波 王敏 胡锦堂 潘靓靓 刘景昊 白家豪 陈鑫雨 于心蕊
受保护的技术使用者：北京京东方显示技术有限公司
技术研发日：2023.06.13
技术公布日：2023/8/28