具有改进的沟槽终端区和屏蔽栅沟槽接触区的功率器件的制作方法

1.本发明主要涉及一种屏蔽栅沟槽式(sgt)mosfet(金属氧化物半导体场效应晶体管)，其在第一终端沟槽内具有波形沟槽设计以降低栅沟槽和终端沟槽之间的电场强度，并具有位于每个栅沟槽的屏蔽栅沟槽接触区，所述屏蔽栅沟槽接触区与栅金属导线之间具有适于高频应用的最优距离。


背景技术：

2.图1a所示为美国专利号9,515,178中所公开的一种现有技术，其具有与多个栅沟槽102相连并穿越栅金属垫片132的单终端沟槽104。对于击穿电压为60-300v的中压屏蔽栅沟槽式mosfets而言，在单终端沟槽和栅沟槽的交叉处观察到早期雪崩的发生。此外，由于单终端沟槽穿过栅金属垫片，且源金属120下方并无体接触区118的存在，导致器件的坚固性降低。
3.图1b所示为美国专利号9,299,776中所公开的一种现有技术，其具有与栅沟槽202分隔开的单终端沟槽203。所述单终端沟槽203的内外边缘均具有非线性形状，以抑制两相邻栅沟槽的沟槽末端之间区域的电场强度。然而，单终端沟槽不足以满足终端区的击穿电压必须高于有源区以获得更好雪崩能力的要求。此外，美国专利号9,299,776中所公开的这种现有技术并没有揭示栅金属垫片区的设计构型。
4.在高频应用中，屏蔽栅电阻rs对寄生体二极管的反向恢复时间trr和漏-源极之间的开关电压vsw起着重要作用。屏蔽栅电阻rs越大，则trr和vsw越低。然而，若rs太大，击穿电压将会变得不稳定，因此需要找到一个最优的rs值。
5.图1c所示为美国专利号7,768,064中所公开的一种现有技术中的sgt mosfet 100，其包括一个位于屏蔽栅102和源极之间的电阻元件101，以降低屏蔽栅沟槽式mosfet 100中的寄生体二极管的反向恢复电荷qrr。此外，所述屏蔽栅沟槽式mosfet 100还进一步包括一个平面的源-体接触区，用于实现n+源区103和p体区104与源金属105的连接，以及一个p+欧姆体接触掺杂区106，用于降低源金属105与p体区104之间的接触电阻。
6.图1d为图1c所示的屏蔽栅沟槽式mosfet 100的顶视图，从图中可看出，电阻元件101(用虚线表示)位于末端接触区106和107之间，其中，末端接触区106连至屏蔽栅102(如图1c所示)，末端接触区107连至源金属105。然而，制备电阻元件101需要花费额外的成本，例如制备多晶硅电阻需要附加掩膜版。
7.因此，仍需要提供一种新型的器件结构以解决上述所涉及的问题和限制。


技术实现要素：

8.本发明公开了一种新型的sgt mosfet，其包括改进的沟槽终端以及与终端沟槽分隔开的栅沟槽，其中，终端沟槽围绕栅沟槽的外部边缘且不围绕栅金属垫片区，临近栅沟槽的沟槽末端的第一终端沟槽的内部边缘，在两相邻栅沟槽的沟槽末端之间的区域具有多个波形部分，同时外部边缘具有直线形状以降低漏-源极之间的漏电流。
9.将多阶梯外延(mse)层结构与多阶梯侧壁氧化层(mso)结构相结合，可进一步降低器件的比导通电阻。该mso结构是一个场板氧化层，其围绕在位于栅沟槽的屏蔽栅极的周围，并具有自栅沟槽底部至体区方向、厚度呈阶梯式递减的多阶梯侧壁氧化层，其中每个阶梯侧壁氧化层的厚度都是均匀的。
10.本发明的一个方面，是公开了一种sgt器件，包括：一个有源区，一个终端区，一个栅金属垫片区和至少一个栅金属导线；有源区包括：多个沿第一轴向的栅沟槽，形成于具有第一导电类型外延层内，外延层位于具有第一导电类型的衬底之上，栅沟槽包括一个具有第一沟槽长度的第一类型有源沟槽和一个靠近栅金属垫片区、具有第二沟槽长度的第二类型有源沟槽，其中，第一类型有源沟槽的长度大于第二类型有源沟槽，且第二类型有源沟槽位于栅金属垫片区上方；终端区包括多个终端沟槽，其沿第一轴向和第二轴向围绕栅沟槽的外部周围，其中，第一轴垂直于第二轴，多个终端沟槽与栅沟槽分隔开且不围绕栅金属垫片区；沿第二轴向、临近栅沟槽的沟槽末端的第一终端沟槽的内部边缘，在两相邻栅沟槽的沟槽末端之间的区域具有多个波形部分，外部边缘具有直线形状，其他终端沟槽的内部边缘和外部边缘均具有直线形状；靠近栅金属垫片区的第一类型有源沟槽，在临近第一类型有源沟槽的第二类型有源沟槽的沟槽末端与靠近栅金属垫片区一角的第一终端沟槽之间的区域，具有至少一个波形部分；所述sgt器件还进一步包括：形成于有源区的栅沟槽，其被具有第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近具有第一导电类型的外延层的上表面，其中，每个栅沟槽都包括一个栅极和一个屏蔽栅极；屏蔽栅极与外延层间通过第一绝缘层实现绝缘，栅极与外延层间通过栅氧化层实现绝缘，屏蔽栅极与栅极间通过多晶硅间氧化层(ipo)实现绝缘，栅氧化层围绕栅极，且栅氧化层的厚度小于第一绝缘层；一个沟槽场板，位于每个终端沟槽内，所述沟槽场板与外延层间通过第二绝缘层实现绝缘，其中，每个终端沟槽的宽度和深度均大于或等于有源区内的每个栅沟槽的宽度和深度。
11.根据本发明的另一个方面，在一些优选实施例中，采用屏蔽栅扩展电阻取代美国专利号no.7,768,064所公开的现有技术中的电阻元件，可通过在与栅金属导线具有最优距离的区域沉积屏蔽栅沟槽接触区来实现。因此，此操作不会增加附加成本也不会引入任何缺陷。
12.根据本发明的另一个方面，在一些优选实施例中，每个栅沟槽均具有至少一个屏蔽栅沟槽接触区，所述屏蔽栅沟槽接触区不形成于任何一个栅金属导线的相邻区域。在另一些优选实施例中，每个栅沟槽均具有多个屏蔽栅沟槽接触区和至少一个栅沟槽接触区。
13.根据本发明的另一个方面，在一些优选实施例中，外延层为具有不同掺杂浓度的mse层。
14.根据本发明的另一个方面，在一些优选实施例中，sgt器件还进一步包括一个位于终端区的沟道终止区。
15.根据本发明的另一个方面，在一些优选实施例中，栅极位于屏蔽栅极之上。在另一些优选实施例中，屏蔽栅极位于沟槽中间，栅极围绕屏蔽栅极的上部两侧形成。
16.根据本发明的另一个方面，在一些优选实施例中，波形部分具有三角形或矩形或半圆形的形状。
17.根据本发明的另一个方面，在一些优选实施例中，每个栅沟槽均具有矩形形状。在
另一些优选试实施例中，每个栅沟槽均具有带截角的条形形状。在另一些优选试实施例中，每个栅沟槽均具有带圆形末端的条形形状。
18.根据本发明的另一个方面，在一些优选实施例中，栅沟槽的沟槽末端端角与波形部分的波峰之间的第一距离，和栅沟槽的沟槽末端与波形部分的底部之间的第二距离相同，且所述第一距离小于或等于两相邻栅沟槽之间的第三距离。在另一些优选实施例中，第一类型有源沟槽内部边缘波形部分的波峰与靠近栅金属垫片区的第二类型有源沟槽的沟槽末端端角之间的第一距离，和第一类型有源沟槽内部边缘波形部分的波峰与靠近栅金属垫片区的第一终端沟槽的沟槽一角之间的第二距离相同，且所述第一距离小于或等于两相邻栅沟槽之间的第三距离。在另一些优选实施例中，终端沟槽的内部边缘在第一轴向和第二轴向的交叉处具有一个截角，其中栅沟槽的沟槽末端一角与截角之间的第一距离，和沟槽末端与波形部分的底部之间的第二距离相等，且所述第一距离小于或等于两相邻栅沟槽之间的第三距离。
19.根据本发明的另一个方面，在一些优选实施例中，第一绝缘层为具有均匀厚度的单一氧化层。在另一些优选实施例中，第一绝缘层具有多阶梯侧壁氧化层结构，其厚度沿栅沟槽侧壁、自栅沟槽底部至体区方向呈阶梯式递减。
20.根据本发明的另一个方面，还公开了一种sgt器件，包括：一个有源区，一个终端区和一个栅金属垫片区。有源区包括：多个沿第一轴向的栅沟槽，形成于具有第一导电类型的外延层内，外延层位于具有第一导电类型的衬底之上，栅沟槽包括一个具有第一沟槽长度的第一类型有源沟槽和一个靠近栅金属垫片区、具有第二沟槽长度的第二类型有源沟槽，其中，第一类型有源沟槽的长度大于第二类型有源沟槽，且第二类型有源沟槽位于栅金属垫片区上方；终端区包括至少一个终端沟槽，其沿第一轴向和第二轴向围绕栅沟槽的外部周围，其中，第一轴垂直于第二轴，第一类型终端沟槽与栅沟槽分隔开，且不围绕栅金属垫片区；终端区还进一步包括至少一个第二类型终端沟槽，其围绕第一类型终端沟槽和至少一部分的栅金属垫片区；沿第二轴向、临近栅沟槽的沟槽末端的第一终端沟槽的内部边缘，在两相邻栅沟槽的沟槽末端之间的区域具有多个波形部分，外部边缘具有直线形状，其他终端沟槽的内部边缘和外部边缘均具有直线形状；靠近栅金属垫片区的第一类型有源沟槽，在临近第一类型有源沟槽的第二类型有源沟槽的沟槽末端与靠近栅金属垫片区一角的第一终端沟槽之间的区域，具有至少一个波形部分。
21.通过参考以下各个附图，阅读下文对优选实施例的详细描述，本发明的上述及其他的目的和优点对于本领域的普通技术人员来说无疑是显而易见的。
附图说明
22.本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明如后，其中：
23.图1a是现有技术所揭示的一种sgt mosfet的顶视图。
24.图1b是现有技术所揭示的另一种sgt mosfet的横截面图。
25.图1c是现有技术所揭示的另一种sgt mosfet的横截面图。
26.图1d是图1c所示sgt mosfet的顶视图。
27.图2a是根据本发明的一个优选的sgt mosfet的顶视图。
28.图2b是根据本发明的另一个优选的sgt mosfet的顶视图。
29.图3a是根据本发明的图2a所示实施例的一个优选的终端沟槽结构的顶视图。
30.图3b是根据本发明的图2a所示实施例的另一个优选的终端沟槽结构的顶视图。
31.图3c是根据本发明的图2a所示实施例的另一个优选的终端沟槽结构的顶视图。
32.图4是根据本发明的图2a所示实施例的一个优选的a-b截面的横截面图。
33.图5是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图。
34.图6是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图。
35.图7是根据本发明的另一个优选的sgt mosfet的顶视图。
36.图8是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图。
37.图9是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图。
38.图10是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图
具体实施方式
39.下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用n沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
40.图2a所示为根据本发明的一个优选的sgt半导体功率器件的顶视图，其中，所述sgt半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区237以及两个栅金属导线227和228。在有源区中，多个第一类型有源沟槽214和第二类型有源沟槽204沿第一轴向(y轴方向)在n+衬底之上的n型外延层中形成，其中第一类型有源沟槽214的沟槽长度大于第二类型有源沟槽204，且第二类型有源沟槽204位于栅金属垫片区237上方。在每个第一类型有源沟槽214中，形成一个顶部屏蔽栅沟槽接触区205，一个底部屏蔽栅沟槽接触区206和一个在底部屏蔽栅沟槽接触区206附近的栅沟槽接触区207，在每个第二类型有源沟槽204中，形成一个顶部屏蔽栅沟槽接触区205，一个底部屏蔽栅沟槽接触区208和一个在底部屏蔽栅沟槽接触区208附近的底部栅沟槽接触区209。顶部屏蔽栅沟槽接触区205位于与栅金属导线227和228分别相距为d
sg1
和d
sg2
的区域(如图所示)，其中，d
sg1
和d
sg2
的取值范围为100μm-3000μm，同时，屏蔽栅沟槽接触区206和208分别位于栅金属导线227和228附近。在终端区中，形成多个包括第一终端沟槽220和第二终端沟槽222的终端沟槽，所述终端沟槽沿第一轴向(y轴方向)和第二轴向(x轴方向)围绕第一类型有源沟槽214和第二类型有源沟槽204的外部周围，其中第一轴垂直于第二轴，多个终端沟槽与栅沟槽214和204分隔开，且不围绕栅金属垫片区237。沿所述第二轴向(x轴方向)、临近栅沟槽214和204的沟槽末端的第一终端沟槽220的内部边缘，在两相邻栅沟槽214和204的沟槽末端之间的区域具有多个波
形部分，外部边缘具有直线形状，其他终端沟槽的内部边缘和外部边缘均具有直线形状。靠近栅金属垫片区237的第一类型有源沟槽214，在临近第一类型有源沟槽214的第二类型有源沟槽204的沟槽末端与靠近栅金属垫片区237一角的第一终端沟槽220之间的区域，具有至少一个波形部分。形成连至多个源沟槽接触区213的源金属212以及位于终端区的通道终止金属218。此外，第一类型有源沟槽214内的屏蔽栅极通过顶部屏蔽栅沟槽接触区205和底部屏蔽栅沟槽接触区206连至具有内置屏蔽栅扩展电阻(r
s1
，如图所示)的源金属212，第二类型有源沟槽204内的屏蔽栅极通过顶部屏蔽栅沟槽接触区205和底部屏蔽栅沟槽接触区208连至具有内置屏蔽栅扩展电阻(r
s2
，如图所示)的源金属212，以降低sgt器件中寄生体二极管的反向恢复电荷qrr和开关电压vsw。
41.图2b是根据本发明的另一个优选的sgt半导体功率器件的顶视图，其中，所述sgt半导体功率器件包括一个有源区，一个终端区，一个栅金属垫片区237’以及两个栅金属导线227’和228’。所述的半导体功率器件与图2a所述的发明具有相似的结构，除了在本发明中，在每个第一类型有源栅沟槽214’和第二类型有源栅沟槽204’中仅形成一个顶部屏蔽栅沟槽接触区205’。为了进一步降低高频应用时的反向恢复电荷qrr和开关电压vsw，本发明移除了图2a中的底部屏蔽栅沟槽接触区206，所以本发明中的屏蔽栅扩展电阻r’s1
和r’s2
的数值分别是图2a中r
s1
和r
s2
的两倍。顶部屏蔽栅沟槽接触区205’与栅金属导线227’和228’分别相距d’sg1
和d’sg2
的距离(如图所示)，其中d’sg1
和d’sg2
的取值范围为100μm-3000μm，使得屏蔽栅扩展电阻r’s1
和r’s2
的取值在0.2ω和2.0ω之间，以在不引起击穿电压不稳定的情况下提升器件的交流性能。
42.图3a是根据本发明的图2a所示实施例的一个优选的终端沟槽结构的顶视图，其中，每个第一类型有源沟槽314和第二类型有源沟槽304均具有矩形形状。第一终端沟槽320的内部边缘在第一轴向(y轴方向)和第二轴向(x轴方向)的交叉处具有一个截角，其中第二类型有源栅沟槽304的沟槽末端端角与所述截角之间的第一距离(a，如图所示)，和第二类型有源沟槽304的沟槽末端与波形部分的底部之间的第二距离(b，如图所示)、第二类型有源栅沟槽304的沟槽末端端角与波形部分的波峰之间的第三距离(c，如图所示)、第一类型有源沟槽314内部边缘波形部分的波峰与靠近栅金属垫片区的第一终端沟槽320的沟槽一角之间的第四距离(d，如图所示)、和第一类型有源沟槽314内部边缘波形部分的波峰与靠近栅金属垫片区的第二类型有源沟槽304的沟槽末端一角之间的第五距离(e，如图所示)均相等，即a＝b＝c＝d＝e，且第一距离小于等于两相邻栅沟槽之间的第六距离(f，如图所示)。
43.图3b是根据本发明的图2a所示实施例的另一个优选的终端沟槽结构的顶视图。所述的半导体功率器件与图3a所述的发明具有相似的结构，除了在本发明中，每个第二类型有源栅沟槽304’具有带截角的条形形状。
44.图3c是根据本发明的图2a所示实施例的另一个优选的终端沟槽结构的顶视图。所述的半导体功率器件与图3a所述的发明具有相似的结构，除了在本发明中，每个第二类型有源沟槽304”具有带圆形末端的条形形状。
45.图4是根据本发明的图2a所示实施例的一个优选的a-b截面的横截面图，该实施例包括一个有源区和一个终端区，且具有三个阶梯外延层结构。所述器件包括一个在n型外延层上形成的n沟道sgt mosfet，该外延层位于n+衬底400之上，衬底400的背面涂有ti/ni/ag
后金属层401用作漏金属。n型外延层包括一个掺杂浓度为d1的底部第一外延层(n1，如图所示)402，一个掺杂浓度为d2的中间第二外延层(n2，如图所示)403以及一个掺杂浓度为d3的顶部第三外延层(n3，如图所示)423，其中，d1，d2和d3的关系为d3《d2《d1，以增大击穿电压并降低比导通电阻。在n型外延层中，多个位于有源区的栅沟槽404和位于终端区的边缘沟槽414，从顶部第三外延层423的上表面垂直延伸至底部第一外延层402中，其中栅沟槽404和边缘沟槽414的沟槽底部均位于n+衬底400和底部第一外延层402的公共界面的上方。位于有源区的每个栅沟槽404，都包括位于沟槽较低部分的一个屏蔽栅极(sg，如图所示)405，以及位于沟槽较高部分、屏蔽栅极405之上的单栅极(g，如图所示)407。屏蔽栅极405与相邻外延层间通过第一绝缘层406实现绝缘，栅极407与相邻外延层间通过栅氧化层409实现绝缘，其中栅氧化层409的厚度小于第一绝缘层406，且第一绝缘层406沿沟槽侧壁具有均匀的厚度。同时，屏蔽栅极405与栅极407间通过多晶硅间氧化层(ipo)408实现绝缘。在每两个相邻的沟槽栅404之间，形成一个具有n+源区411的p体区410，其从顶部第三外延层423的上表面附近延伸。p体区410，n+源区411和屏蔽栅极405，通过多个沟槽式接触区413连至源金属412。多个沟槽式接触区413均填充以金属插塞和势垒层，其穿过绝缘层417延伸至体区中，每个沟槽式接触区413的底部均由位于n+源区411下方的p+体接触区420所包围。在顶部第三外延层423中、有源区边缘外部的终端区内，形成一个p+体接触掺杂区420，其至少包围沟槽式源-体接触区413的底部，且此p+体接触区420上方并无n+源区的存在。位于终端区的两相邻边缘沟槽414之间，并无有源区中源区411和体区的存在。位于终端区的每个边缘沟槽414，都包括一个沟槽场板415，其与相邻外延层间通过第二绝缘层416实现绝缘，其中，边缘沟槽414的沟槽宽度tw2和沟槽深度td2均大于或等于位于有源区的栅沟槽404的沟槽宽度tw1和沟槽深度td1(tw2≥tw2且td2≥td1)。此外，两相邻栅沟槽404之间的台面宽度mw1大于或等于两相邻边缘沟槽414之间的台面宽度mw2(mw1≥mw2)。此外，终端区还包括一个沟道终止金属418，其通过沟槽式沟道终止接触区419与n+源区411，顶部第三外延层423和p+体接触掺杂区420相连。
46.图5是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图，该实施例包括一个有源区和一个终端区，且具有三个阶梯外延层结构。所述的sgt半导体功率器件与图4所述的发明具有相似的结构，除了在本发明中，位于有源区的栅沟槽504内具有与图4不同的屏蔽栅结构。在每个栅沟槽504中，屏蔽栅极(sg，如图所示)505位于沟槽中间，栅极(g，如图所示)507围绕屏蔽栅极505的上部两侧形成。
47.图6是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图，该实施例包括一个有源区和一个终端区，且具有三个阶梯外延层结构。所述的sgt半导体功率器件与图4所述的发明具有相似的结构，除了不同的第一和第二绝缘层。栅沟槽604内的第一绝缘层606具有三个阶梯侧壁氧化层结构：一个沿栅沟槽604下侧壁和底部的、具有均匀第一厚度tox,b的下氧化层，一个具有均匀第二厚度tox,m的中氧化层，以及一个具有均匀第三厚度tox,u的上氧化层，其中，tox,b，tox,m和tox,u的关系为tox,b》tox,m》tox,u，以在保持相同击穿电压的同时进一步降低比导通电阻。其中，tox,m可以是tox,b和tox,u的平均值。边缘沟槽614内的第二绝缘层616具有与栅沟槽604内的第一绝缘层606相似的三个阶梯侧壁氧化层结构。
48.图7是根据本发明的另一个优选的sgt半导体功率器件的顶视图，其中，所述sgt半
导体功率器件包括一个有源区，一个终端区和一个栅金属垫片区737以及两个栅金属导线727和728。所述的半导体功率器件与图2a所述的发明具有相似的结构，除了在本发明中具有两种类型的终端沟槽：至少一个第一类型终端沟槽720，其围绕栅沟槽704和714的外部周围且不围绕栅金属垫片区737；和至少一个第二类型终端沟槽722，其围绕第一类型终端沟槽720以及至少一部分的栅金属垫片区737。
49.图8是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图，该实施例包括一个有源区和一个终端区。所述的sgt半导体功率器件与图4所述的发明具有相似的结构，除了在本发明中，在沟道终止金属下方还存在一个具有沟道终止场板825的沟道终止沟槽824，以及位于有源区和终端区的p体区810。
50.图9是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图，该实施例包括一个有源区和一个终端区。所述的sgt半导体功率器件与图5所述的发明具有相似的结构，除了在本发明中，沟道终止金属下方还存在一个具有沟道终止场板925的沟道终止沟槽924，以及位于有源区和终端区的p体区910。
51.图10是根据本发明的图2a所示实施例的另一个优选的a-b截面的横截面图，该实施例包括一个有源区和一个终端区。所述的sgt半导体功率器件与图6所述的发明具有相似的结构，除了在本发明中，沟道终止金属下方还存在一个具有沟道终止场板1025的沟道终止沟槽1024，以及位于有源区和终端区的p体区1010。
52.虽然依照优选实施例对本发明进行了描述，但应该理解的是上述公开不能被视为是对本发明的限制。上述所描述的实施例通常为n沟道器件，通过反转导电类型的极性，实施例也可应用于p沟道器件。在阅读了上述公开的内容之后，各种替代和修改对于本技术领域的技术人员无疑是显而易见的。因此，附后的权利要求应被解释为涵盖落入本发明的真正精神和范围内的所有替代和修改。

技术特征：
1.一种屏蔽栅沟槽式器件，包括：一个有源区，一个终端区，一个栅金属垫片区和至少一个栅金属导线；所述有源区包括多个沿第一轴向的栅沟槽，形成于具有第一导电类型的外延层内，所述外延层位于具有所述第一导电类型的衬底之上，所述栅沟槽包括一个具有第一有源沟槽长度的第一类型有源沟槽和一个靠近栅金属垫片区、具有第二有源沟槽长度的第二类型有源沟槽，其中，所述第一类型有源沟槽的长度大于所述第二类型有源沟槽。所述终端区包括至少一个第一类型终端沟槽，其沿第一轴向和第二轴向围绕所述的多个栅沟槽的外部周围，其中，所述第一轴垂直于所述第二轴，所述的至少一个第一类型终端沟槽与所述的多个栅沟槽分隔开，且不围绕所述的栅金属垫片区；沿所述第二轴向、临近所述多个栅沟槽的沟槽末端的第一终端沟槽的内部边缘，在两相邻的所述多个栅沟槽的沟槽末端之间的区域具有多个波形部分，外部边缘具有直线形状，其他所述终端沟槽的内部边缘和外部边缘均具有直线形状；靠近所述栅金属垫片区的所述第一类型有源沟槽，在临近所述第一类型有源沟槽的所述第二类型有源沟槽的沟槽末端与靠近所述栅金属垫片区一角的所述第一终端沟槽之间的区域，具有至少一个波形部分；所述sgt器件还进一步包括：多个位于所述有源区的所述栅沟槽，其被具有所述第一导电类型的第一类型源区所包围，所述第一类型源区位于具有第二导电类型的第一类型体区中，并接近具有所述第一导电类型的外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(ipo)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层。一个终端沟槽场板，位于所述终端区内的每个所述的终端沟槽内，所述沟槽场板与所述外延层间通过第二绝缘层实现绝缘，其中，每个所述终端沟槽的宽度和深度均大于或等于所述有源区内的每个所述栅沟槽的宽度和深度；所述终端沟槽场板，通过源金属连至所述第一类型源区和所述第一类型体区；每个所述栅沟槽内的所述栅极，均通过至少一个下方具有多个栅沟槽接触区的栅金属导线连至所述栅金属垫片；每个所述多个栅沟槽内的所述屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属。2.如权利要求1所述的sgt器件，其特征在于，所述外延层为多阶梯外延层，其掺杂浓度沿所述栅沟槽侧壁、自所述多个栅沟槽的底部至所述第一类型体区方向呈阶梯式递减。3.如权利要求1所述的sgt器件，其特征在于，还进一步包括：一个位于所述终端区、具有与所述有源区内的所述第一类型源区相同的第二类型源区的沟道终止区，其与沟道终止金属下方的所述外延层相连，且两相邻所述终端沟槽之间不存在位于所述有源区的所述第一类型体区。4.如权利要求1所述的sgt器件，其特征在于，还进一步包括一个位于所述终端区、与所述有源区内的所述第一类型体区相同的所述第二类型体区，以及一个位于沟道终止金属下方的沟道终止沟槽内的沟道终止场板，所述沟道终止金属与所述第二类型体区相连。
5.如权利要求1所述的sgt器件，其特征在于，在每个所述的多个栅沟槽内，所述栅极位于所述屏蔽栅极之上。6.如权利要求1所述的sgt器件，其特征在于，所述屏蔽栅极位于沟槽中间，所述栅极围绕所述屏蔽栅极的上部两侧形成。7.如权利要求1所述的sgt器件，其特征在于，所述波形部分具有三角形或矩形或半圆形的形状。8.如权利要求1所述的sgt器件，其特征在于，每个所述的栅沟槽具有矩形形状。9.如权利要求1所述的sgt器件，其特征在于，每个所述的栅沟槽具有带截角的条形形状。10.如权利要求1所述的sgt器件，其特征在于，每个所述的栅沟槽具有带圆形末端的条形形状。11.如权利要求1所述的sgt器件，其特征在于，所述栅沟槽的沟槽末端端角与所述波形部分的波峰之间的第一距离，和所述栅沟槽的沟槽末端与所述波形部分的底部之间的第二距离相同，且所述第一距离小于或等于两相邻所述栅沟槽之间的第三距离。12.如权利要求1所述的sgt器件，其特征在于，所述第一类型有源沟槽内部边缘的所述波形部分的波峰与靠近所述栅金属垫片区的所述第二类型有源沟槽的沟槽末端一角之间的第一距离，和所述第一类型有源沟槽内部边缘的所述波形部分的波峰与靠近所述栅金属垫片区的所述第一终端沟槽的沟槽一角之间的第二距离相同，且所述第一距离小于或等于两相邻所述栅沟槽之间的第三距离。13.如权利要求1所述的sgt器件，其特征在于，所述终端沟槽的内部边缘在所述第一轴向和所述第二轴向的交叉处具有一个截角，其中所述栅沟槽的沟槽末端端角与所述截角之间的第一距离，和所述栅沟槽末端与所述波形部分的底部之间的第二距离相等，且所述第一距离小于或等于两相邻所述栅沟槽之间的第三距离。14.如权利要求1所述的sgt器件，其特征在于，所述第一绝缘层为具有均匀厚度的单一氧化层。15.如权利要求1所述的sgt器件，其特征在于，所述第一绝缘层具有多阶梯侧壁氧化层结构，其厚度沿所述栅沟槽侧壁、自多个所述栅沟槽底部至所述第一类型体区方向呈阶梯式递减。16.如权利要求1所述的sgt器件，其特征在于，终端区还进一步包括至少一个第二类型终端沟槽，其围绕所述的至少一个第一类型终端沟槽和至少一部分的所述栅金属垫片区。17.一种屏蔽栅沟槽式(sgt)器件，其包括：一个有源区，一个终端区，一个栅金属垫片区和至少一个栅金属导线；所述有源区包括多个沿第一轴向的栅沟槽，形成于具有第一导电类型外延层内，所述外延层位于具有所述的第一导电类型的衬底之上，所述栅沟槽包括一个具有第一有源沟槽长度的第一类型有源沟槽和一个靠近栅金属垫片区、具有第二有源沟槽长度的第二类型有源沟槽，其中，所述第一类型有源沟槽的长度大于所述第二类型有源沟槽。所述终端区包括至少一个终端沟槽，其沿第一轴向和第二轴向围绕所述栅沟槽的外部周围，其中，所述第一轴垂直于所述第二轴，所述的至少一个终端沟槽与所述的栅沟槽分隔开，且不围绕所述的栅金属垫片区；
多个位于所述有源区的所述栅沟槽，其被具有所述第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近具有所述第一导电类型的外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(ipo)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层；每个所述栅沟槽内的所述栅极，均通过所述的至少一个下方具有多个栅沟槽接触区的栅金属导线连至所述栅金属垫片；每个所述栅沟槽内的所述屏蔽栅极，均通过至少一个屏蔽栅沟槽接触区连至源金属，其与所述的至少一个栅金属导线之间的距离为100μm-3000μm。18.如权利要求17所述的sgt器件，其特征在于，在每个所述的多个栅沟槽内，所述栅极位于所述屏蔽栅极之上。19.如权利要求17所述的sgt器件，其特征在于，所述屏蔽栅极位于沟槽中间，所述栅极围绕所述屏蔽栅极的上部两侧形成。20.如权利要求17所述的sgt器件，其特征在于，形成一个阻值为0.2ω～2.0ω的屏蔽栅扩展电阻，其位于所述的至少一个屏蔽栅沟槽接触区与所述的至少一个栅金属导线之间。

技术总结
本发明公开了一种栅沟槽与终端沟槽分隔开的屏蔽栅沟槽式MOSFETs，其中终端沟槽围绕栅沟槽的外部边缘且不围绕栅金属垫片区，临近栅沟槽的沟槽末端的第一终端沟槽的内部边缘，在两相邻栅沟槽的沟槽末端之间的区域具有多个波形部分，而外部边缘具有直线形状，以降低漏-源极之间的漏电流。每个栅沟槽内都包括至少一个连至屏蔽栅极的屏蔽栅沟槽接触区，且所述屏蔽栅沟槽接触区与任何一个栅金属导线之间的距离均大于100μm。间的距离均大于100μm。间的距离均大于100μm。


技术研发人员：冷德武 徐琳
受保护的技术使用者：娜美半导体有限公司
技术研发日：2022.12.19
技术公布日：2023/9/7