一种制作半导体元件的方法与流程

1.本发明涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,mram)元件的方法。


背景技术：

2.已知，磁阻(magnetoresistance,mr)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(mram)，其优点是在不通电的情况下可以继续保留存储的数据。
3.上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,gps)的电子罗盘(electronic compass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,amr)感测元件、巨磁阻(gmr)感测元件、磁隧穿结(magnetic tunneling junction,mtj)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。


技术实现要素：

4.本发明一实施例揭露一种制作半导体元件的方法，其主要先形成一磁性隧穿结(magnetic tunneling junction,mtj)于一基底上，然后形成一自旋轨道转矩式(spin orbit torque,sot)层于该mtj上，形成一金属间介电层环绕该mtj以及该sot层，形成一第一硬掩模于该金属间介电层上，形成一半导体层于该第一硬掩模上，再图案化该第一硬掩模。
附图说明
5.图1至图11为本发明一实施例制作一mram单元的方法示意图。
6.主要元件符号说明
7.12:基底
8.14:mram区域
9.16:逻辑区域
10.18:层间介电层
11.20:金属内连线结构
12.22:金属内连线结构
13.24:金属间介电层
14.26:金属内连线
15.28:停止层
16.30:金属间介电层
17.32:金属内连线
18.34:阻障层
19.36:金属层
20.38:下电极
21.40:mtj堆叠结构
22.42:上电极
23.44:sot层
24.48:mtj
25.50:遮盖层
26.52:金属间介电层
27.56:金属间介电层
28.58:金属内连线
29.60:停止层
30.62:金属间介电层
31.64:金属内连线
32.66:间隙壁
33.68:硬掩模
34.70:硬掩模
35.72:半导体层
36.74:硬掩模
具体实施方式
37.请参照图1至图11，图1至图11为本发明一实施例制作一mram单元的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的组，且基底12上较佳定义有一mram区域14以及一逻辑区域16。
38.基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,mos)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ild)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等mos晶体管元件，其中mos晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖mos晶体管，且层间介电层18可具有多个接触插塞电连接mos晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
39.然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停
止层28与金属间介电层30中。
40.在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于mram区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(ti)、氮化钛(tin)、钽(ta)以及氮化钽(tan)所构成的组，而金属层36可选自由钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等所构成的组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,teos)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,ndc)、氮化硅、或氮碳化硅(silicon carbon nitride,sicn)，但不局限于此。
41.接着形成一下电极38、一mtj堆叠结构40、一上电极42、一自旋轨道转矩式(spin orbit torque,sot)层44以及一硬掩模68于金属内连线结构22上。在本实施例中，形成mtj堆叠结构40的方式可先依序形成一固定层(pinned layer)、一阻障层(barrier layer)以及一自由层(free layer)于下电极38上。在本实施例中，下电极38及上电极42较佳包含导电材料，例如但不局限于钽(ta)、氮化钽(tan)、铂(pt)、铜(cu)、金(au)、铝(al)。固定层可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,cofeb)、钴铁(cobalt-iron,cofe)、铁(fe)、钴(co)等。此外，固定层也可以是由反铁磁性(antiferromagnetic,afm)材料所构成者，例如铁锰(femn)、铂锰(ptmn)、铱锰(irmn)、氧化镍(nio)等，用以固定或限制邻近层的磁矩方向。阻障层可由包含氧化物的绝缘材料所构成，例如氧化铝(alo
x
)或氧化镁(mgo)，但均不局限于此。自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,cofeb)，但不限于此。其中，自由层的磁化方向会受外部磁场而「自由」改变。另外在本实施例中，sot层44较佳作为一自旋轨道转矩式(spin orbit torque,sot)mram的通道因此其材料可包含钽(ta)、钨(w)、铂(pt)、铪(hf)、硒化铋(bi
x
se
1-x
)或其组合。另外硬掩模68较佳包含导电或金属材料例如钌(ru)，但不局限于此。
42.随后如图2所示，利用一图案化的硬掩模(图未示)为掩模进行一道或一道以上蚀刻制作工艺去除部分硬掩模68、部分sot层44、部分上电极42、部分mtj堆叠结构40、部分下电极38以及部分金属间介电层30以形成至少一mtj 48于mram区域14，再去除图案化掩模。值得注意的是，本实施例于图案化上述上电极42、mtj堆叠结构40、下电极38及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺或离子束蚀刻制作工艺(ion beam etching,ibe)，其中由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候可选择一同去除部分金属内连线32，使金属内连线32靠近mtj 48的交界处形成倾斜侧壁。
43.然后形成一遮盖层50于mtj 48上并覆盖mram区域14以及逻辑区域16的金属间介电层30表面。在本实施例中，遮盖层50较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。
44.接着如图3所示，在利用或不利用任何图案化掩模例如图案化光致抗蚀剂的情况下进行一蚀刻制作工艺去除部分遮盖层50以形成一间隙壁66环绕或设于mtj 48、sot层44以及硬掩模侧壁，其中所形成的间隙壁66在剖面角度下较佳呈现约略l形。然后进行一沉积制作工艺例如原子层沉积(atomic layer deposition,ald)制作工艺以形成一金属间介电层52于硬掩模68、间隙壁66以及金属间介电层30上，再进行一平坦化制作工艺例如化学机械研磨(chemical mechanical polishing,cmp)制作工艺或回蚀刻制作工艺去除部分金属间介电层52，使剩余的金属间介电层52顶表面约略切齐间隙壁66与硬掩模68顶表面。随后形成另一硬掩模70金属间介电层52上并覆盖硬掩模68及间隙壁66，其中硬掩模70较佳包含金属氮化物例如氮化钛，但不局限于此。
45.如图4所示，然后依序形成一半导体层72以及另一硬掩模74于硬掩模70上。在本实施例中，半导体层72较佳包含硅例如多晶硅(polysilicon)或非晶硅(amorphous silicon)而硬掩模74则包含介电层如氮化硅，但不局限于此。
46.如图5所示，接着可先形成一图案化掩模(图未示)例如图案化光致抗蚀剂于硬掩模74上，然后利用图案化掩模为掩模进行一蚀刻制作工艺去除部分硬掩模74上并暴露出半导体层72顶表面，再去除图案化掩模。
47.然后如图6所示，利用被图案化的硬掩模74为掩模进行一干蚀刻制作工艺图案化半导体层72并停在硬掩模70表面。
48.接着如图7所示，再利用硬掩模74为掩模进行一湿蚀刻制作工艺去除部分硬掩模70暴露出金属间介电层52顶表面并使硬掩模74侧壁切齐半导体层72与硬掩模70侧壁，其中本阶段所进行的湿蚀刻制作工艺可选用标准清洗溶液sc2所构成的蚀刻剂来去除部分硬掩模70，但不局限于此。
49.随后如图8所示，进行一湿蚀刻制作工艺去除最上方的硬掩模74并暴露出半导体层72顶表面，其中本阶段的湿蚀刻制作工艺较佳选用如磷酸(h3po4)来完全去除由氮化硅所构成的硬掩模72并暴露出半导体层72表面。
50.如图9所示，接着进行另一湿蚀刻制作工艺去除半导体层72，其中本阶段的湿蚀刻制作工艺较佳选用四甲基氢氧化铵(tetramethyl ammonium hydroxide,tmah)来完全去除由多晶硅所构成的半导体层72并暴露出硬掩模70顶表面。
51.如图10所示，然后形成另一金属间介电层56于硬掩模70与两侧的金属间介电层52上，其中金属间介电层56较佳共形地设于硬掩模70上，且金属间介电层52与金属间介电层56可包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(sioc)或氧碳化硅氢(sioch)。接着进行一平坦化制作工艺例如可利用一化学机械研磨(chemical mechanical polishing,cmp)制作工艺或回蚀刻制作工艺去除部分金属间介电层56但仍使剩余的金属间介电层56顶表面高于硬掩模70顶表面。
52.随后进行一图案转移制作工艺，例如可利用一图案化掩模(图未示)去除mram区域14与逻辑区域16的部分金属间介电层56、部分金属间介电层52、部分金属间介电层30及部分停止层28以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)等的阻障层材料以及选自钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等低电阻材料或其组合的低阻抗金属层。接着进行一平坦化制作工艺，例如以化学机
械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线58于接触洞内电连接金属内连线26。
53.接着如图11所示，先形成一停止层60于mram区域14及逻辑区域16并覆盖金属间介电层56及金属内连线58，形成一金属间介电层62于停止层60上，进行一道或一道以上光刻及蚀刻制作工艺去除mram区域14及逻辑区域16的部分金属间介电层62、部分停止层60以及部分金属间介电层56形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如cmp以分别于mram区域14以及逻辑区域16形成金属内连线64电连接下方的mtj 48及金属内连线58，其中mram区域14的金属内连线64较佳直接接触设于下方的硬掩模70而逻辑区域16的金属内连线64则接触下层的金属内连线58。
54.在本实施例中，停止层60与停止层28可包含相同或不同材料，其中两者均可选自由氮掺杂碳化物层(nitrogen doped carbide,ndc)、氮化硅、以及氮碳化硅(silicon carbon nitride,sicn)所构成的组。如同前述所形成的金属内连线，设于金属间介电层62内的金属内连线64可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层62内。例如金属内连线64可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(ti)、氮化钛(tin)、钽(ta)以及氮化钽(tan)所构成的组，而金属层可选自由钨(w)、铜(cu)、铝(al)、钛铝合金(tial)、钴钨磷化物(cobalt tungsten phosphide，cowp)等所构成的组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
55.一般而言，现行图案化前述由氮化钛所构成的硬掩模70之前通常会先依序形成由氮化硅以及氧化硅所构成的复合硬掩模于硬掩模70上，然后进行干蚀刻制作工艺图案化硬掩模70之后再利用稀释氢氟酸(diluted hydrofluoric acid,dhf)来拔除由氮化硅与氧化硅所构成的复合硬掩模。然而现行所使用的稀释氢氟酸容易造成金属间介电层耗损并影响元件表面，因此本发明主要于图案化硬掩模70之前先形成一由半导体材料如多晶硅所构成的硬掩模72以及一由氮化硅所构成的硬掩模74，然后再利用这两个硬掩模进行一连串的蚀刻制作工艺。经改用这两种材料所构成的硬掩模来图案化氮化钛硬掩模70，本发明可省略以稀释氢氟酸为主的蚀刻制作工艺而改用其他如sc2以及磷酸所构成的蚀刻配方来进行图案化硬掩模70的步骤。如此即可改善金属间介电层表面受稀释氢氟酸侵蚀而造成损害的情形。
56.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

技术特征：
1.一种制作半导体元件的方法，其特征在于，包含：形成磁性隧穿结(magnetic tunneling junction,mtj)于基底上；形成自旋轨道转矩式(spin orbit torque,sot)层于该磁性隧穿结上；形成金属间介电层环绕该磁性隧穿结以及该自旋轨道转矩式层；形成第一硬掩模于该金属间介电层上；形成半导体层于该第一硬掩模上；以及图案化该第一硬掩模。2.如权利要求1所述的方法，还包含：形成间隙壁于该磁性隧穿结以及该自旋轨道转矩式层旁；形成该金属间介电层环绕该间隙壁；形成该半导体层于该第一硬掩模上；形成第二硬掩模于该半导体层上；图案化该半导体层；利用该第二硬掩模图案化该第一硬掩模；去除该第二硬掩模；以及去除该半导体层。3.如权利要求2所述的方法，还包含进行干蚀刻制作工艺图案化该半导体层。4.如权利要求2所述的方法，还包含进行湿蚀刻制作工艺去除该第一硬掩模。5.如权利要求2所述的方法，还包含进行湿蚀刻制作工艺去除该第二硬掩模。6.如权利要求2所述的方法，还包含进行湿蚀刻制作工艺去除该半导体层。7.如权利要求2所述的方法，其中该第二硬掩模包含介电层。8.如权利要求2所述的方法，其中该第一硬掩模包含金属氮化物。9.如权利要求2所述的方法，其中该半导体层包含多晶硅。

技术总结
本发明公开一种制作半导体元件的方法，其主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一自旋轨道转矩式(spin orbit torque,SOT)层于该MTJ上，形成一金属间介电层环绕该MTJ以及该SOT层，形成一第一硬掩模于该金属间介电层上，形成一半导体层于该第一硬掩模上，再图案化该第一硬掩模。一硬掩模。一硬掩模。


技术研发人员：吴宏益 吴家荣 林毓翔 陈奕文 杨坤昇
受保护的技术使用者：联华电子股份有限公司
技术研发日：2022.02.24
技术公布日：2023/9/7