用于改进的测量的半导体设备和相关方法与流程

1.本公开涉及半导体设备，并且具体地涉及用于改进的测量的半导体设备和相关方法。


背景技术：

2.诸如晶体管和二极管之类的半导体设备在现代电子设备中无处不在。诸如氮化镓(gan)和碳化硅(sic)之类的宽带隙半导体材料系统越来越多地用于半导体设备中，以推动设备在诸如开关速度、功率处置能力和热导率之类的领域中的性能极限。示例包括个体设备，诸如金属氧化物半导体场效应晶体管(mosfet)、金属绝缘体半导体场效应晶体管(misfet)、绝缘栅双极晶体管(igbt)、肖特基势垒二极管、pin二极管、高电子迁移率晶体管(hemt)，以及集成电路，诸如包括一个或多个个体设备的单片微波集成电路(mmic)。
3.用于功率开关应用的半导体设备通常包括半导体管芯的设备区域，在一些情况下，该设备区域可以被边缘端接区域包围。设备区域形成有源部分或区域，而边缘端接区域形成功率半导体设备的无源部分，其可以被用于降低沿着设备边缘的电场集中以防止阻断模式下的击穿。一些半导体设备的有源区域可以包括大量的单位单元，这些单位单元在一个或多个电极之间彼此并联电耦合，用于为设备提供选择性的电流传导和电压阻断能力。
4.用于功率开关应用的半导体设备正在不断开发，具有改进的操作特性，以满足和实现现代电子产品不断发展的需求。随着操作特性的不断改进，在使用常规表征技术准确量化现代半导体设备时会存在挑战。
5.本领域继续寻求能够克服与常规半导体设备相关联的挑战的改进的半导体设备和表征技术。


技术实现要素：

6.本公开涉及半导体设备，并且具体地涉及用于改进的测量的半导体设备和相关方法。公开了用于半导体设备的接触结构，其提供了对电阻测量的通路，具有对测试相关的电阻的降低的影响，从而提高测试准确性，特别是对于具有低导通电阻额定值的半导体设备。半导体设备可以包括有源区域和沿着有源区域的周边布置的无源区域。半导体设备可以布置有顶侧触件以提供用于电阻测量的通路，例如开尔文(kelvin)感测电阻测量。公开了涉及从半导体设备的顶侧执行电阻测量的相关方法，即使当半导体设备的有源区域形成垂直接触结构时也是如此。
7.一方面，一种半导体设备包括：漂移区域，包括有源区域和无源区域，其中无源区域沿着有源区域的周边布置；第一触件，在漂移区域的第一侧上；以及第二触件，在漂移区域的与漂移区域的第一侧相对的第二侧上，其中第二触件沿着无源区域布置。第二触件可以在漂移区域的第二侧形成开尔文感测触件。半导体设备还可以包括在漂移区域的第二侧上的钝化层，其中通过形成在钝化层中的开口可抵达第二触件。在某些实施例中，无源区域包括在漂移区域的有源区域与外围边缘之间的边缘端接区域，并且第二触件布置在漂移区
域的位于漂移区域的边缘端接区域与外围边缘之间的一部分上。在某些实施例中，漂移区域包括与漂移区域的掺杂类型相同且掺杂浓度高于漂移区域的掺杂浓度的表面耗尽保护区域；边缘端接区域布置在有源区域与表面耗尽保护区域之间；并且第二触件位于表面耗尽保护区域上。在某些实施例中，漂移区域包括碳化硅(sic)。在某些实施例中，有源区域包括sic金属氧化物半导体场效应晶体管(mosfet)。在某些实施例中，第一触件是漂移区域的第一侧上的第一漏极触件，并且第二触件是漂移区域的第二侧上的第二漏极触件。第二触件可以布置在漂移区域的第一表面和漂移区域的侧壁上。半导体设备还可以包括基板，其中第一触件布置在基板的第一侧上，并且第二触件进一步布置在基板的在漂移区域的外围边缘的外部的一部分上，或者第二触件进一步布置在第一触件的在基板的外围边缘的外部的一部分上。在某些实施例中，边缘端接区域在有源区域周围形成具有弯曲拐角的环；并且第二触件设置在边缘端接区域的弯曲拐角之一与半导体设备的外围拐角之间。半导体设备还可以包括附加的第二触件，其布置在边缘端接区域的其它弯曲拐角与半导体设备的其它外围拐角之间。在某些实施例中，半导体设备的外围拐角形成半导体设备的矩形形状的部分。在某些实施例中，半导体设备的外围拐角形成半导体设备的六边形形状的部分。在某些实施例中，半导体设备还包括布置在漂移区域与第一触件之间的基板。在某些实施例中，半导体设备包括布置在无源区域中的表面耗尽区域。
8.另一方面，一种提供开尔文感测测量的方法包括：将半导体设备的第一侧安装并电连接到导电支撑结构；以及从半导体设备的与第一侧相对的第二侧测量开尔文感测电压。在某些实施例中，测量开尔文感测电压包括：从连接到半导体设备的第二侧的第一端子和连接到导电支撑结构的第二端子向半导体设备提供电流；以及测量都连接到半导体设备的第二侧的第一感测端子和第二感测端子处的开尔文感测电压。在某些实施例中，半导体设备是mosfet；第一端子和第一感测端子连接到mosfet的源极触件；第二端子连接到mosfet的第一漏极触件；并且第二感测端子连接到mosfet的第二漏极触件。在某些实施例中，mosfet包括有源区域和沿着有源区域的周边布置的无源区域，并且第二漏极触件设置在无源区域上。在某些实施例中，无源区域包括边缘端接区域，并且第二漏极触件在无源区域的位于边缘端接区域与半导体设备的外围边缘之间的部分上。
9.另一方面，一种方法包括：提供半导体设备，该半导体设备包括具有有源区域和无源区域的漂移区域；将半导体设备的第一侧安装到支撑结构；以及利用触件测量半导体设备的特性，该触件布置在半导体设备的与第一侧相对的第二侧上，其中该触件布置在无源区域上。在某些实施例中，测量半导体设备的特性包括：从由半导体设备的第二侧连接到有源区域的第一端子和由半导体设备的第一侧连接到有源区域的第二端子向半导体设备提供电流；以及测量连接到有源区域的第一感测端子和连接到触件的第二感测端子处的电压。在某些实施例中，半导体设备是金属氧化物半导体场效应晶体管(mosfet)；第一端子和第一感测端子连接到mosfet的源极触件；第二端子连接到mosfet的第一漏极触件；并且触件是mosfet的第二漏极触件。在某些实施例中，特性是半导体设备的电阻。在某些实施例中，触件是开尔文感测触件。
10.在另一方面，任何前述方面单独地或一起，和/或如本文所述的各种单独方面和特征，可以组合以获得附加的优点。除非本文有相反指示，否则本文公开的各种特征和要素中的任何一个都可以与一个或多个其它公开的特征和元素组合。
11.在结合附图阅读以下对优选实施例的详细描述之后，本领域技术人员将理解本公开的范围并实现其附加方面。
附图说明
12.结合在本说明书中并构成本公开的一部分的附图图示了本公开的几个方面，并且与描述一起用于解释本公开的原理。
13.图1是根据本公开的示例性半导体设备的顶视图图示。
14.图2是被配置用于开尔文感测测量的示例性半导体设备的横截面图。
15.图3是具有垂直接触结构的半导体设备的横截面图，该半导体设备还包括布置在设备顶侧上的第二漏极触件以用于改进的开尔文感测测量。
16.图4是类似于图3的半导体设备的半导体设备的横截面图，并且其中第二漏极触件的至少一部分布置在沟道停止区域的外部以提供与半导体设备的基板的电连接。
17.图5是类似于图4的半导体设备的半导体设备的横截面图，并且其中第二漏极触件的至少一部分被布置为通过基板提供与第一漏极触件的电连接。
18.图6a是根据本公开的原理的具有改进的开尔文感测结构的半导体设备的顶部布局视图。
19.图6b是图6a的半导体设备的拐角的放大图。
20.图7是根据本公开的原理的具有改进的开尔文感测结构的另一个半导体设备的顶部布局视图。
21.图8是形成非矩形形状并且还包括根据本公开的原理的改进的开尔文感测结构的半导体设备的顶部布局视图。
具体实施方式
22.下面阐述的实施例表示使本领域技术人员能够实践实施例所必需的信息并且说明实践实施例的最佳方式。在参考附图阅读以下描述后，本领域技术人员将理解本公开的概念并且将认识到这些概念未在本文中具体说明的应用。应当理解的是，这些概念和应用落在本公开和所附权利要求的范围内。
23.将理解的是，虽然术语第一、第二等可以在本文中用于描述各种元素，但这些元素不应当受这些术语限制。这些术语仅用于将一个元素与另一个元素区分开来。例如，在不脱离本公开的范围的情况下，第一元素可以被称为第二元素，并且类似地，第二元素可以被称为第一元素。如本文所使用的，术语“和/或”包括相关联列出的项目中的一个或多个的任何和所有组合。
24.应该理解的是，当诸如层、区域或基板之类的元件被称为“在另一个元件上”或“延伸到另一个元件上”时，它可以直接在另一个元件上或直接延伸到另一个元件上或者也可以存在居间元件。相反，当元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在居间元件。同样，应该理解的是，当诸如层、区域或基板之类的元件被称为“在另一个元件之上”或“在另一个元件之上延伸”时，它可以直接在另一个元件之上或直接延伸到另一个元件之上或者也可以存在居间元件。相反，当元件被称为“直接在另一个元件之上”或“直接在另一个元件之上延伸”时，不存在居间元件。还应该理解的是，当元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在居间元件。
25.本文可使用诸如“下方”或“上方”或“上”或“下”或“水平”或“垂直”之类的相关术语来描述一个元件、层或区域与另一个元件、层或区域的关系，如图所示。应该理解的是，这些术语和上面讨论的那些术语旨在涵盖除图中描绘的朝向之外的设备的不同朝向。
26.本文使用的术语仅用于描述特定实施例的目的并且不旨在限制本公开。如本文所使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文清楚地另有说明。还应该理解的是，术语“包括”和/或“包含”在本文中使用时指定所陈述的特征、整数、步骤、操作、元素和/或组件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元素、组件和/或其组的存在或添加。
27.除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本公开所属领域的普通技术人员普遍理解的相同含义。还应该理解的是，本文使用的术语应当被解释为具有与它们在本说明书和相关技术的上下文中的含义一致的含义并且不会以理想化或过于正式的意义进行解释，除非本文明确地这样定义。
28.本文参考本公开的实施例的示意图来描述实施例。因此，层和元件的实际维度可以不同，并且由于例如制造技术和/或公差而导致与图示的形状的变化是预期的。例如，被图示或描述为正方形或矩形的区域可以具有圆形或弯曲的特征，并且被示为直线的区域可以具有一些不规则性。因此，图中所示的区域是示意性的并且它们的形状不旨在说明设备的区域的精确形状并且不旨在限制本公开的范围。此外，为了说明的目的，结构或区域的尺寸可以相对于其它结构或区域被放大，因此，提供这些结构或区域以图示本主题的一般结构，并且可以或可以不按比例绘制。附图之间的共用元件在本文中可以用共用元件编号示出并且随后可能不再重新描述。
29.本公开涉及半导体设备，并且具体地涉及用于改进的测量的半导体设备和相关方法。公开了用于半导体设备的接触结构，其提供了对电阻测量的通路，具有对测试相关的电阻的降低的影响，从而提高测试准确性，特别是对于具有低导通电阻额定值的半导体设备。半导体设备可以包括有源区域和沿着有源区域的周边布置的无源区域。半导体设备可以布置有顶侧触件以提供用于电阻测量的通路，例如开尔文感测电阻测量。公开了涉及从半导体设备的顶侧执行电阻测量的相关方法，即使当半导体设备的有源区域形成垂直接触结构时也是如此。
30.图1是根据本公开的示例性半导体设备10的顶视图图示。半导体设备10包括有源区域12和围绕半导体设备10周边包围有源区域12的边缘端接区域14。取决于特定应用，有源区域12可以包括形成于其中的一个或多个功率半导体开关设备或单元，诸如一个或多个金属氧化物半导体场效应晶体管(mosfet)、金属绝缘体场效应晶体管(misfet)和绝缘栅双极晶体管(igbt)等。半导体设备10可以体现为宽带隙半导体设备，例如基于碳化硅(sic)的设备，以及更进一步的基于4h-sic的设备。边缘端接区域14降低了半导体设备10的边缘处的电场的集中，以提高其性能。例如，边缘端接区域14可以增加半导体设备10的击穿电压，可以随时间降低半导体设备10的泄漏电流等，如下面详细讨论的。举例来说，边缘端接区域14可以包括一个或多个保护环、结端接扩展部(jte)及其组合。在某些方面，边缘端接区域14可以形成半导体设备14的无源区域的至少一部分。
31.功率半导体开关设备的设计的进步导致设备具有较低的导通电阻额定值，从而在更紧凑的设备布局中提供降低的功率损耗和降低的热量生成。举例来说，具有低导通电阻额定值的sic mosfet和sic misfets正在被不断开发，以推动电池供电的电动汽车技术的进步，以及其它应用。在sic mosfet的示例中，在25℃时低导通电阻额定值低于20毫欧(20mω)、或低于15mω、或低于10mω、或在1mω至20mω范围内或具有甚至更低导通电阻额定值的设备正在开发中。常规的设备表征技术可能不适合准确测量导通电阻额定值如此低的设备。例如，在低导通电阻设备的表征期间，通常将设备晶片安装到导电卡盘上进行测试，并且由通向设备和卡盘的电缆和/或探针提供的电阻可以提供不成比例的总测得电阻的量。为了适应这种测试电压降并提供更准确的导通电阻测量，通常使用开尔文感测技术。对于开尔文检测，连接到mosfet的源极和漏极的驱动端子的第一集合被用于提供正向电流，而也连接到源极和漏极的检测端子的第二集合被提供成收集电压测量。在这种布置中，感测端子的第二集合通常具有很少或没有电流流以最小化测试电压降。即使采用常规的开尔文感测测量技术，也并非所有的测试电阻和对应的电压降都可以完全减轻，因此使得对低导通电阻设备的准确表征具有挑战性。
32.图2是被配置用于开尔文感测测量的示例性半导体设备16的横截面图。举例来说，图2中的半导体设备16是具有垂直接触结构的平面mosfet；但是，本公开的原理适用于其它半导体开关设备，包括沟槽mosfet、misfet和igbt等。半导体设备16包括基板18和基板18上的漂移区域20。漂移区域20可以体现为宽带隙半导体材料(例如sic)的一个或多个漂移层。在漂移区域20中图示了垂直虚线以从有源区域12描绘出边缘端接区域14。此外，在有源区域12的外部的半导体设备16的部分，包括边缘端接区域14，可以被称为无源区域。在边缘端接区域14中，多个保护环22在漂移区域20中提供。具体而言，保护环22被提供成与漂移区域20的与基板18相对的顶表面20a相邻或甚至直接相邻。保护环22可以通过离子注入形成，并且当漂移区域20被配置为n型层时，所使用的注入物可以包括铝(al)、硼(b)或任何其它合适的p型掺杂剂。每个保护环22形成边缘端接区域14中的子区域，该子区域具有与漂移区域20的掺杂类型相反的掺杂类型。在本示例中，漂移区域20是n型层而保护环22是p型子区域。但是，本公开的原理同样适用于具有相反极性配置的设备，其中如图2中所示的掺杂类型可以颠倒。为了说明的目的，图示了五个保护环22，但是保护环22的数量可以是五个或更多，或十个或更多，或二十个或更多，或在五至二十的范围内，或在十至二十的范围内，这取决于应用。
33.当漂移区域18支持电压时，电场集中在边缘端接区域14的外部边缘处比在边缘端接区域14的更靠近有源区域12的部分中趋于更高。在某些实施例中，表面耗尽保护区域24或沟道停止也可以在边缘端接区域14的外部边缘处的漂移区域20中提供。表面耗尽保护区域24可以具有与漂移区域20相同的掺杂类型但是具有比漂移区域20的掺杂浓度更高的掺杂浓度。以这种方式，表面耗尽保护区域24可以防止漂移区域20的顶表面20a附近或顶表面20a处的耗尽，以进一步提高半导体设备16的性能。在某些实施例中，表面耗尽保护区域24通过注入提供。钝化层26可以在漂移区域20的与基板18相对的顶表面20a上提供以钝化漂移区域20的顶表面20a。钝化层26可以体现为任何合适材料的一层或多层绝缘材料，例如一层或多层基于氧化物和/或氮化物的介电层。在某些实施例中，钝化层26可以体现为多层结构，其包括场氧化物层、一层或多层金属间介电层和顶部绝缘层中的一个或多个。在某些实
施例中，可以在钝化层26上提供附加的钝化层28，其可以包括具有化学、机械和高温稳定性的材料，例如可以提供抗刮擦涂层的聚酰亚胺。
34.基板18可以具有介于1
×
10
17
cm-3
和1
×
10
20
cm-3
之间的掺杂浓度。在各种实施例中，基板18的掺杂浓度可以在介于1
×
10
17
cm-3
和1
×
10
20
cm-3
之间的任何子范围内提供。例如，基板16的掺杂浓度可以在1
×
10
18
cm-3
和1
×
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20
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之间、1
×
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和1
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和1
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cm-3
之间、1
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10
17
cm-3
和1
×
10
18
cm-3
之间，以及1
×
10
18
cm-3
和1
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10
19
cm-3
之间。
35.漂移区域20可以具有介于1
×
10
14
cm-3
和1
×
10
18
cm-3
之间的掺杂浓度。在各种实施例中，漂移区域18的掺杂浓度可以在介于1
×
10
14
cm-3
和1
×
10
18
cm-3
之间的任何子范围内提供。例如，漂移区域18的掺杂浓度可以在1
×
10
15
cm-3
和1
×
10
18
cm-3
之间、1
×
10
16
cm-3
和1
×
10
18
cm-3
之间、1
×
10
17
cm-3
和1
×
10
18
cm-3
之间、1
×
10
14
cm-3
和1
×
10
17
cm-3
之间、1
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10
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cm-3
和1
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16
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之间、1
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10
14
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和1
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15
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之间、1
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10
15
cm-3
和1
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10
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cm-3
之间、1
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15
cm-3
和1
×
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16
cm-3
之间，以及1
×
10
16
cm-3
和1
×
10
17
cm-3
之间。表面耗尽保护区域24的掺杂浓度可以高于漂移区域20的掺杂浓度。在各种实施例中，表面耗尽保护区域24可以具有漂移区域20的掺杂浓度的两倍至105倍范围内的掺杂浓度。
36.保护环22可以具有介于5
×
10
16
cm-3
和1
×
10
21
cm-3
之间的掺杂浓度。在各种实施例中，保护环22的掺杂浓度可以在介于5
×
10
16
cm-3
和1
×
10
21
cm-3
之间的任何子范围内提供。例如，保护环20的掺杂浓度可以在5
×
10
18
cm-3
和1
×
10
21
cm-3
之间、5
×
10
19
cm-3
和1
×
10
21
cm-3
之间、5
×
10
20
cm-3
和1
×
10
21
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之间、5
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10
16
cm-3
和1
×
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20
cm-3
之间、5
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10
16
cm-3
和1
×
10
19
cm-3
之间，以及5
×
10
16
cm-3
和1
×
10
20
cm-3
之间。
37.如上面所讨论的，有源区域12可以包括一个或多个半导体设备。在图2的示例中，有源区域12包括至少一个mosfet单元30，例如基于sic的mosfet，其中漂移区域20体现为一层或多层sic。mosfet单元30包括基板18和漂移区域20。在漂移区域20中，并且特别地在与基板18相对的漂移区域20的顶表面20a中，提供多个结型注入物32。结型注入物32包括具有与漂移区域20的掺杂类型相反的掺杂类型的第一阱区域32a和具有与漂移区域20的掺杂类型相同的掺杂类型的第二阱区域32b。第一阱区域32a的上部32c可以设有与第一阱区域32a相同的掺杂类型，掺杂浓度等于或高于第一阱区域32a的掺杂浓度。结型场效应晶体管(jfet)区域可以限定在结型注入物32之间。在某些实施例中，jfet区域可以具有与漂移区域20相同的掺杂类型，掺杂浓度等于或高于漂移区域20的掺杂浓度。在与基板18相对的漂移区域20的顶表面20a上的每个结型注入物32上提供源极触件34，使得源极触件34接触第一阱区域32a的一部分和第二阱区域32b的一部分。可以提供源极触件连接器36以与每个源极触件34电连接。在漂移区域20的与基板18相对的顶表面20a和结型注入物32中的每一个的一部分上提供栅极氧化物层38，其可以体现为用于其它半导体设备的其它绝缘材料，使得栅极氧化物层38与第二阱区域32b中的每一个部分重叠。在栅极氧化物层34上提供栅极触件40。在基板18的与漂移区域20相对的表面上提供漏极触件42。在某些实施例中，漏极触件42可以包括多层接触结构，其中漏极触件42的第一层42'提供与基板18的改善的欧姆接触。mosfet单元30可以跨越有源区域12平铺或者以期望的图案与一个或多个其它半导体设备(例如，二极管)平铺以提供期望的功能性。
38.在图2中，半导体设备16被布置用于电阻测量，例如开尔文感测测量。在这方面，半
导体设备16布置在导电支撑结构44(诸如卡盘)上。第一端子46-1电连接到源极触件34(通过图2中的源极触件连接器36)，并且第二端子46-2通过导电支撑结构44电连接到漏极触件42。第一感测端子48-1也连接到源极触件34(通过源极触件连接器36)，并且第二感测端子48-2通过导电支撑结构44电连接到漏极触件42。在测试期间，在栅极触件40处提供信号以接通mosfet单元30，并且通过第一和第二端子46-1、46-2提供通过漏极触件42的电流if。源极触件34处的开尔文感测电压(v
s,kelvin
)由第一感测端子48-1提供，而漏极触件42处的开尔文感测电压(v
d,kelvin
)由第二感测端子48-2提供。以这种方式，mosfet单元30的漏极-源极导通电阻(r
ds(on)
)可以通过等式r
ds(on)
＝(v
d,kelvin-v
s,kelvin
)/if来计算。许多因素会影响此类r
ds(on)
测量的准确性。在源极触件34处，跨越源极金属化的去偏置要求仔细放置探针，以便获得设备电阻的准确读数。在漏极触件42处，可能难以确保仔细放置探针，因为漏极触件42与导电支撑结构44接触。此外，对于晶片级测试，第二感测端子48-2可能仅能够在导电支撑结构44的外围边缘附近进行接触，其可能远离mosfet单元30的位置(例如，在一些布置中》100毫米(mm))。导电支撑结构44也会受到去偏置效应的影响，该效应可以因与导电支撑结构44的接触的质量而变得复杂。这种接触质量可以根据半导体设备16背面的污染或由导电支撑结构44提供以将半导体设备16保持在适当位置的不同真空质量而变化。在这方面，由于增加了与半导体设备16的结构不相关的测量电阻，由第二感测端子48-2提供的v
d,kelvin
测量可能仍然具有显著的偏移量。
39.图3是具有垂直接触结构的半导体设备50的横截面图，其还包括布置在设备顶侧上的第二漏极触件42-2以用于改进的电阻测量，例如开尔文感测测量。半导体设备50类似于图2的半导体设备16，并且还包括在与主漏极触件(或第一漏极触件42-1)所在的半导体设备50的底侧相对的半导体设备50的顶侧上的第二漏极触件42-2。底侧也可以被称为第一漏极触件42-1所在的漂移区域20的第一侧，并且顶侧也可以被称为第二漏极触件42-2所在的漂移区域20的第二侧。在这种布置中，漂移区域20布置在第一漏极触件42-1和第二漏极触件42-2之间，并且第二漏极触件42-2提供在半导体设备50的与源极触件34和栅极接触40相同的一侧上。通过在半导体设备50的顶侧提供第二漏极触件42-2，可以实现开尔文感测测量，其中在第二漏极触件42-2处测量感测到的漏极电压v
d,kelvin
，而无需由导电支撑结构44提供附加的测量电阻。在这方面，可以从垂直结构化的半导体设备50的同一侧(例如，顶侧)执行用于开尔文感测测量的连接，从而提供改进的准确性并减少不必要的产出损失。
40.第二漏极触件42-2因此可以形成可从半导体设备50的顶侧抵达的探针衬垫。如图所示，第二漏极触件42-2在边缘端接区域14上提供，或者换句话说，第二漏极触件42-2在半导体设备50的无源区域上提供。第二漏极触件42-2也可以被称为开尔文感测触件。如图所示，第二漏极触件42-2的部分未被钝化层26和附加钝化层28覆盖以提供用于第二感测端子48-2的顶侧抵达。在某些实施例中，第二漏极触件42-2可通过由钝化层26和附加钝化层28中的一个或多个形成的开口抵达。第二漏极触件42-2可以体现为多层接触结构，其中第二漏极触件42-2的第一层42-2'提供与漂移区域20或与漂移区域20的表面耗尽保护区域24的改进的欧姆接触。在某些实施例中，表面耗尽保护区域24可以限定边缘端接区域14的边界，从而在边缘端接区域14与半导体设备50的外围边缘50'和漂移区域20的侧壁20'之间形成沟道停止区域52。在这方面，边缘端接区域14和沟道停止区域52可以共同形成半导体设备50的无源区域。
41.侧壁20'也可以被称为漂移区域20的外围边缘。在这方面，第二漏极触件42-2可以被配置为与漂移区域20的包括沟道停止区域52并且在边缘端接区域14和有源区域12的外部的部分电连接。例如，第二漏极触件42-2可以在边缘端接区域14和半导体设备50的外围边缘之间提供。在此类布置中，可以提供第二漏极触件42-2而不减小边缘端接区域14或有源区域12的面积。
42.如上所述，图3图示了用于测量半导体设备50的一个或多个特性或电特性的方法的各方面。在某些实施例中，特性是可以为半导体设备50提供开尔文感测测量的电阻测量或电压测量。特别地，该方法可以包括将半导体设备50的底侧安装到导电支撑结构44，并且从半导体设备50的顶侧测量开尔文感测电压。在测试期间，在栅极触件40处提供信号以接通mosfet单元30并且将电流if提供给第一漏极触件42-1。电流if通过连接到半导体设备50的顶侧的第一端子46-1和连接到导电支撑结构44的第二端子46-2提供。然后在第一感测端子48-1处测量源极触件34处的开尔文感测电压(v
s,kelvin
)，并且在第二感测端子48-2处测量漏极触件42处的开尔文感测电压(v
d,kelvin
)。以这种方式，用于mosfet单元30的漏极-源极导通电阻(r
ds(on)
)可以通过等式r
ds(on)
＝(v
d,kelvin-v
s,kelvin
)/if来计算。
43.图4是类似于图3的半导体设备50的半导体设备54的横截面图，并且其中第二漏极触件42-2的至少一部分被布置在沟道停止区域52的外部以提供与基板18的电连接。在某些实施例中，漂移区域20的靠近半导体设备54的外围边缘54'的部分可以通过蚀刻工艺去除并且第二漏极触件42-2的部分可以形成在这个被蚀刻的区域中。然后可以共形地提供第二漏极触件42-2(和对应的第一层42-2'，当存在时)，使得第二漏极触件42-2的部分被提供在漂移区域的顶表面20a上、沿着漂移区域20的侧壁20'以及在未被漂移区域20覆盖的基板18的顶表面上或在漂移区域20的外围边缘的外部。以这种方式，第二漏极触件42-2可以设有增加的接触面积。此外，第二漏极触件42-2可以在更靠近第一漏极触件42-1的位置提供与漂移区域20和基板18的电连接。
44.图5是类似于图4的半导体设备54的半导体设备56的横截面图，并且其中第二漏极触件42-2的至少一部分被布置为提供通过基板18到第一漏极触件42-1的电连接。在某些实施例中，还可以蚀刻基板18的部分以提供到第一漏极触件42-1的通路。然后可以共形地提供第二漏极触件42-2(和对应的第一层42-2'，当存在时)，使得第二漏极触件42-2的部分被提供在漂移区域20的顶表面20a上、沿着漂移区域20的侧壁20'以及在未被基板18覆盖的第一漏极触件42-1的顶表面上或在基板18的外围边缘的外部。以这种方式，提供了从第一漏极触件42-1到半导体设备56的顶侧的电路径，该电路径不包括基板18或漂移区域20。
45.图6a是根据本公开的原理的具有改进的开尔文感测结构的半导体设备58的顶部布局视图。半导体设备58可以被配置为分别类似于图3、4和5的任何半导体设备50、54和56。在顶部布局视图中，栅极触件衬垫60和多个源极触件衬垫62提供在有源区域12中。栅极触件衬垫60可以包括一个或多个栅极接触扩展部60'或总线，其被布置为将栅极信号从栅极触件60提供到有源区域12的其它部分。栅极触件衬垫60电耦合到栅极触件(例如，如图3中所示的40)。源极触件衬垫62可以在有源区域12的其它部分之上提供，包括在可以包括钝化的某些部分之上。源极触件衬垫62电耦合到源极触件(例如，如图3中所示的34)和/或任何源极触件连接器(例如，如图3中所示的36)。在某些布置中，源极触件衬垫62可以体现为图3的源极触件连接器36。
46.如图6a中所示，一个或多个第二漏极触件42-2可以在边缘端接区域14的外部的半导体设备58的拐角附近提供。有源区域12可以占据整个设备面积的大部分，而边缘端接区域14可以形成具有围绕有源区域14的弯曲拐角的环。通过将第二漏极触件42-2布置在边缘端接区域14的外部，第二漏极触件42-2的存在不会从有源区域12或边缘端接区域14占用面积。在图6a中，第二漏极触件42-2中的四个在位于边缘端接区域14的弯曲拐角和半导体设备58的外围拐角之间的区域中的正方形或矩形半导体设备58的每个拐角处提供。这可以有利地为第二漏极触件42-2提供冗余，以防一个或多个第二漏极触件42-2在开尔文检测测试期间被探针尖端损坏。此外，在不同位置的多个第二漏极触件42-2可以取决于探针尖端的朝向在开尔文感测测试期间提供更容易的通路。在其它实施例中，少于所有拐角的设备拐角，例如不超过三个拐角，或不超过两个拐角，可以包括第二漏极触件42-2。在更进一步的实施例中，改进的开尔文感测测试可以由单个第二漏极触件42-2提供。图6b是图6a的半导体设备58的拐角的放大图。如图所示，第二漏极触件42-2布置在边缘端接区域14和半导体设备58的外围边缘58'之间的区域中。以这种方式，第二漏极触件42-2可以具有紧凑的尺寸并且沿着半导体设备58的无源部分提供。通过将第二漏极触件42-2定位在设备拐角中，可以在边缘端接区域14的弯曲边界和半导体设备58的方形拐角之间形成额外的表面积。
47.图7是根据本公开的原理的具有改进的开尔文感测结构的另一个半导体设备64的顶部布局视图。半导体设备64类似于图6b的半导体设备58，但包括用于栅极接触衬垫60和源极触件衬垫62的不同布局。如图所示，可以在半导体设备64的每个无源拐角中提供第二漏极触件42-2中的四个。如前所述，在其它布置中第二漏极触件42-2中的一个或多个可以在单个拐角、两个拐角或三个拐角中提供。在进一步的实施例中，第二漏极触件42-2中的一个或多个可以沿着半导体设备64的在拐角之间的外围边缘中的一个或多个提供，而不背离本公开的原理。
48.图8是根据本公开的原理的形成非矩形形状并且还包括改进的开尔文感测结构的半导体设备66的顶部布局视图。举例来说，图8的半导体设备66形成为六边形。在这方面，第二漏极触件42-2中的一个或多个可以沿着半导体设备66的六个顶点或拐角中的一个或多个布置。与其它实施例一样，少于所有顶点的顶点可以包括第二漏极触件42-2，同时仍然为半导体设备66提供改进的开尔文感测能力。
49.虽然本公开的实施例是在示例性mosfet设备结构的上下文中提供的，但本公开的原理适用于其它设备结构，例如沟槽mosfet、misfet和igbt等。这些其它设备结构可以体现为宽带隙半导体设备，例如基于sic的设备，以及更进一步的基于4h-sic的设备。在igbt的情况下，如上所述的源极触件可以体现为igbt的发射极触件，并且上述第一和第二漏极触件可以体现为igbt的第一和第二集电极触件。此外，虽然本公开的某些实施例是在晶片级测量和测试的上下文中提供的，但所公开的原理也适用于任何形状因子的设备的测量和测试，包括从设备晶片切单之后的个体设备。例如，如本文所公开的个体设备可以被适当地配置用于改进的电阻测量，包括开尔文感测测量、用于已知的良好管芯表征、线末端测试，以及任何其它半导体管芯级表征。
50.预期任何前述方面和/或如本文所述的各种单独的方面和特征可被组合以获得附加的优势。如本文公开的各种实施例中的任何一个都可以与一个或多个其它公开的实施例组合，除非在此有相反的指示。
51.本领域技术人员将认识到对本公开的优选实施例的改进和修改。所有此类改进和修改都被认为在本文公开的概念和所附权利要求的范围内。

技术特征：
1.一种半导体设备，包括：漂移区域，包括有源区域和无源区域，其中所述无源区域沿着所述有源区域的周边布置；第一触件，在所述漂移区域的第一侧上；以及第二触件，在与所述漂移区域的所述第一侧相对的所述漂移区域的第二侧上，其中所述第二触件沿着所述无源区域布置。2.如权利要求1所述的半导体设备，其中所述第二触件在所述漂移区域的所述第二侧上形成开尔文感测触件。3.如权利要求1所述的半导体设备，还包括在所述漂移区域的所述第二侧上的钝化层，其中通过形成在所述钝化层中的开口可抵达所述第二触件。4.如权利要求1所述的半导体设备，其中所述无源区域包括在所述漂移区域的所述有源区域与外围边缘之间的边缘端接区域，并且所述第二触件布置在所述漂移区域的位于所述漂移区域的所述边缘端接区域与所述外围边缘之间的一部分上。5.如权利要求4所述的半导体设备，其中：所述漂移区域包括表面耗尽保护区域，所述表面耗尽保护区域具有与所述漂移区域的掺杂类型相同的掺杂类型以及高于所述漂移区域的掺杂浓度的掺杂浓度；所述边缘端接区域布置在所述有源区域与所述表面耗尽保护区域之间；以及所述第二触件位于所述表面耗尽保护区域上。6.如权利要求1所述的半导体设备，其中所述漂移区域包括碳化硅(sic)。7.如权利要求1所述的半导体设备，其中所述有源区域包括碳化硅(sic)金属氧化物半导体场效应晶体管(mosfet)。8.如权利要求7所述的半导体设备，其中所述第一触件是所述漂移区域的所述第一侧上的第一漏极触件，并且所述第二触件是所述漂移区域的所述第二侧上的第二漏极触件。9.如权利要求1所述的半导体设备，其中所述第二触件布置在所述漂移区域的第一表面和所述漂移区域的侧壁上。10.如权利要求9所述的半导体设备，还包括基板，其中所述第一触件布置在所述基板的第一侧上，并且所述第二触件进一步布置在所述基板的在所述漂移区域的外围边缘的外部的一部分上。11.如权利要求9所述的半导体设备，还包括基板，其中所述第一触件布置在所述基板的第一侧上，并且所述第二触件进一步布置在所述第一触件的在所述基板的外围边缘的外部的一部分上。12.如权利要求1所述的半导体设备，其中：所述边缘端接区域在所述有源区域周围形成具有弯曲拐角的环；以及所述第二触件设置在所述边缘端接区域的所述弯曲拐角之一与所述半导体设备的外围拐角之间。13.如权利要求12所述的半导体设备，还包括附加的第二触件，该附加的第二触件布置在所述边缘端接区域的其它弯曲拐角与所述半导体设备的其它外围拐角之间。14.如权利要求12所述的半导体设备，其中所述半导体设备的所述外围拐角形成所述半导体设备的矩形形状的部分。
15.如权利要求12所述的半导体设备，其中所述半导体设备的所述外围拐角形成所述半导体设备的六边形形状的部分。16.如权利要求1所述的半导体设备，还包括布置在所述漂移区域与所述第一触件之间的基板。17.如权利要求1所述的半导体设备，还包括布置在所述无源区域中的表面耗尽区域。18.一种提供开尔文感测测量的方法，该方法包括：将半导体设备的第一侧安装并电连接到导电支撑结构；以及从所述半导体设备的与所述第一侧相对的第二侧测量开尔文感测电压。19.如权利要求18所述的方法，其中测量开尔文感测电压包括：从连接到所述半导体设备的所述第二侧的第一端子和连接到所述导电支撑结构的第二端子向所述半导体设备提供电流；以及测量第一感测端子和第二感测端子处的所述开尔文感测电压，所述第一感测端子和所述第二感测端子都连接到所述半导体设备的所述第二侧。20.如权利要求19所述的方法，其中：所述半导体设备是金属氧化物半导体场效应晶体管mosfet；所述第一端子和所述第一感测端子连接到所述mosfet的源极触件；所述第二端子连接到所述mosfet的第一漏极触件；以及所述第二感测端子连接到所述mosfet的第二漏极触件。21.如权利要求20所述的方法，其中所述mosfet包括有源区域和沿着所述有源区域的周边布置的无源区域，并且所述第二漏极触件设置在所述无源区域上。22.如权利要求21所述的方法，其中所述无源区域包括边缘端接区域，并且所述第二漏极触件在所述无源区域的位于所述边缘端接区域与所述半导体设备的外围边缘之间的一部分上。23.一种方法，包括：提供半导体设备，该半导体设备包括具有有源区域和无源区域的漂移区域；将所述半导体设备的第一侧安装到支撑结构；以及利用触件测量所述半导体设备的特性，该触件布置在所述半导体设备的与所述第一侧相对的第二侧上，其中所述触件布置在所述无源区域上。24.如权利要求23所述的方法，其中测量所述半导体设备的特性包括：从由所述半导体设备的所述第二侧连接到所述有源区域的第一端子和由所述半导体设备的所述第一侧连接到所述有源区域的第二端子向所述半导体设备提供电流；以及测量连接到所述有源区域的第一感测端子和连接到所述触件的第二感测端子处的电压。25.如权利要求24所述的方法，其中：所述半导体设备是金属氧化物半导体场效应晶体管mosfet；所述第一端子和所述第一感测端子连接到所述mosfet的源极触件；所述第二端子连接到所述mosfet的第一漏极触件；以及所述触件是所述mosfet的第二漏极触件。26.如权利要求23所述的方法，其中所述特性是所述半导体设备的电阻。
27.如权利要求23所述的方法，其中所述触件是开尔文感测触件。

技术总结
公开了半导体设备，特别是用于改进的电阻测量的半导体设备和相关方法。公开了用于半导体设备的接触结构，其提供了对电阻测量的通路，具有对测试相关的电阻的降低的影响，从而提高了测试准确性，特别是对于具有低导通电阻额定值的半导体设备。半导体设备可以包括有源区域和沿着有源区域的周边布置的无源区域。半导体设备可以布置有顶侧触件以提供用于电阻测量的通路，例如开尔文感测电阻测量。相关方法包括从半导体设备的顶侧执行电阻测量，即使当半导体设备的有源区域形成垂直接触结构时也是如此。也是如此。也是如此。


技术研发人员：J
受保护的技术使用者：沃孚半导体公司
技术研发日：2021.12.07
技术公布日：2023/9/7