具有多个栅极沟槽的半导体功率装置和形成此装置的方法与流程

具有多个栅极沟槽的半导体功率装置和形成此装置的方法
1.优先权声明
2.本技术要求于2020年11月13日提交的美国专利申请序列no.17/097,617的优先权，该美国专利申请的公开内容通过引用整体并入本文。
技术领域
3.本发明涉及半导体装置，并且更具体而言，涉及功率半导体开关装置。


背景技术：

4.金属绝缘半导体场效应晶体管(“misfet”)是众所周知类型的可以用作开关装置的半导体晶体管。misfet是三端装置，具有栅极、漏极和源极端子以及半导体主体。源极区域和漏极区域形成在半导体主体中，由沟道区域分开，并且栅极电极(可以充当栅极端子或电连接到栅极端子)部署成与沟道区域相邻。可以通过向栅极电极施加偏置电压来接通或关断misfet。当misfet接通时(即，它处于其“导通状态”)，电流通过源极区域与漏极区域之间的misfet的沟道区域传导。当偏置电压从栅极电极移除(或降低到阈值电平以下)时，电流停止通过沟道区域传导。举例来说，n型misfet具有n型源极和漏极区域以及p型沟道。因此，n型misfet具有“n-p-n”设计。当向栅极电极施加足以在电连接n型源极区域和漏极区域的p型沟道区域中产生导电n型反向层的栅极偏置电压时，n型misfet接通，从而允许其间的多数载流子传导。
5.功率misfet的栅极电极通常通过薄栅极电介质层与沟道区域分开。在大多数情况下，栅极电介质层是氧化物层(例如，氧化硅层)。具有氧化物栅极电介质层的misfet被称为金属氧化物半导体场效应晶体管(“mosfet”)。因为氧化物栅极电介质层由于其优越的性质而经常被使用，因此本文的讨论将集中在mosfet上而不是misfet，但是将认识到的是，本文描述的根据本发明的实施例的技术同样适用于具有由氧化物以外的材料形成的栅极电介质层的装置。
6.因为mosfet的栅极电极通过栅极电介质层与沟道区域绝缘，所以要求最小的栅极电流来将mosfet维持在其导通状态或将mosfet在其导通状态与其断开状态之间切换。因为栅极与沟道区域形成电容器，所以在切换期间栅极电流保持小。因此，切换期间只要求最小的充电和放电电流，从而允许更简单的栅极驱动电路系统和更快的切换速度。mosfet可以是独立的装置，或者可以与其它电路装置组合。例如，绝缘栅极双极晶体管(“igbt”)是包括mosfet和双极结型晶体管(“bjt”)两者的半导体装置，它结合了mosfet的高阻抗栅极电极和可以由bjt提供的小导通状态传导损耗。例如，可以将igbt实现为在输入端处包括高电压n沟道mosfet并在输出端处包括bjt的达林顿(darlington)对。bjt的基极电流通过mosfet的沟道供应，从而允许简化的外部驱动电路(因为驱动电路只对mosfet的栅极电极进行充电和放电)。
7.对可以在其“导通”状态下通过大电流并在其反向阻断状态下阻断大电压(例如，数千伏)的高功率半导体开关装置的需求不断增加。为了支持高电流密度并阻断这种高电
压，功率mosfet和igbt通常具有垂直结构，其中源极和漏极位于厚半导体层结构的相对侧，以便阻断更高的电压电平。在非常高功率的应用中，半导体开关装置通常形成在宽带隙半导体材料系统中(在本文中，术语“宽带隙半导体”包括具有至少1.4ev带隙的任何半导体)，诸如例如碳化硅(“sic”)，它具有多个有利的特性，包括例如高电场击穿强度、高热导率、高熔点和高饱和电子漂移速度。相对于使用诸如例如硅之类的其它半导体材料形成的装置，使用碳化硅形成的电子装置可以具有在更高温度、高功率密度、更高速度、更高功率电平和/或在高辐射密度下操作的能力。
8.常规的功率半导体装置通常具有半导体基板，诸如具有第一导电类型的碳化硅基板(例如，n型基板)，其上形成具有第一导电类型(例如，n型)的外延层结构。这个外延层结构(可以包括一个或多个分开的层)的一部分用作功率半导体装置的漂移区域。该装置通常包括“有源区域”，该有源区域包括具有诸如p-n结之类的结的一个或多个功率半导体装置。有源区域可以形成在漂移区域上和/或中。有源区域充当主结，用于在反向偏置方向上阻断电压并在正向偏置方向上提供电流流动。功率半导体装置还可以在与有源区域相邻的终端区域中具有边缘终端。一个或多个功率半导体装置可以形成在基板上，并且每个功率半导体装置通常将具有其自己的边缘终端。在基板被完全处理之后，结果所得结构可以被切割以分开单独的边缘终端的功率半导体装置。功率半导体装置可以具有单位单元结构，其中每个功率半导体装置的有源区域包括多个单独的“单位单元”装置，这些单位单元装置彼此平行部署并且一起用作单个功率半导体装置。
9.功率半导体装置被设计为阻断(在正向或反向阻断状态下)大电压和/或电流或使其通过(在正向操作状态下)。例如，在阻断状态下，功率半导体装置可以被设计为承受数百或数千伏特的电位。但是，随着所施加的电压接近或超过装置被设计为阻断的电压电平，非平凡水平的电流可以开始流过功率半导体装置。这种通常被称为“泄漏电流”的电流可能是非常不期望的。如果电压增加到超过装置的设计电压阻断能力，那么泄漏电流可能开始流动，设计电压阻断能力可以是漂移区域的掺杂和厚度等因素的函数。泄漏电流也可能由于其它原因引起，诸如装置的边缘终端和/或主要结的故障。如果施加到装置的电压增加到超过击穿电压达到临界水平，那么增加的电场可能导致半导体装置内电荷载流子的不可控和不期望的失控生成，从而导致称为雪崩击穿的状况。
10.功率半导体装置也可以开始允许不平凡量的泄漏电流在低于装置的设计击穿电压的电压电平下流动。特别地，泄漏电流可以开始在有源区域的边缘处流动，由于电场拥挤效应，在该处可能出现高电场。为了减少这种电场拥挤(以及由此产生的增加的泄漏电流)，可以提供上面提到的边缘终端，该边缘终端围绕功率半导体装置的有源区域的部分或全部。这些边缘终端可以将电场扩散到更大的区域，从而减少电场拥挤。
11.包括mosfet晶体管的垂直功率半导体装置可以具有标准栅极电极设计，其中晶体管的栅极电极形成在半导体层结构的顶部，或者可替代地，可以具有掩埋在半导体层结构内部的沟槽中的栅极电极。具有掩埋栅极电极的mosfet通常被称为栅极沟槽mosfet。利用标准栅极电极设计，每个单位单元晶体管的沟道区域水平部署在栅极电极下方。相比之下，在栅极沟槽mosfet设计中，沟道是垂直部署的。栅极沟槽mosfet可以提供增强的性能，但通常使用更复杂的制造工艺。


技术实现要素：

12.依据本发明的实施例，提供了半导体装置，该半导体装置具有在栅极沟槽的底表面中结合凹陷的改善的栅极沟槽结构以及与栅极沟槽结构相邻的掺杂阱，以改善装置的阻断和/或导电性能。
13.根据本发明的一些实施例，一种半导体装置包括半导体层结构和形成在半导体层结构中的栅极沟槽中的栅极。栅极沟槽具有底表面，该底表面包括处于第一水平处的第一部分和处于与第一水平不同的第二水平处的第二部分。
14.在一些实施例中，半导体层结构包括基板，并且第二水平比第一水平更接近于基板。
15.在一些实施例中，基板包括碳化硅。
16.在一些实施例中，半导体层结构包括具有第一导电类型的漂移区域、位于漂移区域上的具有第二导电类型的阱区域以及栅极沟槽的底表面的至少一部分下方的具有第二导电类型的深屏蔽图案。
17.在一些实施例中，深屏蔽图案延伸以接触阱区域的至少一部分。
18.在一些实施例中，栅极沟槽还包括在栅极沟槽的侧壁与栅极沟槽的底表面的第一部分之间的第一拐角以及在栅极沟槽的底表面的第一部分与栅极沟槽的底表面的第二部分之间的第二拐角。
19.在一些实施例中，第二拐角的第二曲率半径大于第一拐角的第一曲率半径。
20.在一些实施例中，深屏蔽图案位于第二拐角与漂移区域之间。
21.在一些实施例中，栅极沟槽的底表面还包括处于第三水平处的第三部分，并且栅极沟槽的底表面的第三部分位于栅极沟槽的第二部分的与栅极沟槽的第一部分的相对侧。
22.在一些实施例中，第一水平和第三水平处于大致相同的水平。
23.根据本发明的一些实施例，一种半导体装置包括具有第一导电类型的基板、位于基板上的具有第一导电类型的漂移区域、位于漂移区域上的具有第二导电类型的阱区域以及穿透到阱区域和漂移区域中的栅极沟槽。栅极沟槽具有非线性的底表面，该底表面包括朝着基板延伸的凹陷。
24.在一些实施例中，半导体装置还包括在栅极沟槽的底表面的至少一部分下方的具有第二导电类型的深屏蔽图案。
25.在一些实施例中，深屏蔽图案延伸以接触阱区域的至少一部分。
26.在一些实施例中，深屏蔽图案在栅极沟槽的底表面中的凹陷上延伸。
27.在一些实施例中，栅极沟槽的底表面的第一部分处于第一水平处，并且栅极沟槽的底表面的第二部分处于与第一水平不同的第二水平处。
28.在一些实施例中，栅极沟槽的底表面的第二部分在凹陷内。
29.在一些实施例中，栅极沟槽的底表面还包括处于第三水平处的第三部分，并且栅极沟槽的底表面的第三部分位于栅极沟槽的第二部分的与栅极沟槽的第一部分的相对侧。
30.在一些实施例中，第一水平和第三水平处于大致相同的水平。
31.在一些实施例中，栅极沟槽还包括在栅极沟槽的侧壁与栅极沟槽的底表面的第一部分之间的第一拐角以及在栅极沟槽的底表面的第一部分与凹陷之间的第二拐角。
32.在一些实施例中，凹陷在栅极沟槽的底表面的中心部分内，并且底表面的部分在
凹陷的相对侧。
33.根据本发明的一些实施例，一种形成半导体装置的方法包括提供半导体层结构，将第一栅极沟槽蚀刻到半导体层结构中，将第二栅极沟槽蚀刻到半导体层结构中，以及执行到第二栅极沟槽的底表面中的离子注入。第二栅极沟槽比第一栅极沟槽深，并且第二栅极沟槽的至少一部分连接到第一栅极沟槽。
34.在一些实施例中，在蚀刻第二栅极沟槽之前先在第一栅极沟槽的至少一部分上形成掩模。
35.在一些实施例中，该方法还包括在第一栅极沟槽和第二栅极沟槽上形成栅极绝缘层以及在栅极绝缘层上形成栅极电极。
36.在一些实施例中，在蚀刻第一栅极沟槽之前执行蚀刻第二栅极沟槽。
37.在一些实施例中，在蚀刻第一栅极沟槽之前先在第二栅极沟槽的至少一部分上形成掩模。
38.在一些实施例中，第二栅极沟槽延伸穿过第一栅极沟槽的底表面的中心部分，并且第一栅极沟槽的底表面的部分在第二栅极沟槽的相对侧。
39.在一些实施例中，半导体层结构包括具有第一导电类型的漂移区域，并且该方法还包括处理漂移区域的在第一栅极沟槽与第二栅极沟槽之间的界面处的拐角以增加拐角的曲率半径。
40.在一些实施例中，执行到第二栅极沟槽的底表面中的离子注入包括执行成角度的离子注入。
41.在一些实施例中，半导体层结构包括具有第一导电类型的漂移区域和具有第二导电类型的阱区域，并且执行到第二栅极沟槽的底表面中的离子注入包括执行具有第二导电类型的深屏蔽图案到第二栅极沟槽的侧壁和底表面中的离子注入。
42.在一些实施例中，深屏蔽图案延伸以接触阱区域的至少一部分。
43.根据本发明的一些实施例，一种半导体装置包括具有第一导电类型的基板、位于基板上的具有第一导电类型的漂移区域、位于漂移区域上的具有第二导电类型的阱区域以及穿透到阱区域和漂移区域中的栅极沟槽。栅极沟槽具有包括第一部分和第二部分的底表面，其中第二部分比第一部分更接近于基板。
44.在一些实施例中，半导体装置还包括在栅极沟槽的底表面的第二部分上的具有第二导电类型的深屏蔽图案。
45.在一些实施例中，深屏蔽图案延伸以接触阱区域的至少一部分。
46.在一些实施例中，栅极沟槽的底表面还包括第三部分，并且栅极沟槽的底表面的第三部分位于栅极沟槽的第二部分的与栅极沟槽的第一部分的相对侧。
47.在一些实施例中，栅极沟槽还包括在栅极沟槽的第一侧壁与栅极沟槽的底表面的第一部分之间的第一拐角以及在栅极沟槽的底表面的第一部分与栅极沟槽的第二侧壁之间的第二拐角，其中第二侧壁在栅极沟槽的底表面的第一部分与第二部分之间延伸。
48.在一些实施例中，第二拐角的第二曲率半径大于第一拐角的第一曲率半径。
49.在一些实施例中，半导体装置还包括具有第二导电类型的深屏蔽图案，并且深屏蔽图案位于栅极沟槽的第二拐角与漂移区域之间。
50.在一些实施例中，栅极沟槽的第一拐角的至少一部分直接接触漂移区域，而在第
一拐角的该部分与漂移区域之间没有深屏蔽图案。
51.在一些实施例中，第一侧壁的第一深度与第二侧壁的第二深度的比率在1与10之间。
52.根据一些实施例的其它装置、设备和/或方法在阅读以下附图和详细描述后对于本领域技术人员而言将变得清楚。除了以上实施例的任何和所有组合之外，所有这些附加的实施例都旨在包括在本描述中，在本发明的范围内，并由所附权利要求保护。
附图说明
53.图1a和图1b图示了用于屏蔽mosfet装置的栅极氧化物免受电场拥挤影响的常规机制。
54.图2a和图2b是根据本公开的一些实施例的mosfet装置的示意性截面图。
55.图3a至图3h是图示根据本公开的一些实施例的制造图2a和图2b的功率开关装置的方法的示意性截面图。
56.图4a至图4d是图示根据本公开的一些实施例的制造图2a和图2b的功率开关装置的方法的示意性截面图。
57.图5a和图5b是根据本公开的一些实施例的mosfet装置的示意性截面图。
58.图6a至图6f是图示根据本公开的一些实施例的制造图5a和图5b的功率开关装置的方法的示意性截面图。
59.图7a至图7d是图示根据本公开的一些实施例的制造图5a和图5b的功率开关装置的方法的示意性截面图。
具体实施方式
60.在下面的详细描述中，阐述了许多具体细节以提供对本公开的实施例的透彻理解。但是，本领域的技术人员将理解，可以在没有这些具体细节的情况下实践本公开。在一些情况下，未详细描述众所周知的方法、过程、组件和电路以免混淆本公开。旨在本文公开的所有实施例都可以分开实现或以任何方式和/或组合来组合实现。关于一个实施例描述的方面可以结合到不同的实施例中，但是没有相对于其具体描述。即，所有实施例和/或任何实施例的特征都可以以任何方式和/或组合进行组合。
61.本文描述的实施例提供了改善栅极沟槽半导体装置的性能的装置和用于制造此类装置的方法。本文描述的实施例可以提供在栅极沟槽的底表面中结合凹陷的改善的栅极沟槽结构以及与栅极沟槽结构相邻的掺杂阱，以改善装置的阻断和/或导电性能。
62.sic栅极沟槽mosfet垂直功率装置因其固有的较低特征导通电阻而具有吸引力，这可能导致要求低到中等反向阻断电压电平(例如，650-1200v)的功率开关操作的更高效操作。沟槽mosfet垂直功率装置在导通状态操作期间可能表现出较低的比电阻，因为沟道形成在栅极沟槽的侧壁上，并且沟槽设计减小了装置的整体间距，从而允许提高集成度。而且，已经发现沟槽mosfet的侧壁沟道中的载流子迁移率比平面(例如，横向结构)装置的沟道中的对应的载流子迁移率高2-4倍。这种增加的载流子迁移率也增强了电流密度。但是，sic栅极沟槽mosfet垂直功率装置可能遇到氧化物可靠性问题，因为沟槽的底部边缘处存在尖锐的高电场拐角，随着时间的推移可能击穿栅极氧化物，最终导致装置故障。图1a和图
1b图示了用于屏蔽mosfet装置的栅极氧化物免受电场拥挤影响的常规机制。
63.图1a是第一宽带隙功率mosfet 100a的示意性截面图。
64.mosfet 100a结合底部栅极p+屏蔽。如图1a中所示，功率
65.mosfet 100a包括重掺杂(n
+
)n型碳化硅基板110。轻掺杂(n-)碳化硅漂移区域120设置在基板110上。在n型漂移区域120的上表面上形成中度掺杂的p型碳化硅阱区域170。中度掺杂的p型碳化硅阱区域170例如可以通过外延生长形成。这种中度掺杂的p型碳化硅阱区域170可以为装置100a提供p阱172。晶体管沟道178可以形成在p阱172中，如下面将讨论的。可以在p型碳化硅阱区域170的上部区域中形成重掺杂的n
+
碳化硅源极区域160。重掺杂的n
+
碳化硅源极区域160例如可以通过离子注入形成。
66.基板110、漂移区域120、中度掺杂的p型阱区域170和重掺杂的n
+
碳化硅源极区域160，连同形成在其中的各种区域/图案，构成mosfet 100a的半导体层结构106。
67.栅极沟槽180形成在半导体层结构106中。栅极沟槽180可以延伸穿过重掺杂的n
+
碳化硅源极区域160和中度掺杂的p型阱区域170并进入到漂移区域120中。栅极绝缘层186可以形成在每个栅极沟槽180的底表面和侧壁上。栅极电极184可以形成在每个栅极绝缘层186上以填充相应的栅极沟槽180。在与栅极绝缘层186相邻的p阱172中设置垂直沟道区域178。
68.源极接触件162可以形成在重掺杂的n型源极区域160上。布线层165可以连接各种源极接触件162。漏极接触件164可以形成在基板110的下表面上。栅极接触件(未示出)可以形成在栅极电极184上。
69.如果通常被实现为氧化硅层的栅极绝缘层186经受过高的电场，那么栅极绝缘层186可能随着时间的推移而降级并最终无法将栅极电极184与半导体层结构绝缘，这可能导致装置故障。栅极绝缘层186的拐角(例如，栅极绝缘层186从垂直表面过渡到横向表面的区域)特别容易受到此类高电场的影响。为了改善栅极绝缘层186的可靠性，功率mosfet 100a包括在栅极沟槽180下方的深屏蔽图案140。深屏蔽图案140可以是通过离子注入在n型漂移区域120的上表面中形成的重掺杂(p
+
)碳化硅图案。
70.深屏蔽图案140可以用于在反向阻断操作期间保护栅极绝缘层186的拐角免受高电场的影响。深屏蔽图案140可以为栅极绝缘层186提供屏蔽，并且可以提供由于利用两个侧壁面进行电流传导而产生的附加的装置性能。
71.但是，为了阻断电场，深屏蔽图案140应当电连接到p阱172。在图1a的mosfet 100a中，这个电连接通常在截面视图之外提供，并且可能要求大量额外的处理步骤。而且，在形成图1a的装置时，可能难以在深屏蔽图案140的形成期间保护栅极沟槽180的侧壁，这是由于从栅极沟槽180的底表面弹回并注入到侧壁中的p型离子的横向“分散”。结果，栅极沟槽180的侧壁可能由于离子注入而被损坏。此外，由于n型漂移区域120的形成栅极沟槽180的下侧壁的部分仅轻掺杂，并且p型深屏蔽图案重掺杂，因此，如果足够大量的p型离子被注入到栅极沟槽180的下侧壁中，那么沟道178下方的n型区域可能被转换成p型材料。如果发生这种情况，那么装置100a可能无法操作。
72.图1b是第二宽带隙功率mosfet 100b的示意性截面图。mosfet 100b结合了不对称p
+
屏蔽。在图1b中，为简洁起见，将不再重复对与关于图1a描述的结构类似的结构的描述。如图1b中所示，功率mosfet 100b沿着每个栅极沟槽180的一个侧壁结合了p阱172与深屏蔽
图案140之间的电连接。例如，mosfet 100b的p型材料可以从栅极沟槽180下面的深屏蔽图案140连续延伸，沿着栅极沟槽180的一个侧壁，并到达p阱172。p阱172与深屏蔽图案140之间的电连接可以为栅极沟槽180的右侧拐角提供稳健的保护。但是，如在图1b中可以看到的，深屏蔽图案140和/或p阱172覆盖栅极沟槽180的一侧，这从栅极沟槽180的该侧移除了沟道。结果，在图1b中所示的实施例中，只有一个沟道178(图1b中栅极沟槽180的左侧)在装置的导通状态操作期间可以是可用的。
73.本公开提供了表示相对于关于图1a和图1b描述的技术的改善的实施例。本公开提供了一种具有结合双沟槽的栅极沟槽的半导体装置，其可以在栅极沟槽的底部处提供凹陷。双沟槽的使用允许更精细地控制深屏蔽图案的放置，并在反向阻断操作期间增加对装置的保护。
74.图2a和图2b是根据本公开的一些实施例的mosfet装置200a、200b的示意性截面图。参考图2a，功率mosfet 200a可以包括n型宽带隙半导体基板110。基板110可以包括例如4h-sic或6h-sic基板。在其它实施例中，基板110可以是或包括不同的半导体材料(例如，基于iii族氮化物的材料、si、gaas、zno、inp)或非半导体材料(例如，蓝宝石)。基板110可以重掺杂有n型杂质(即，n
+
碳化硅基板)。杂质可以包括例如氮或磷。基板110的掺杂浓度可以例如在1x10
18
原子/cm3与1x10
21
原子/cm3之间，但是可以使用其它掺杂浓度。在一些实施例中，基板可以相对厚(例如，20-100微米或更多)，但在图2a和图2b(以及其它图)中被示为薄层以允许扩大装置的其它层和区域。
75.可以在基板110上设置轻掺杂的n型(n-)漂移区域120(例如，碳化硅)。n型漂移区域120可以例如通过外延生长在基板110上形成。n型漂移区域120可以具有例如1x10
16
至5x10
17
掺杂物/cm3的掺杂浓度。n型漂移区域120可以是厚区域，在基板110上方具有例如3-100微米的垂直高度。在一些实施例中，n型漂移区域120的上部可以包括比n型漂移区域120的下部掺杂更重的n型电流散布层(未示出)。
76.可以在n型漂移区域120的上表面上形成中度掺杂的p型阱区域170(例如，碳化硅)。可以例如通过外延生长形成中度掺杂的p型阱区域170。这个中度掺杂的p型阱区域170可以为装置200a提供p阱272。在一些实施例中，p阱272可以具有例如5x10
16
/cm3与5x10
19
/cm3之间的掺杂浓度。晶体管沟道278可以形成在p阱272中，如下面将讨论的。
77.重掺杂的n
+
源极区域160(例如，碳化硅)可以形成在p型阱区域170的上部区域中。重掺杂的n
+
源极区域160例如可以通过离子注入形成。
78.基板110、漂移区域120、中度掺杂的p型阱区域170和重掺杂的n
+
源极区域160，连同形成在其中的各种区域/图案，构成mosfet 200a的半导体层结构206。在本文中，术语“半导体层结构”是指包括一个或多个半导体层、例如半导体基板和/或半导体外延层的结构。
79.栅极沟槽280可以形成在半导体层结构206中。栅极沟槽280可以延伸穿过重掺杂的n
+
源极区域160和中度掺杂的p型阱区域170并进入到漂移区域120中。栅极沟槽280可以包括第一沟槽281(也称为第一栅极沟槽)和第二沟槽282(也称为第二栅极沟槽)。第一沟槽281的深度可以比第二沟槽282浅。在一些实施例中，第二沟槽282连接到第一沟槽281。例如，在一些实施例中，第二沟槽282的侧壁可以连接到第一沟槽281的底部或侧壁。在一些实施例中，第二沟槽282可以位于第一沟槽281的一侧。在图2a中，第二沟槽282位于第一沟槽281的右侧，但将理解的是，本公开不限于此。
80.第一沟槽281和第二沟槽282的配置可以产生具有非线性的底表面287的栅极沟槽。底表面287可以具有在第一水平处的第一部分287a和在与第一水平不同的第二水平处的第二部分287b。在一些实施例中，第二部分287b的第二水平可以比第一部分287a的第一水平更深(例如，更接近于基板110)。在一些实施例中，第一沟槽281的第一水平与第二沟槽282的第二水平之间的差异可以是0.1-40μm。在一些实施例中，第一沟槽281的第一水平与第二沟槽282的第二水平之间的差异可以是0.5-20μm。在一些实施例中，第一沟槽281的第一水平与第二沟槽282的第二水平之间的差异可以是1-10μm。第一部分287a和第二部分287b都可以是相对平坦的。结果，栅极沟槽280可以具有多于两个底部拐角。
81.底表面287的第一部分287a可以与第一沟槽281的底表面对应，并且底表面287的第二部分287b可以与第二沟槽282的底表面对应。底表面287的第一部分287a的第一水平可以距p阱272的底部第一距离d1。换句话说，底表面287的第一部分287a可以比p阱272更远地延伸到漂移区域120中第一距离d1。距离d1可以取决于装置的单位单元的间距。在一些实施例中，距离d1可以从大于0.1μm至5μm，但本公开不限于此。底表面287的第一和第二水平可以在栅极沟槽280的底表面287内形成朝着基板110突出的凹陷。
82.可以在栅极沟槽280的底表面287上形成深屏蔽图案240。深屏蔽图案240可以是通过离子注入在n型漂移区域120的上表面中形成的重掺杂(p
+
)图案(例如，碳化硅)。在一些实施例中，深屏蔽图案240可以具有例如介于1x10
17
/cm3与1x10
21
/cm3之间的掺杂浓度。在一些实施例中，深屏蔽图案240可以在栅极沟槽280的底表面287的第一部分287a和/或第二部分287b上。在一些实施例中，深屏蔽图案240可以沿着第二沟槽282的整个底表面287b延伸。在一些实施例中，深屏蔽图案240可以在第二沟槽282的底表面287b和侧壁与漂移区域120之间。在一些实施例中，深屏蔽图案240可以不是覆盖第一沟槽281的所有侧壁或底表面。即，第一沟槽281的部分可以直接邻接漂移区域120而其上没有深屏蔽图案240的一部分。
83.第一沟槽281和第二沟槽282的使用导致形成第一栅极沟槽281的两个拐角290a、290b。第一拐角290a可以是第一沟槽281的底表面(例如，第一部分287a)与第一沟槽281的侧壁之间的拐角。第二拐角290b可以是第一沟槽281的底表面(例如，第一部分287a)与第二沟槽282的侧壁之间的拐角。在一些实施例中，第二拐角290b的曲率半径可以大于第一拐角290a的曲率半径。在一些实施例中，第一拐角290a的至少一部分可以邻接漂移区域120而其上没有深屏蔽图案240的一部分。在一些实施例中，深屏蔽图案240可以在第二拐角290b上，并且在一些实施例中覆盖第二拐角290b。
84.深屏蔽图案240可以沿着第二沟槽282的侧壁延伸，以物理和/或电连接p阱272。深屏蔽图案240与p阱272之间的连接可以为栅极沟槽280的一个侧壁提供改善的保护。栅极沟槽280的相对侧壁可以形成用于mosfet 200a的沟道278。与图1b的装置一样，mosfet 200a在操作期间可以具有在栅极沟槽280的一侧传导的一个沟道。但是，与图1b的实施例相比，在mosfet 200a中使用第一和第二沟槽281、282可以允许对栅极沟槽280的第一拐角290a的改善的保护。在mosfet 200a中，深屏蔽图案240形成得比相关装置(诸如图1b的mosfet 100b)更深(例如，更靠近基板110)。在漂移区域120中具有更深的深屏蔽图案240对第一拐角290a提供更好的保护以免受在反向阻断操作期间在漂移区域120中生成的电场。使用更深的第二沟槽282允许在没有过多注入能量的情况下形成深屏蔽图案240。
85.第一栅极沟槽281和第二栅极沟槽282的形成可以导致形成第一栅极沟槽281的具
有第一深度281s的第一侧壁和第二栅极沟槽282的具有第二深度282s的第二侧壁。第一侧壁281s的第一深度可以是第一栅极沟槽281的侧壁的从半导体层结构206的顶表面延伸到第一拐角290a的部分的深度(例如，在垂直于基板的顶表面的方向上的维度)。第二侧壁282s的第二深度可以是第二栅极沟槽282的侧壁的从第二拐角290b延伸到第二栅极沟槽282的底表面的部分的深度。在一些实施例中，第一侧壁281s与第二侧壁282s的深度比(例如，281s/282s)可以是一或更大。在一些实施例中，第一侧壁281s与第二侧壁282s的深度比可以介于1与20之间。在一些实施例中，第一侧壁281s与第二侧壁282s的深度比可以介于1与10之间。在一些实施例中，第一侧壁281s与第二侧壁282s的深度比可以介于1与5之间。在一些实施例中，第一侧壁281s与第二侧壁282s的深度比可以介于2与10之间。第一侧壁281s的第一深度也可以表示半导体层结构206的顶表面与栅极沟槽280的底表面287的第一部分287a之间的距离。第二侧壁282s的第二深度也可以表示栅极沟槽280的底表面287的第一部分287a与第二部分287b之间的距离。
86.返回去参考图2a，栅极绝缘层286可以形成在包括第一沟槽281和第二沟槽282的栅极沟槽280的底表面和侧壁上。栅极电极284可以形成在栅极绝缘层286上以位于栅极沟槽280内和/或填充它。
87.源极接触件162可以形成在重掺杂的n型源极区域160上。布线层165可以连接各个源极接触件162。漏极接触件164可以形成在基板110的下表面上。栅极接触件(未示出)可以形成在栅极电极284上。
88.虽然图2a图示了与p阱272分开第一距离d1的第一沟槽281，但是将理解的是，本公开不限于此。在一些实施例中，p阱272与第一沟槽281的底表面287a之间的距离可以变化。例如，图2b图示了本公开的mosfet 200b的示例实施例，其中第一沟槽281与p阱272分开第二距离d2，其中第二距离d2小于第一距离d1。在一些实施例中，距离d2可以从0.1μm至小于5μm，但本公开不限于此。为简洁起见，图2b中与图2a中的元件基本上类似的元件将不再描述。
89.参考图2b，可以使第一沟槽281'的深度比图2a中所示的实施例浅。例如，栅极沟槽280的底表面287'的第一部分287a'可以更接近于半导体层结构206的表面形成。结果，底表面287'的第一部分287a'与第二部分287b之间的距离可以增加。较浅的第一沟槽281'可能导致第一拐角290a'和/或第二拐角290b'被放置得更接近于p阱272。图2b的实施例可以导致在反向阻断期间对第一拐角290a'的更好保护，而图2a的实施例可以提供具有更大宽度的jfet区域，使得电流流动相对于图2b的实施例得到改善。
90.仍然参考图2b，第一栅极沟槽281'和第二栅极沟槽282的形成可以导致第一栅极沟槽281'的具有第一深度281s'的第一侧壁和第二栅极沟槽282的具有第二深度282s'的第二侧壁的形成。第一侧壁281s'的第一深度可以是第一栅极沟槽281'的侧壁的从半导体层结构206的顶表面延伸到第一拐角290a'的部分的深度。第二侧壁282s'的第二深度可以是第二栅极沟槽282的侧壁的从第二拐角290b'延伸到第二栅极沟槽282的底表面的部分的深度。在一些实施例中，第一侧壁281s'与第二侧壁282s'的深度比(例如，281s'/282s')可以是一或更小。在一些实施例中，第一侧壁281s'与第二侧壁282s'的深度比可以介于0.1与1之间。在一些实施例中，第一侧壁281s'与第二侧壁282s'的深度比可以介于0.05与1之间。在一些实施例中，第一侧壁281s'与第二侧壁282s'的深度比可以介于0.2与1之间。在一些
实施例中，第一侧壁281s'与第二侧壁282s'的深度比可以介于0.1与0.5之间。第一侧壁281s'的第一深度也可以表示半导体层结构206的顶表面与栅极沟槽280的底表面287'的第一部分287a'之间的距离。第二侧壁282s'的第二深度也可以表示栅极沟槽280的底表面287'的第一部分287a'与第二部分287b之间的距离。
91.图3a至图3h是图示根据本公开的一些实施例的用于制造图2a和图2b的功率开关装置200a、200b的方法的示意性截面图。
92.为简洁起见，将省略图3a至图3h中与图2a和图2b中的元件相同或类似的那些元件的描述。因而，图3a至图3h的描述将集中在与先前描述的图的不同之处。
93.参考图3a，提供基板110，并且经由外延生长在基板110上形成漂移区域120。在一些实施例中，基板110是重掺杂(n
+
)n型碳化硅并且漂移区域120是轻掺杂(n-)碳化硅漂移区域120。在一些实施例中，可以形成包括漂移区域120的上部的n型碳化硅电流散布层。
94.可以在n型漂移区域120的上表面上形成中度掺杂的p型阱区域170(例如，碳化硅)并且可以在p型阱区域170的上部中形成重掺杂(n
+
)n型源极区域160(例如，碳化硅)。在一些实施例中，p型阱区域170可以通过外延生长形成。在一些实施例中，p型阱区域170可以通过离子注入形成。在一些实施例中，p型阱区域170的掺杂浓度可以是不均匀的。例如，在一些实施例中，p型阱区域170的上部可以具有比p型阱区域170的下部更高的掺杂浓度。在一些实施例中，可以使用离子注入在p型阱区域170中形成源极区域160。n型源极区域160、p型阱区域170、漂移区域120和基板110可以形成半导体层结构206。
95.参考图3b，可以在半导体层结构206的上表面上形成第一掩模310。第一掩模310可以具有暴露p型阱区域170的与n型源极区域160相邻的上表面的孔310h。
96.参考图3c，可以通过第一掩模310中的孔310h执行蚀刻工艺。蚀刻工艺可以是移除p型阱区域170和漂移区域120的部分以形成第一沟槽281的各向异性蚀刻。第一沟槽281的底表面287a可以在漂移区域120中的第一水平处形成。蚀刻工艺可以被配置为控制从p型阱区域170的下表面到形成第一沟槽281的底表面287a的深度d。在一些实施例中，深度d可以被配置为类似于图2a中所示的第一深度d1。在一些实施例中，深度d可以被配置为类似于图2b中所示的第二深度d2。即，可以通过控制第一沟槽281的蚀刻的深度d来控制基板110上方的第一拐角290a、290a'(参见图2a和图2b)的高度。
97.参考图3d，可以在半导体层结构206的上表面上和第一沟槽281内形成第二掩模320。第二掩模320可以具有孔320h，该孔320h暴露第一沟槽281的底表面的一部分。第二掩模320可以覆盖第一沟槽281的第一侧壁，同时暴露第一沟槽281的第二侧壁。在一些实施例中，可以在移除第一掩模310之后形成第二掩模320。在一些实施例中，可以通过向第一掩模310添加附加的掩模结构来形成第二掩模320。
98.参考图3e，可以通过第二掩模320中的孔320h执行蚀刻工艺。蚀刻工艺可以是各向异性蚀刻，其移除p型阱区域170和/或漂移区域120的部分以形成第二沟槽282。蚀刻工艺可以被配置为控制形成第二沟槽282的底表面287b处的第二水平。第二沟槽282的底表面287b可以比第一沟槽281的底表面287a的第一水平深。在一些实施例中，第二沟槽282连接到第一沟槽281。例如，在一些实施例中，第二沟槽282的侧壁可以连接到第一沟槽281的底部或侧壁。在一些实施例中，第二沟槽282可以位于第一沟槽281的一侧。在图3e中，第二沟槽282位于第一沟槽281的右侧，但是将理解的是，本公开不限于此。第一沟槽281和第二沟槽282
可以形成栅极沟槽280。
99.参考图3f，可以执行离子注入工艺325以形成p
+
深屏蔽图案240。在一些实施例中，离子注入工艺325可以包括一个或多个成角度的离子注入工艺。在图中，离子注入工艺被示为成角度以注入栅极沟槽280的右侧壁。可以执行附加的“竖直”(即，垂直于基板)离子注入工艺和/或可以可选地执行将离子注入到左侧壁中的附加的成角度的离子注入工艺。注意的是，在一些实施例中，栅极沟槽280的左侧壁可以通过从栅极沟槽280的底表面和右侧壁反射的离子注入，使得成角度的离子注入不一定注入栅极沟槽280的左侧壁。离子注入工艺325可以在第二沟槽282中产生相对深的离子注入。离子注入工艺325可以在第二沟槽282的侧壁的部分和底表面上形成深屏蔽图案240。在一些实施例中，可以在p型阱区域170的部分中注入附加的p型离子。由于第二掩模320，可以保护第一沟槽281的至少一个侧壁免受离子注入。例如，第一沟槽281的与n型源极区域160相邻的侧壁可以不通过离子注入工艺325注入。这可以确保n型漂移区域120的位于栅极沟槽280左侧的p阱272下方的部分未注入p型离子。
100.在一些实施例中，在执行离子注入工艺325之前，可以在第二沟槽282内沉积间隔件(spacer)电介质，诸如例如氧化硅或氮化硅。添加间隔件电介质可以允许调整注入深度并允许更精确地控制注入离子的横向分散。在一些实施例中，离子注入工艺之后可以激活注入的离子。
101.参考图3g，可以移除第二掩模320并且可以在半导体层结构206的上表面上和栅极沟槽280(包括第一沟槽281和第二沟槽282)中形成栅极绝缘层386。栅极绝缘层386可以包括例如二氧化硅(sio2)层，但是也可以使用其它绝缘材料，诸如sio
x
ny、si
x
ny、al2o3和/或高k电介质，诸如氧化铪等。
102.在一些实施例中，在形成栅极绝缘层386之前，可以对形成于第一沟槽281与第二沟槽282之间的界面处的第二拐角290b、290b'(参见图2a和图2b)执行附加处理(例如，蚀刻和/或氧化)。可以执行附加处理以增加第二拐角290b、290b'的曲率半径。通过增加曲率半径(例如，使第二拐角290b、290b'不那么尖锐)，可以更好地保护拐角免受电场拥挤。但是，更改第二拐角290b、290b'的附加处理是可选的。在一些实施例中，在形成第一沟槽281之后蚀刻第二沟槽282可以自然地增加第二拐角290b、290b'的曲率半径。
103.可以在栅极绝缘层386上形成电极层384。电极层384也可以形成在栅极沟槽280(包括第一沟槽281和第二沟槽282)内，并且在一些实施例中填充栅极沟槽280。电极层384可以包括例如硅化物、掺杂多晶硅(poly-si或poly)和/或稳定导体。
104.参考图3h，可以蚀刻电极层384和栅极绝缘层386以形成栅极电极284和栅极绝缘层286。在一些实施例中，栅极电极284和栅极绝缘层286的上表面可以形成为与半导体层结构206的上表面共面，但是本公开的实施例不限于此。在一些实施例中，栅极绝缘层286的至少一部分可以在半导体层结构206的上表面上延伸。在一些实施例中，栅极电极284的上表面的水平可以高于半导体层结构206的上表面的水平。
105.返回去参考图2a和图2b，可以在重掺杂的n型源极区域160上形成源极接触件162。可以形成布线层165以连接源极接触件162中的各个源极接触件。可以在基板110的下表面上形成漏极接触件164。可以在栅极电极284上形成栅极接触件(未示出)。
106.在图3a至图3h中，第一沟槽281在第二沟槽282之前形成，但本公开的实施例不限
于此。在一些实施例中，第二沟槽282可以在第一沟槽281之前形成。
107.图4a至图4d是图示根据本公开的一些实施例的制造图2a和图2b的功率开关装置200a、200b的方法的示意性截面图。为简洁起见，将省略对图4a至图4d中与先前描述的那些图相同或类似的那些元件的描述。因此，图4a至图4d的描述将集中在与先前描述的图的差异。
108.图4a图示了在形成关于图3a描述的半导体层结构206之后的工艺的步骤。参考图4a，可以在半导体层结构206的上表面上形成第一掩模410。第一掩模410可以具有暴露p型阱区域170的上表面的孔410h。在一些实施例中，孔410h暴露p型阱区域170的远离n型源极区域160的上表面。可以通过第一掩模410中的孔410h执行蚀刻工艺。蚀刻工艺可以是移除p型阱区域170和漂移区域120的部分以形成第二沟槽282的各向异性蚀刻。第二沟槽282的底表面287b可以在漂移区域120中的第二水平处形成。
109.参考图4b，可以执行离子注入工艺425以形成p
+
深屏蔽图案240。在一些实施例中，离子注入工艺425可以包括一个或多个成角度的和/或竖直的离子注入工艺，如上面所讨论的。离子注入工艺425可以在第二沟槽282中产生相对深的离子注入。离子注入工艺425可以在第二沟槽282的侧壁的部分和底表面上形成深屏蔽图案240。在一些实施例中，附加的p型离子可以注入到p型阱区域170的部分中。
110.在一些实施例中，在执行离子注入工艺425之前，可以在第二沟槽282内沉积诸如例如氧化硅或氮化硅之类的间隔件电介质。添加间隔件电介质可以允许调整注入深度并且允许更精确地控制注入离子的横向分散。
111.参考图4c，可以在半导体层结构206的上表面上和第二沟槽282内形成第二掩模420。第二掩模420可以具有暴露p型阱区域170的与n型源极区域160相邻的上表面的孔420h。在一些实施例中，第二掩模420可以完全填充第二沟槽282。
112.参考图4d，可以通过第二掩模420中的孔420h执行蚀刻工艺。蚀刻工艺可以是移除p型阱区域170和/或漂移区域120的部分以形成第一沟槽281的各向异性蚀刻。蚀刻工艺可以被配置为控制形成第一沟槽281的底表面287a处的水平。第一沟槽281的底表面287a可以在漂移区域120中的第一水平处形成。蚀刻工艺可以被配置为控制从p型阱区域170的下表面到形成第一沟槽281的底表面287a的深度d。在一些实施例中，深度d可以被配置为类似于图2a中所示的第一深度d1。在一些实施例中，深度d可以被配置为类似于图2b中所示的第二深度d2。即，可以通过控制第一沟槽281的蚀刻的深度来控制第一拐角290a、290a'(参见图2a和图2b)的位置。
113.在一些实施例中，第一沟槽281的蚀刻可以移除第二沟槽282的一个侧壁的部分。结果，第二沟槽282的侧壁的可能已经通过离子注入工艺425被注入和/或损坏的部分可以被移除。第二沟槽282的底表面287b可以比第一沟槽281的底表面287a的第一水平深。在一些实施例中，第二沟槽282连接到第一沟槽281。例如，在一些实施例中，第二沟槽282的侧壁可以连接到第一沟槽281的底部或侧壁。在一些实施例中，第二沟槽282可以位于第一沟槽281的一侧。在图4d中，第二沟槽282位于第一沟槽281的右侧，但是将理解的是，本公开不限于此。第一沟槽281和第二沟槽282可以形成栅极沟槽280。
114.返回去参考图4d，可以移除第二掩模420并且可以类似于关于图3g和图3h描述的工艺继续装置的处理，以形成图2a和图2b中所示的mosfet装置200a和200b。在一些实施例
中，深屏蔽图案240的注入的离子的激活可以在离子注入工艺425之后执行。在一些实施例中，激活可以在第一沟槽281的形成之前执行，但是在一些实施例中激活可以在第一沟槽281的形成之后执行。
115.在一些实施例中，在形成栅极绝缘层之前，可以对形成在第一沟槽281与第二沟槽282之间的界面处的第二拐角290b、290b'执行附加处理(例如，蚀刻和/或氧化)。可以执行附加处理以增加第二拐角290b、290b'的曲率半径。通过增加曲率半径(例如，使第二拐角290b、290b'不那么尖锐)，可以更好地保护拐角免受电场拥挤。但是，更改第二拐角290b、290b'的附加处理是可选的。在一些实施例中，在形成第二沟槽282之后蚀刻第一沟槽281可以自然地增加第二拐角290b、290b'的曲率半径。
116.虽然先前的实施例已经描述了具有不对称p
+
屏蔽的mosfet装置，但是本公开不限于此。在一些实施例中，改善的栅极沟槽mosfet装置可以包括其中在栅极沟槽的两侧设置沟道的配置。图5a和图5b是根据本公开的一些实施例的mosfet装置500a、500b的示意性截面图。图5a和图5b包括对与本文关于图2a和图2b所讨论的那些元件相同或类似的元件的引用。因此，图5a和图5b的描述将集中在mosfet装置500a、500b与mosfet装置200a、200b之间的差异。
117.参考图5a，功率mosfet 500a可以包括高掺杂的n型(n
+
)宽带隙半导体基板110(例如，碳化硅)。可以在基板110上设置轻掺杂的n型(n-)漂移区域120(例如，碳化硅)。在一些实施例中，n型漂移区域120的上部可以包括比n型漂移区域120的下部掺杂更重的n型电流散布层(未示出)。中度掺杂的p型阱区域170(例如，碳化硅)可以形成在n型漂移区域120的上表面上。这个中度掺杂的p型阱区域170可以为mosfet装置500a提供p阱572。重掺杂的n
+
源极区域160(例如，碳化硅)可以形成在p型阱区域170的上部区域中。基板110、漂移区域120、中度掺杂的p型阱区域170和重掺杂的n
+
源极区域160，连同形成于其中的各种区域/图案一起，构成mosfet 500a的半导体层结构506。
118.栅极沟槽580可以形成在半导体层结构506中。栅极沟槽580可以延伸穿过重掺杂的n
+
源极区域160和中度掺杂的p型阱区域170并进入到漂移区域120中。栅极沟槽580可以包括第一沟槽581和第二沟槽582。第一沟槽581的深度可以比第二沟槽582浅。在一些实施例中，第二沟槽582连接到第一沟槽581。例如，在一些实施例中，第二沟槽582的两个侧壁可以连接到第一沟槽581的底部。在一些实施例中，第二沟槽582可以位于第一沟槽581的中心部分处。例如，第二沟槽582可以提供从第一沟槽581的底部延伸的凹陷。
119.第一沟槽581和第二沟槽582的配置可以产生具有非线性的底表面587的栅极沟槽580。底表面587可以具有处于第一水平处的第一部分587a、处于第二水平处的第二部分587b以及处于第三水平处的第三部分587c。在一些实施例中，第一水平和第三水平可以是同一水平。在一些实施例中，第二水平与第一水平和第三水平不同。底表面587的第一部分587a和第三部分587c可以与第一沟槽581的底表面对应。底表面587的第二部分587b可以与第二沟槽582的底表面对应。在一些实施例中，第二部分587b的第二水平可以比第一部分587a的第一水平和第三部分587c的第三水平更深(例如，更接近于基板110)。底表面587的第一部分587a的第一水平和第三部分587c的第三水平可以距p阱572的底部第三距离d3。换句话说，第一部分587a的第一水平以及第三部分587c的第三水平可以比p阱572更远地延伸到漂移区域120中第三距离d3。底表面587的第一、第二和第三水平可以导致栅极沟槽580的
底表面587内朝着基板110突出的凹陷。栅极沟槽580的凹陷可以从栅极沟槽580的中心部分延伸。因此，底表面587可以具有中心部分(例如，部分587b)，该中心部分比边缘部分(例如，部分587a和587c)更深地延伸到漂移区域120中。
120.可以在栅极沟槽580的底表面587上形成深屏蔽图案540。深屏蔽图案540可以是通过离子注入在n型漂移区域120的上表面中形成的重掺杂(p
+
)(例如，碳化硅)图案。在一些实施例中，深屏蔽图案540可以具有例如在1x10
17
/cm3与1x10
21
/cm3之间的掺杂浓度。在一些实施例中，深屏蔽图案540可以在栅极沟槽580的底表面587的第一部分587a、第二部分587b和/或第三部分587c上。在一些实施例中，深屏蔽图案540可以基本上沿着第二沟槽582的整个底表面延伸。在一些实施例中，深屏蔽图案540可以在第二沟槽582的底部和侧壁与漂移区域120之间。在一些实施例中，深屏蔽图案540可以不是覆盖第一沟槽581的所有侧壁或底表面。即，第一沟槽581的部分可以直接邻接漂移区域120而其上没有深屏蔽图案540的一部分。
121.第一沟槽581和第二沟槽582的使用导致栅极沟槽580的两个外拐角590a和两个内拐角590b的形成。两个外拐角590a可以是第一沟槽581的底表面(例如，第一部分587a和第三部分587c)与第一沟槽581的相应侧壁之间的拐角。内拐角590b可以是第一沟槽581的底表面(例如，第一部分587a和第三部分587c)与第二沟槽582的相应侧壁之间的拐角。在一些实施例中，内拐角590b的曲率半径可以大于外拐角590a的曲率半径。在一些实施例中，外拐角590a的至少一部分可以邻接漂移区域120而其上没有深屏蔽图案540的一部分。在一些实施例中，内拐角590b可以被深屏蔽图案540覆盖。
122.深屏蔽图案540可以沿着第二沟槽582的侧壁和底表面延伸。深屏蔽图案可以暴露(例如，不在其上延伸)第一沟槽581的侧壁的至少部分。栅极沟槽580的侧壁可以在mosfet 500a的栅极沟槽580的两侧形成沟道578。与图1a的装置一样，mosfet 500a在操作期间可以具有在栅极沟槽580的两侧传导的沟道578。但是，与图1a的实施例相比，在mosfet 500a中使用第一和第二沟槽581、582可以允许对栅极沟槽580的外拐角590a的改善的保护。在mosfet 500a中，深屏蔽图案540形成得比相关装置(诸如，图1a的mosfet 100a)更深(例如，更靠近基板110)。使深屏蔽图案540在漂移区域120中更深在阻断操作期间为外拐角590a提供更好的保护免受电场。使用更深的第二沟槽582允许在没有过多注入能量的情况下形成深屏蔽图案540。
123.第一栅极沟槽581和第二栅极沟槽582的形成可以导致形成第一栅极沟槽581的具有第一深度581s的第一侧壁和第二栅极沟槽582的具有第二深度582s的第二侧壁582s。第一侧壁581s的第一深度可以是第一栅极沟槽581的侧壁的从半导体层结构506的顶表面延伸到外拐角590a之一的部分的深度(例如，垂直于基板的顶表面的方向上的维度)。第二侧壁582s的第二深度可以是第二栅极沟槽582的侧壁的从内拐角590b之一延伸到第二栅极沟槽582的底表面的部分的深度。在一些实施例中，第一侧壁581s与第二侧壁582s的深度比(例如，581s/582s)可以是一或更大。在一些实施例中，第一侧壁581s与第二侧壁582s的深度比可以介于1与20之间。在一些实施例中，第一侧壁581s与第二侧壁582s的深度比可以介于1与10之间。在一些实施例中，第一侧壁581s与第二侧壁582s的深度比可以介于1与5之间。在一些实施例中，第一侧壁581s与第二侧壁582s的深度比可以介于2与10之间。第一侧壁581s的第一深度还可以表示半导体层结构506的顶表面与栅极沟槽580的底表面587的第
一部分587a之间的距离。第二侧壁582s的第二深度还可以表示栅极沟槽580的底表面587的第一部分587a与第二部分587b之间的距离。
124.返回去参考图5a，栅极绝缘层586可以形成在包括第一沟槽581和第二沟槽582的栅极沟槽580的底表面和侧壁上。栅极电极584可以形成在栅极绝缘层586上以填充栅极沟槽580。
125.源极接触件162可以形成在重掺杂的n型源极区域160上。布线层165可以连接源极接触件162中的各个源极接触件。漏极接触件164可以形成在基板110的下表面上。可以在栅极电极584上形成栅极接触件(未示出)。
126.虽然图5a图示了第一沟槽581具有与p阱572分开第三距离d3的底表面，但是将理解的是，本公开不限于此。在一些实施例中，第一沟槽581的底表面587a、587c的距离可以变化。例如，图5b图示了本公开的mosfet装置500b的示例实施例，其中第一沟槽581与p阱572分开第四距离d4，其中第四距离d4小于第三距离d3。为简洁起见，图5b中与图5a中的元件基本上类似的元件将不再描述。
127.参考图5b，可以使第一沟槽581'的深度比图5a中所示的实施例浅。例如，栅极沟槽580的底表面587'的第一部分587a'和第三部分587b'可以更接近于半导体层结构506的表面形成。结果，将底表面587'的第一部分587a'和第三部分587c'与第二部分587b分开的距离可以增加。较浅的第一沟槽581'可以导致外拐角590a'被放置得更接近于p阱572。图5b的实施例可以在反向阻断期间导致对外拐角590a'的更好保护，而图5a的实施例可以提供具有更大宽度的jfet区域，使得电流流动相对于图5b的实施例得到改善。
128.仍然参考图5b，第一栅极沟槽581'和第二栅极沟槽582的形成可以导致第一栅极沟槽581'的具有第一深度581s'的第一侧壁和第二栅极沟槽582的具有第二深度582s'的第二侧壁的形成。第一侧壁581s'的第一深度可以是第一栅极沟槽581'的侧壁的从半导体层结构506的顶表面延伸到外拐角590a'之一的部分的深度。第二侧壁582s'的第二深度可以是第二栅极沟槽582的侧壁的从内拐角590b'之一延伸到第二栅极沟槽582的底表面的部分的深度。在一些实施例中，第一侧壁581s'与第二侧壁582s'的深度比(例如，581s'/582s')可以是一或更小。在一些实施例中，第一侧壁581s'与第二侧壁582s'的深度比可以介于0.1与1之间。在一些实施例中，第一侧壁581s'与第二侧壁582s'的深度比可以介于0.05与1之间。在一些实施例中，第一侧壁581s'与第二侧壁582s'的深度比可以介于0.2与1之间。在一些实施例中，第一侧壁581s'与第二侧壁582s'的深度比可以介于0.1与0.5之间。第一侧壁581s'的第一深度还可以表示半导体层结构506的顶表面与栅极沟槽580的底表面587'的第一部分587a'之间的距离。第二侧壁582s'的第二深度还可以表示栅极沟槽580的底表面587'的第一部分587a'与第二部分587b之间的距离。
129.图6a至图6f是图示根据本公开的一些实施例的制造图5a和图5b的功率开关装置500a、500b的方法的示意性截面图。为简洁起见，将省略图6a至图6f中与图2a和图2b的元件相同或类似的那些元件的描述。因此，图6a至图6f的描述将集中在与先前描述的图的差异。
130.参考图6a，提供基板110并且经由外延生长在基板110上形成漂移区域120。在一些实施例中，基板110是重掺杂(n
+
)n型碳化硅并且漂移区域120是轻掺杂(n-)碳化硅漂移区域120。在一些实施例中，可以形成包括漂移区域120的上部的n型碳化硅电流散布层。
131.可以在n型漂移区域120的上表面上形成中度掺杂的p型阱区域170，并且可以在p
型阱区域170的上部中形成重掺杂(n
+
)n型源极区域160。在一些实施例中，p型阱区域170可以通过外延生长形成。在一些实施例中，p型阱区域170可以通过离子注入形成。在一些实施例中，p型阱区域170的掺杂浓度可以是不均匀的。例如，在一些实施例中，p型阱区域170的上部可以具有比p型阱区域170的下部更高的掺杂浓度。在一些实施例中，可以使用离子注入在p型阱区域170中形成源极区域160。n型源极区域160、p型阱区域170、漂移区域120和基板110可以形成半导体层结构506。
132.参考图6b，可以在半导体层结构506的上表面上形成第一掩模610。第一掩模610可以具有孔610h，该孔610h暴露p型阱区域170的在两个相邻的n型源极区域160之间的上表面。
133.可以通过第一掩模610中的孔610h执行蚀刻工艺。蚀刻工艺可以是各向异性蚀刻，其移除p型阱区域170和漂移区域120的部分以形成第一沟槽581。第一沟槽581的底表面587a可以在漂移区域120中的第一水平处形成。蚀刻工艺可以被配置为控制从p型阱区域170的下表面到形成第一沟槽581的底表面587a的深度d。在一些实施例中，深度d可以被配置为类似于图5a中所示的第三深度d3。在一些实施例中，深度d可以被配置为类似于图5b中所示的第四深度d4。即，可以通过控制第一沟槽581的蚀刻的深度来控制外拐角590a、590a'(参见图5a和图5b)的位置。
134.参考图6c，可以在半导体层结构506的上表面上和第一沟槽581内形成第二掩模620。第二掩模620可以具有暴露第一沟槽581的底表面587a的一部分的孔620h。第二掩模620可以覆盖第一沟槽581的相对侧壁。在一些实施例中，第二掩模620可以在移除第一掩模610之后形成。在一些实施例中，第二掩模620可以通过向第一掩模610添加附加的掩模结构而形成。
135.参考图6d，可以通过第二掩模620中的孔620h执行蚀刻工艺。蚀刻工艺可以是移除漂移区域120的部分以形成第二沟槽582的各向异性蚀刻。蚀刻工艺可以被配置为控制形成第二沟槽582的底表面587b处的第二水平。第一沟槽581和第二沟槽582的配置可以产生具有非线性的底表面587的栅极沟槽580。底表面587可以具有处于第一水平处的第一部分587a、处于第二水平处的第二部分587b以及处于第三水平处的第三部分587c。第二沟槽582的形成可以与第一沟槽581的底表面587a相交以形成第一沟槽581的底表面的第一部分587a和第三部分587c。第二沟槽582的底表面587b可以比第一沟槽581的第一部分587a的第一水平和第三部分587c更深。在一些实施例中，第二沟槽582连接到第一沟槽581。底表面587的第一至第三水平可以导致栅极沟槽580的底表面587中朝着基板110突出的凹陷。栅极沟槽580的底表面587中的凹陷可以从栅极沟槽580的中心部分延伸。因此，底表面587可以具有比边缘部分(例如，第一和第三部分587a和587c)更深地延伸到漂移区域120中的中心部分(例如，第二部分587b)。
136.参考图6e，可以执行离子注入工艺625以形成p
+
深屏蔽图案540。在一些实施例中，离子注入工艺625可以包括一个或多个成角度的和/或竖直的离子注入工艺。离子注入工艺625可以在第二沟槽582中导致相对深的离子注入。离子注入工艺625可以导致在第二沟槽582的侧壁的部分和底表面上形成深屏蔽图案540。由于第二掩模620，可以保护第一沟槽581的侧壁免受离子注入。例如，第一沟槽581的与n型源极区域160相邻的侧壁可以不通过离子注入工艺625注入。在一些实施例中，离子注入工艺之后可以是注入的离子的激活。
137.在一些实施例中，在执行离子注入工艺625之前，可以在第二沟槽582内沉积诸如氧化硅或氮化硅之类的间隔件电介质。添加间隔件电介质可以允许调整注入深度并且允许更精确地控制注入离子的横向分散。
138.参考图6f，可以移除第二掩模620并且可以在半导体层结构506的上表面上和栅极沟槽580(包括第一沟槽581和第二沟槽582)中形成栅极绝缘层686。栅极绝缘层686可以包括例如二氧化硅(sio2)层，但是也可以使用其它绝缘材料，诸如sio
x
ny、si
x
ny、al2o3和/或高k电介质，诸如氧化铪等。
139.在一些实施例中，在形成栅极绝缘层686之前，可以对形成在第一沟槽581与第二沟槽582之间的界面处的栅极沟槽580的两个内拐角590b、590b'(参见图5a和图5b)执行附加处理(例如，蚀刻和/或氧化)。可以执行附加处理以增加内拐角590b、590b'的曲率半径。通过增加曲率半径(例如，使内拐角590b、590b'不那么尖锐)，可以更好地保护拐角免受电场拥挤。但是，更改内拐角590b、590b'的附加处理是可选的。在一些实施例中，在形成第一沟槽581之后蚀刻第二沟槽582可以自然地增加内拐角590b、590b'的曲率半径。
140.电极层684可以形成在栅极绝缘层686上。电极层684也可以形成在栅极沟槽580(包括第一沟槽581和第二沟槽582)内，并且在一些实施例中填充栅极沟槽580。电极层684可以包括例如硅化物、掺杂多晶硅(poly-si或poly)和/或稳定导体。
141.返回去参考图5a和图5b，电极层684和栅极绝缘层686可以被蚀刻以形成栅极电极584和栅极绝缘层586。在一些实施例中，电极584和栅极绝缘层586的上表面可以被形成为与半导体层结构506的上表面共平面，但是本公开的实施例不限于此。在一些实施例中，栅极绝缘层586的至少一部分可以在半导体层结构506的上表面上延伸。在一些实施例中，栅极电极584的上表面的水平可以高于半导体层结构506的上表面的水平。
142.源极接触件162可以形成在重掺杂的n型源极区域160上。布线层165可以连接源极接触件162中的各个源极接触件。漏极接触件164可以形成在基板110的下表面上。栅极接触件(未示出)可以形成在栅极电极584上。
143.在图6a至图6f中，第一沟槽581在第二沟槽582之前形成，但是本公开的实施例不限于此。在一些实施例中，第二沟槽582可以在第一沟槽581之前形成。
144.图7a至图7d是图示根据本公开的一些实施例的制造图5a和图5b的功率开关装置500a、500b的方法的示意性截面图。为简洁起见，将省略对图7a至图7d中与先前描述的那些图相同或类似的那些元件的描述。因而，图7a至图7d的描述将集中在与先前描述的图的差异。
145.图7a图示了在形成关于图6a描述的半导体层结构506之后的工艺的步骤。参考图7a，可以在半导体层结构506的上表面上形成第一掩模710。第一掩模710可以具有暴露p型阱区域170的上表面的孔710h。在一些实施例中，孔710h暴露p型阱区域170的从n型源极区域160偏移的上表面。可以通过第一掩模710中的孔710h执行蚀刻工艺。蚀刻工艺可以是移除p型阱区域170和漂移区域120的部分以形成第二沟槽582的各向异性蚀刻。第二沟槽582的底表面587b可以在漂移区域120中的第二水平处形成。
146.参考图7b，可以执行离子注入工艺725以形成p
+
深屏蔽图案540。在一些实施例中，离子注入工艺725可以包括一个或多个成角度的和/或竖直的离子注入工艺。离子注入工艺725可以在第二沟槽582中产生相对深的离子注入。离子注入工艺725可以在第二沟槽582的
侧壁的部分和底表面上形成深屏蔽图案540。在一些实施例中，附加的p型离子可以注入到p型阱区域170的部分中。在一些实施例中，离子注入工艺之后可以是注入的离子的激活。
147.在一些实施例中，在执行离子注入工艺725之前，可以在第二沟槽582内沉积诸如氧化硅或氮化硅之类的间隔件电介质。添加间隔件电介质可以允许调整注入深度，并允许更精确地控制注入离子的横向分散。
148.参考图7c，可以在半导体层结构506的上表面上和第二沟槽582内形成第二掩模720。第二掩模720可以具有暴露p型阱区域170的在第二沟槽582的相对侧与n型源极区域160相邻的上表面的孔720h。在一些实施例中，第二掩模720可以不完全填充第二沟槽582。在一些实施例中，第二沟槽582中的第二掩模720的一部分720a的上表面可以在距p型阱区域170的底表面距离d处形成。
149.参考图7d，可以通过第二掩模720中的孔720h执行蚀刻工艺。蚀刻工艺可以是移除p型阱区域170和/或漂移区域120的部分以形成第一沟槽581的各向异性蚀刻。蚀刻工艺可以被配置为控制形成第一沟槽581的底表面处的水平。第一沟槽281的底表面可以被形成为在漂移区域120的第一水平处具有第一部分587a和第三部分587c。蚀刻工艺可以被配置为控制从p型阱区域170的下表面到形成第一沟槽581的底表面587a、587c的深度d。在一些实施例中，深度d可以被配置为类似于图5a中所示的第三深度d3。在一些实施例中，深度d可以被配置为类似于图5b中所示的第四深度d4。即，可以通过控制第一沟槽581的蚀刻的深度来控制外拐角590a、590a'(参见图5a和图5b)的位置。
150.在一些实施例中，第一沟槽581的蚀刻可以移除第二沟槽582的侧壁的部分。结果，第二沟槽582的侧壁的可能已经通过离子注入工艺725被注入和/或损坏的部分可以被移除。第二沟槽582的底表面587b可以比第一沟槽581的底表面的第一和第三部分587a、587c的第一水平深。在一些实施例中，第二沟槽582连接到第一沟槽581。底表面587的第一至第三水平可以导致栅极沟槽580的底表面587中朝着基板110突出的凹陷。栅极沟槽580的底表面587中的凹陷可以从栅极沟槽580的中心部分延伸。因此，底表面587可以具有比边缘部分(例如，部分587a和587c)更深地延伸到漂移区域120中的中心部分(例如，部分587b)。第一沟槽581和第二沟槽582可以形成栅极沟槽580。
151.返回去参考图7d，可以移除第二掩模720并且可以类似于关于图6f描述的工艺继续装置的处理，以形成图5a和图5b中所示的mosfet装置500a和500b。
152.本公开描述了一种方法，该方法改善了晶体管装置承受由于栅极沟槽的拐角处的电场拥挤引起的损坏的能力。通过提供双沟槽结构，本文描述的实施例可以允许具有改善的性能特性和更高的坚固性的装置，这对于改善功率晶体管(例如，mosfet、misfet或igbt)中的栅极区域可以特别有用。
153.虽然上面讨论的各种实施例图示了n沟道mosfet的单位单元的结构，但是将认识到的是，依据本发明的进一步实施例，每个装置中的每个半导体层的极性可以被反转，以提供对应的p沟道mosfet。
154.上面已经参考附图描述了本发明，其中示出了本发明的实施例。但是，本发明可以以许多不同的形式来实施并且不应当被解释为限于本文阐述的实施例。更确切地说，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分传达给本领域技术人员。在附图中，为了清楚起见，可能夸大了层和区域的尺寸和相对尺寸。将理解的是，当一个元
件或层被称为“在另一个元件或层上”、“连接到另一个元件或层”或“耦合到另一个元件或层”时，它可以直接在另一个元件或层上、直接连接或耦合到另一个元件或层，或者可以存在中间元件或层。相反，当一个元件被称为“直接在另一个元件或层上”、“直接连接到另一个元件或层”或“直接耦合到另一个元件或层”，则不存在中间元件或层。如本文所使用的，术语“和/或”包括一个或多个相关列出的项的任何和所有组合。相同的标号始终指相同的元件。
155.将理解的是，虽然术语第一和第二在本文中用于描述各种区域、层和/或元件，但是这些区域、层和/或元件不应受这些术语的限制。这些术语仅用于将一个区域、层或元件与另一个区域、层或元件区分开。因此，下面讨论的第一区域、层或元件可以被称为第二区域、层或元件，并且类似地，第二区域、层或元件可以被称为第一区域、层或元件而不背离本发明的范围。
156.诸如“下”或“底部”和“上”或“顶部”之类的相对术语可以在本文中用于描述一个元件与另一个元件如图所示的关系。将理解的是，相对术语旨在涵盖除了附图中描绘的定向之外的装置的不同定向。例如，如果图中的装置被翻转，那么被描述为在另一个元件“下”侧的元件将被定向在另一个元件的“上”侧。因此，示例性术语“下”可以涵盖“下”和“上”的定向两者，这取决于图的特定定向。类似地，如果将其中一个图中的装置翻转，那么描述为在另一个元件“下方”或“之下”的元件将被定向为在另一个元件“上方”。因此，示例性术语“下方”或“之下”可以涵盖上方和下方的定向两者。
157.本文使用的术语仅出于描述特定实施例的目的，并且不旨在限制本发明。如本文所使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解的是，当在本文中使用时，术语“包括”、“包括有”、“包含”和/或“包含有”指定了所述特征、元件和/或组件的存在，但不排除一个或多个其它特征、元素、组件和/或它们的组的存在或添加。
158.本发明的实施例在本文中参考作为示意图的截面图进行描述。照此，可以预期由于例如制造技术和/或公差而导致的图示形状的变化。因此，本发明的实施例不应当被解释为限于本文所示区域的特定形状，而是应包括例如由制造引起的形状偏差。例如，图示为矩形的注入区域通常将在其边缘处具有圆形或弯曲特征和/或注入浓度梯度，而不是从注入区域到非注入区域的二元改变。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在图示装置的区域的实际形状并且不旨在限制本发明的范围。
159.参考半导体层和/或区域描述了本发明的一些实施例，这些半导体层和/或区域被表征为具有诸如n型或p型之类的导电类型，这是指层和/或区域中的多数载流子浓度。因此，n型材料具有带负电电子的多数平衡浓度，而p型材料具有带正电空穴的多数平衡浓度。一些材料可以被指定为“+”或
“‑”
(如n+、n-、p+、p-、n++、n
‑‑
、p++、p
‑‑
等)，以指示与另一个层或区域相比相对更大(“+”)或更小(
“‑”
)的多数载流子浓度。但是，这样的符号并不意味着层或区域中存在特定浓度的多数或少数载流子。
160.将理解的是，本文公开的实施例可以被组合。因此，关于第一实施例绘制和/或描述的特征同样可以包括在第二实施例中，并且反之亦然。
161.虽然参考特定附图描述了以上实施例，但应理解的是，本发明的一些实施例可以包括附加的和/或中间层、结构或元件，和/或特定的层、结构或元件可以被删除。虽然已经
描述了本发明的几个示例性实施例，但是本领域技术人员将容易认识到，在不实质背离本发明的新颖教导和优点的情况下，可以对示例性实施例进行许多修改。因而，所有此类修改都旨在包括在根据权利要求书所定义的本发明的范围内。因此，应该理解的是，前述内容是对本发明的说明，并且不应被解释为限于所公开的具体实施例，并且对所公开的实施例以及其它实施例的修改旨在包括在所附权利要求的范围内。本发明由所附权利要求限定，其中包括权利要求的等同物。

技术特征：
1.一种半导体装置，包括：半导体层结构；以及栅极，形成在所述半导体层结构中的栅极沟槽中，其中，所述栅极沟槽具有底表面，所述底表面包括处于第一水平处的第一部分和处于与所述第一水平不同的第二水平处的第二部分。2.根据权利要求1所述的半导体装置，其中，所述半导体层结构包括基板，以及其中，所述第二水平比所述第一水平更接近于所述基板。3.根据权利要求2所述的半导体装置，其中，所述基板包括碳化硅。4.根据前述权利要求中的任一项所述的半导体装置，其中，所述半导体层结构包括：漂移区域，具有第一导电类型；阱区域，位于所述漂移区域上，具有第二导电类型；以及深屏蔽图案，位于所述栅极沟槽的所述底表面的至少一部分下方，具有所述第二导电类型。5.根据权利要求4所述的半导体装置，其中，所述深屏蔽图案延伸以接触所述阱区域的至少一部分。6.根据权利要求4所述的半导体装置，其中，所述栅极沟槽还包括：在所述栅极沟槽的侧壁与所述栅极沟槽的所述底表面的所述第一部分之间的第一拐角；以及在所述栅极沟槽的所述底表面的所述第一部分与所述栅极沟槽的所述底表面的所述第二部分之间的第二拐角。7.根据权利要求6所述的半导体装置，其中，所述第二拐角的第二曲率半径大于所述第一拐角的第一曲率半径。8.根据权利要求6所述的半导体装置，其中，所述深屏蔽图案位于所述第二拐角与所述漂移区域之间。9.根据前述权利要求中的任一项所述的半导体装置，其中，所述栅极沟槽的所述底表面还包括处于第三水平处的第三部分，以及其中，所述栅极沟槽的所述底表面的所述第三部分位于所述栅极沟槽的所述第二部分的与所述栅极沟槽的所述第一部分的相对侧。10.根据权利要求9所述的半导体装置，其中，所述第一水平和所述第三水平处于大致相同的水平。11.一种半导体装置，包括：基板，具有第一导电类型；漂移区域，位于所述基板上，具有所述第一导电类型；阱区域，位于所述漂移区域上，具有第二导电类型；以及栅极沟槽，穿透到所述阱区域和所述漂移区域中，其中，所述栅极沟槽具有非线性的底表面，所述底表面包括朝着所述基板延伸的凹陷。12.根据权利要求11所述的半导体装置，还包括在所述栅极沟槽的所述底表面的至少一部分下方的具有所述第二导电类型的深屏蔽图案。13.根据权利要求12所述的半导体装置，其中，所述深屏蔽图案延伸以接触所述阱区域
的至少一部分。14.根据权利要求12所述的半导体装置，其中，所述深屏蔽图案在所述栅极沟槽的所述底表面中的所述凹陷上延伸。15.根据权利要求11至14中的任一项所述的半导体装置，其中，所述栅极沟槽的所述底表面的第一部分处于第一水平处，以及其中，所述栅极沟槽的所述底表面的第二部分处于与所述第一水平不同的第二水平处。16.根据权利要求15所述的半导体装置，其中，所述栅极沟槽的所述底表面的所述第二部分在所述凹陷内。17.根据权利要求15或16所述的半导体装置，其中，所述栅极沟槽的所述底表面还包括处于第三水平处的第三部分，以及其中，所述栅极沟槽的所述底表面的所述第三部分位于所述栅极沟槽的所述第二部分的与所述栅极沟槽的所述第一部分的相对侧。18.根据权利要求17所述的半导体装置，其中，所述第一水平和所述第三水平处于大致相同的水平。19.根据权利要求15所述的半导体装置，其中，所述栅极沟槽还包括：在所述栅极沟槽的侧壁与所述栅极沟槽的所述底表面的所述第一部分之间的第一拐角；以及在所述栅极沟槽的所述底表面的所述第一部分与所述凹陷之间的第二拐角。20.根据权利要求11至19中的任一项所述的半导体装置，其中，所述凹陷在所述栅极沟槽的所述底表面的中心部分内，以及其中，所述底表面的部分在所述凹陷的相对侧。21.一种形成半导体装置的方法，包括：提供半导体层结构；将第一栅极沟槽蚀刻到所述半导体层结构中；将第二栅极沟槽蚀刻到所述半导体层结构中；以及执行到所述第二栅极沟槽的底表面中的离子注入，其中，所述第二栅极沟槽比所述第一栅极沟槽深，以及其中，所述第二栅极沟槽的至少一部分连接到所述第一栅极沟槽。22.根据权利要求21所述的方法，其中在蚀刻所述第二栅极沟槽之前先在所述第一栅极沟槽的至少一部分上形成掩模。23.根据权利要求21或22所述的方法，还包括：在所述第一栅极沟槽和所述第二栅极沟槽上形成栅极绝缘层；以及在所述栅极绝缘层上形成栅极电极。24.根据权利要求21所述的方法，其中，在蚀刻所述第一栅极沟槽之前执行蚀刻所述第二栅极沟槽。25.根据权利要求24所述的方法，其中，在蚀刻所述第一栅极沟槽之前先在所述第二栅极沟槽的至少一部分上形成掩模。26.根据权利要求24或25所述的方法，其中，所述第二栅极沟槽延伸穿过所述第一栅极
沟槽的底表面的中心部分，以及其中，所述第一栅极沟槽的所述底表面的部分在所述第二栅极沟槽的相对侧。27.根据权利要求21至26中的任一项所述的方法，其中，所述半导体层结构包括具有第一导电类型的漂移区域，以及其中，该方法还包括处理所述漂移区域的在所述第一栅极沟槽与所述第二栅极沟槽之间的界面处的拐角以增加所述拐角的曲率半径。28.根据权利要求21至27中的任一项所述的方法，其中，执行到所述第二栅极沟槽的所述底表面中的离子注入包括执行成角度的离子注入。29.根据权利要求21至26中的任一项所述的方法，其中，所述半导体层结构包括具有第一导电类型的漂移区域和具有第二导电类型的阱区域，以及其中，执行到所述第二栅极沟槽的所述底表面中的离子注入包括执行具有所述第二导电类型的深屏蔽图案到所述第二栅极沟槽的侧壁和所述底表面的离子注入。30.根据权利要求29所述的方法，其中，所述深屏蔽图案延伸以接触所述阱区域的至少一部分。31.一种半导体装置，包括：基板，具有第一导电类型；漂移区域，位于所述基板上，具有所述第一导电类型；阱区域，位于所述漂移区域上，具有第二导电类型；以及栅极沟槽，穿透到所述阱区域和所述漂移区域中，其中，所述栅极沟槽具有包括第一部分和第二部分的底表面，其中所述第二部分比所述第一部分更接近于所述基板。32.根据权利要求31所述的半导体装置，还包括在所述栅极沟槽的所述底表面的所述第二部分上的具有所述第二导电类型的深屏蔽图案。33.根据权利要求32所述的半导体装置，其中，所述深屏蔽图案延伸以接触所述阱区域的至少一部分。34.根据权利要求31或32所述的半导体装置，其中，所述栅极沟槽的所述底表面还包括第三部分，以及其中，所述栅极沟槽的所述底表面的所述第三部分位于所述栅极沟槽的所述第二部分的与所述栅极沟槽的所述第一部分的相对侧。35.根据权利要求31所述的半导体装置，其中，所述栅极沟槽还包括：在所述栅极沟槽的第一侧壁与所述栅极沟槽的所述底表面的所述第一部分之间的第一拐角；以及在所述栅极沟槽的所述底表面的所述第一部分与所述栅极沟槽的第二侧壁之间的第二拐角，其中所述第二侧壁在所述栅极沟槽的所述底表面的所述第一部分与所述第二部分之间延伸。36.根据权利要求35所述的半导体装置，其中，所述第二拐角的第二曲率半径大于所述第一拐角的第一曲率半径。37.根据权利要求35所述的半导体装置，还包括具有所述第二导电类型的深屏蔽图案，其中，所述深屏蔽图案位于所述栅极沟槽的所述第二拐角与所述漂移区域之间。
38.根据权利要求37所述的半导体装置，其中，所述栅极沟槽的所述第一拐角的至少一部分直接接触所述漂移区域，而在所述第一拐角的该部分与所述漂移区域之间没有所述深屏蔽图案。39.根据权利要求35所述的半导体装置，其中，所述第一侧壁的第一深度与所述第二侧壁的第二深度的比率在1与10之间。

技术总结
一种半导体装置包括半导体层结构和形成在半导体层结构中的栅极沟槽中的栅极。栅极沟槽具有底表面，该底表面包括处于第一水平处的第一部分和处于与第一水平不同的第二水平处的第二部分。一种形成半导体装置的方法包括提供半导体层结构、将第一栅极沟槽蚀刻到半导体层结构中、将第二栅极沟槽蚀刻到半导体层结构中以及执行到第二栅极沟槽的底表面中的离子注入。第二栅极沟槽比第一栅极沟槽深，并且第二栅极沟槽的至少一部分连接到第一栅极沟槽。二栅极沟槽的至少一部分连接到第一栅极沟槽。二栅极沟槽的至少一部分连接到第一栅极沟槽。


技术研发人员：W
受保护的技术使用者：沃孚半导体公司
技术研发日：2021.11.11
技术公布日：2023/9/9