半导体器件及其制作方法与流程

1.本发明是关于一种半导体器件及其制作方法，特别是一种具有栅极结构的半导体器件及其制作方法。


背景技术：

2.随着各种电子产品朝小型化发展的趋势，半导体器件的设计也必须符合高积集度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器(dynamic random access memory，dram)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取记忆体。一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成阵列区，用来存储信息，而每一个存储单元可由晶体管组件与电容器组件串联组成，以接收来自字线(word line，wl)及位线(bit line，bl)的电压信息。因应产品需求，所述阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储器件的效能及可靠度。


技术实现要素：

3.本发明的一目的在于提供一种半导体器件及其制作方法，形成设置在导电层及介质层内且贯穿所述导电层及所述介质层的第一绝缘结构，将所述导电层截断而形成电性连接至衬底的多条导线。如此，有效改善所述栅极结构上方的第一层金属互连线的结构缺陷，避免所述金属互连线之间因未完全分隔所衍生的短路等问题。
4.为达上述目的，本发明的一实施例提供一种半导体器件，包括衬底、栅极结构、第一介质层、第二介质层、导电层以及第一绝缘结构。多个栅极结构分隔设置在所述衬底上。第一介质层设置在所述衬底上，覆盖所述栅极结构。第二介质层设置在所述衬底上，覆盖在所述第一介质层上。导电层设置在所述衬底上，并位在所述第二介质层上。多个第一绝缘结构设置在所述导电层及所述第二介质层内，并贯穿所述第二介质层的底部。
5.为达上述目的，本发明的一实施例提供一种半导体器件的制作方法，包括以下步骤。提供衬底，形成多条栅极结构分隔设置在所述衬底上。在所述衬底上形成第一介质层，覆盖所述栅极结构。在所述衬底上形成第二介质层，覆盖在所述第一介质层上。在所述衬底上形成导电层，并位在所述第二介质层上。在所述导电层内形成多个第一绝缘结构，贯穿所述导电层及所述第二介质层的底部。
附图说明
6.所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相
对应或类似的特征。
7.图1所绘示为根据本发明第一实施例中半导体器件的剖面示意图。
8.图2所绘示为根据本发明第二实施例中半导体器件的剖面示意图。
9.图3至图9所绘示为根据本发明优选实施例中半导体器件的制作方法的示意图，其中：
10.图3为半导体器件在形成栅极结构后的剖面示意图；
11.图4为半导体器件在形成存储节点插塞后的剖面示意图；
12.图5为半导体器件在形成金属层后的剖面示意图；
13.图6为半导体器件在形成存储节点焊盘后的剖面示意图；
14.图7为半导体器件在进行光刻工艺后的剖面示意图；
15.图8为半导体器件在进行另一光刻工艺后的剖面示意图；以及
16.图9为半导体器件在形成开孔后的剖面示意图。
17.其中，附图标记说明如下：
18.10、30
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半导体器件
19.100
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衬底
20.101
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周边区
21.103
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存储区
22.111、113
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浅沟渠隔离
23.112、114、116
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绝缘材料
24.122
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栅极电介质层
25.123
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电介质层
26.124
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氧化硅层
27.126
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氮化硅层
28.128
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氧化硅层
29.131
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栅极结构
30.132
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半导体层
31.133
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位线
32.133a
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位线插塞
33.134
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阻障层
34.136
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金属层
35.138
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盖层
36.141
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栅极间隙壁
37.142
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第一间隙壁
38.144
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第二间隙壁146第三间隙壁
39.143
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位线间隙壁
40.150
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第一介质层
41.152
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第二介质层
42.160、360
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导电层
43.160a、360a、360b
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连接片段
44.161
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插塞
45.163
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存储节点插塞
46.164
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金属硅化物层
47.166
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阻障层
48.168
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金属层
49.170、370
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第一绝缘结构
50.172、174、176、372、374、376第一绝缘结构
51.178
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存储节点焊盘
52.180
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绝缘层
53.272、274、276
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第一开孔
54.378
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绝缘层
55.380
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第二绝缘结构
具体实施方式
56.为使熟习本发明所属技术领域的一般技艺者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成的功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
57.请参照图1所示，图1为本发明第一实施例的半导体器件10的剖视示意图。如图1所示，半导体器件10包括衬底100、多个栅极结构131、第一介质层150、第二介质层152、导电层160及多个第一绝缘结构170。衬底100例如包括硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial silicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，但不以此为限。多个栅极结构131相互分隔地设置在衬底100上，上方则被第一介质层150覆盖，而第二介质层152则进一步覆盖在第一介质层150上。需特别说明的是，第二介质层152的上方还设置整体覆盖的导电层160，并且，多个第一绝缘结构170设置在导电层160及第二介质层152内，各个第一绝缘结构170分别贯穿导电层160及第二介质层152的底部，以将导电层160截断成多个连接片段160a。在本实施例中，各连接片段160a在水平方向上与各个第一绝缘结构170交替设置，以分别作为电性连接源极(未绘示)、漏极(未绘示)、或栅极结构131的导线(metal lines)，但不以此为限。藉此，通过第一绝缘结构170的设置得以有效隔绝设置在栅极结构131上方的第一层金属互连线(m0interconnection)，避免所述第一层金属互连线之间因未完全分隔所衍生的短路等问题。
58.优选地，各第一绝缘结构170的最底面位在不同平面上。其中，第一绝缘结构172依序穿过导电层160、第二介质层152与部分的第一介质层150，使得第一绝缘结构172的最底面介于第一介质层150的顶面与底面之间，而第一绝缘结构174、176则依序穿过导电层160、第二介质层152与覆盖在栅极结构111顶面上的第一介质层150，使得第一绝缘结构174、176的最底面物理性接触覆盖在栅极结构131上的第三间隙壁146的顶面，或是进一步穿过第三间隙壁146而物理性接触栅极结构131的顶面，以有效隔绝各所述导线。在一实施例中，第一介质层150与第二介质层152例如包括不同的绝缘材料，如氧化硅、氮化硅、氮氧化硅或碳氮
化硅等，举例来说，第一介质层150若包括氮氧化硅，第二介质层152则包括氮化硅或碳氮化硅，但不以此为限。第一绝缘结构170例如包括不同于第一介质层150的绝缘材料，如氮化硅、或碳氮化硅等，而导电层160则包括铝(aluminum，al)、钛(titanium，ti)、铜(copper，cu)或钨(tungsten，w)等低阻值的金属材质，优选包括钨，但不以此为限。
59.再如图1所示，半导体器件10的衬底100进一步包括组件积集度相对较低的一区域，例如是周边区(periphery region)101，以及组件积集度相对较高的另一区域，例如是存储区(cell region)103，存储区103与周边区101例如是比邻设置，但不以此为限。并且，衬底100的周边区101与存储区103内设置至少一绝缘区，例如是浅沟渠隔离(shallow trench isolation，sti)111、113，而在衬底100定义出多个有源区(active area，aa,未绘示)。其中，前述的第一绝缘结构170、第二介质层152、第一介质层150与栅极结构131皆位在衬底100的周边区101内，并且，栅极结构131直接设置在周边区101内的所述有源区上。在一实施例中，位在周边区101与存储区103内的浅沟槽隔离111、113例如分别具有复合层结构及单层结构。周边区101内的浅沟槽隔离111因应周边区101内组件的低积集度而在所述水平方向上具有相对较大的延伸范围，并包括依序堆叠的绝缘材料112(如氧化硅)、绝缘材料114(如氮化硅)及绝缘材料116(如氮氧化硅)等。存储区103内的浅沟槽隔离113则因应存储区103内组件的高积集度而具有相对较小的延伸范围，仅包括绝缘材料112(如氧化硅)，但不以此为限。浅沟槽隔离111、113的制作例如是先进行蚀刻工艺在衬底100中形成多个沟渠(未绘示)，之后在所述沟渠中填入至少一绝缘材料层(未绘示)，并通过平坦化工艺形成表面与衬底100顶面齐平的浅沟槽隔离111、113，但不以此为限。
60.细部来说，栅极结构131例如包括多晶硅栅极结构、金属栅极结构或是整合存储器制作工艺所形成的栅极结构。在本实施例中，栅极结构131包括由下而上依序堆叠在衬底100上的栅极电介质层122、半导体层132、阻障层134、金属层136及盖层138。栅极结构131的侧壁上设置栅极间隙壁(gate spacer)141。在一实施例中，栅极电介质层122例如包含氧化硅等绝缘材料，半导体层132例如包含掺杂多晶硅、掺杂非晶硅等半导体材料，阻障层134例如包含钛及/或氮化钛(tin)、钽(ta)及/或氧化钽(tan)等导电阻障材料，金属层136例如包含铜、铝、钨或其他适合的低电阻率导电材料，而盖层138则例如包含氧化硅、氮化硅或氮氧化硅等绝缘材料，但不以此为限。而栅极间隙壁141例如具有一复合层结构，包括在所述水平方向上依序设置在栅极结构131侧面上的第一间隙壁142及第二间隙壁144，以及同时覆盖在栅极结构131的所述侧面与顶面的第三间隙壁146。在一实施例中，第一间隙壁142与第三间隙壁146例如包括相同的绝缘材料，如氮化硅、碳氮化硅等，而第二间隙壁144则例如包括不同于第一间隙壁142、146的绝缘材料，如氧化硅、氮氧化硅等，但不以此为限。而在其他实施例中，所述间隙壁也可仅具有一单层结构。
61.另一方面，半导体器件10还包括设置在存储区103内的多条位线133。在一实施例中，位线133的制作工艺例如是与设置在周边区101内的栅极结构131的制作工艺整合，使得各条位线133与各栅极结构131包括类似的组件与材料。在本实施例中，各条位线133例如设置在电介质层123上，并同样包括依序堆叠的半导体层132(例如包含多晶硅)、阻障层134(例如包含钛及/或氮化钛)、金属层136(例如包含钨、铝或铜等低阻值的金属)及盖层138(例如包含氧化硅、氮化硅或氮氧化硅等)。其中，各条位线133系藉由其下方相对应形成的位线插塞(bit line contact，blc)133a伸入衬底100而电性连接至存储区103内的所述有
源区。电介质层123例如包括依序堆叠的氧化硅层124、氮化硅层126及氧化硅层128而具有一氧化物-氮化物-氧化物(oxide-nitride-oxide,ono)结构。此外，各条位线133的侧壁上设置位线间隙壁(bit line spacer)143，其制作工艺例如可与设置在周边区101内的栅极间隙壁141的制作工艺整合，而包括依序堆叠在各条位线133侧面上的第一间隙壁142(例如包括氮化硅、碳氮化硅)、第二间隙壁144(例如包括氧化硅、氮氧化硅)及第三间隙壁146(例如包括氮化硅、碳氮化硅)，但不以此为限。
62.半导体器件10还包括设置在周边区101内的多个插塞161及设置在存储区103内的存储节点插塞163。插塞161设置在栅极结构131两相对侧的第一介质层150与第二介质层152内，并物理性接触导电层160，使得导电层160通过插塞161而电性连接至衬底100内所设置的所述源极或所述漏极。各插塞161包括由下而上依序堆叠的金属硅化物层164、阻障层166、及金属层168，其中，插塞161的金属层168例如与导电层160一体成形，而包括相同的材料(例如包括铝、钛、铜或钨)，但不以此为限。
63.存储节点插塞163则在存储区103内与位线133交替设置，并透过各位线133侧壁上的位线间隙壁143而与各位线133电性隔绝。存储节点插塞163的上方还设置多个存储节点焊盘(storage node pad，sn pad)178，分别包括由下而上依序堆叠的金属硅化物层164、阻障层166及金属层168，并物理性接触各个存储节点插塞163。存储节点焊盘178之间则通过设置位线间隙壁143与绝缘层180相互隔绝。在一实施例中，存储节点焊盘178的制作工艺例如与前述插塞161的制作工艺整合，使得存储节点焊盘178得以包括类似前述插塞161的组件与材料，但不以此为限。如此，各个存储节点焊盘178通过存储节点插塞163同样电性连接至衬底100，进而接收并传递来自衬底100(如衬底100内的晶体管组件的源极或漏极)的电压讯号。在一实施例中，存储节点插塞163例如包括硅(si)、硅磷(sip)、硅锗(sige)、或锗(ge)等外延材料，金属硅化物层164例如包括二硅化钴(cosi2)、硅化钛(tisi2)或硅化镍(ni2si)等金属硅化物材料，阻障层166例如包括钛及/或氮化钛、钽及/或氧化钽等导电阻障材料，但不以此为限。
64.在此设置下，本实施例的半导体器件10可借助贯穿设置在导电层160及介质层(包括第一介质层150及第二介质层152)内的第一绝缘结构170，将导电层160截断而形成多个连接片段160a，分别作为电性连接源极、漏极或栅极结构131的所述导线。并且，通过使各个第一绝缘结构170的最底面位在不同平面上，确保位置不同的各所述导线之间彼此电性隔绝。由此，设置在栅极结构131上方的第一层金属互连线得以具有完整与可靠的结构，避免所述第一层金属互连线之间因未完全分隔所衍生的短路等问题。本实施例的半导体器件10具备优化的结构与效能，可在后续制作工艺中继续在存储区103内形成电性连接至存储节点插塞163的一电容结构(未绘示)，进而组成一动态随机存取存储器(dynamic random access memory，dram)器件并达到更为优化的操作表现。
65.本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件也可能有其它态样而并不限于前述。下文将进一步针对本发明的半导体器件的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的组件系以相同的标号进行标示，以利于各实施例间互相对照。
66.请参照图2所示，图2为本发明第二实施例的半导体器件30的剖面示意图。本实施
例的半导体器件30大体上与前述实施例中的半导体器件10大体相同，主要差异在于半导体器件30同时包括多个第一绝缘结构370及至少一第二绝缘结构380。
67.细部来说，各个第一绝缘结构370与第二绝缘结构380皆至少贯穿导电层360与部分第二介质层152，并且各个第一绝缘结构370与第二绝缘结构380的最底面同样位在不同平面上。其中，第一绝缘结构372、374、376依序贯穿导电层360、第二介质层152与至少部分第一介质层150，使得第一绝缘结构372、374、376的最底面分别物理性接触覆盖第一介质层150、栅极结构131上的第三间隙壁146，或是进一步穿过第三间隙壁146而物理性接触栅极结构131的顶面。藉此，通过第一绝缘结构370的设置同样将导电层360截断而形成多个连接片段360a、360b，以分别作为电性连接所述源极、所述漏极或栅极结构131的导线。
68.需说明的是，部分的连接片段360b设置在栅极结构131两侧的插塞161之间，并分别与各个第一绝缘结构370交替排列。其中，各连接片段360b包括一弧形顶面，如图2所示。而第二绝缘结构380则设置在连接片段360b与插塞361之间，并依序贯穿导电层360与部分的第二介质层152。也就是说，第二绝缘结构380的最底面位在第二介质层152的顶面与底面之间，而不接触第一介质层150。藉此，第二绝缘结构380同时物理性接触插塞161与相邻的连接片段360b(即导电层360)，使得插塞161与连接片段360b相互电性隔绝，进而有效阻断插塞161与邻近的连接片段360b之间不必要的电性连结，避免衍生短路等问题。此外，在本实施例中，第一绝缘结构370与第二绝缘结构380还额外通过设置在上方的绝缘层378而相互连接，如此，第一绝缘结构370、第二绝缘结构380与绝缘层378的制作工艺可彼此整合，以同步形成第一绝缘结构370与第二绝缘结构380。在此操作下，绝缘层378、第一绝缘结构370与第二绝缘结构380皆可包括相同的绝缘材料，如氮化硅、碳氮化硅等，但不以此为限。
69.在此设置下，本实施例的半导体器件30同样可借助贯穿设置在导电层360及介质层(包括第一介质层150及/或第二介质层152)内的第一绝缘结构370与第二绝缘结构380，将导电层360截断成多个连接片段360a、360b并分别作为电性连接源极、漏极或栅极结构131的所述导线。并且，第一绝缘结构370皆完全贯穿第二介质层152，确保第二绝缘结构380进一步隔绝插塞161与相邻的连接片段360b之间可能产生的连结，更为有效地避免衍生短路等问题。如此，设置在栅极结构131上方的第一层金属互连线得以具有完整与可靠的结构，避免所述第一层金属互连线之间因未完全分隔所衍生的短路等问题。由此，本实施例的半导体器件30得以具备优化的结构与效能，同样可在后续制作工艺中继续在存储区103内形成电性连接至存储节点插塞163的一电容结构(未绘示)，进而组成一动态随机存取存储器件并达到更为优化的操作表现。
70.为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件10和半导体器件30，下文将进一步针对本发明的半导体器件10和半导体器件30的制作方法进行说明。
71.请参阅图3至图9所示，为本发明一优选实施例中的半导体器件的制作方法的示意图。首先，如图3所示，提供衬底100，并且，在衬底100的周边区101与存储区103内形成浅沟渠隔离111、113，而在衬底100的周边区101与存储区103内分别定义出多个有源区(未绘示)。接着，在衬底100的周边区101与存储区103上以类似的工艺分别形成相互分隔的多个栅极结构131及相互分隔的多条位线133。例如，先施行栅极结构131的制作工艺再进行位线133的制作工艺，其中，栅极结构131与各位线133具有类似的结构与材料，例如皆包括依序
堆叠在衬底100上的半导体层(例如包含多晶硅)132、阻障层134(例如包含钛及/或氮化钛)、金属层136(例如包含钨、铝或铜等低阻值的金属)及盖层138(例如包含氧化硅、氮化硅或氮氧化硅等)，并且，设置在栅极结构131侧壁上的栅极间隙壁141也可与设置在位线133侧壁上的位线间隙壁143以相同的工艺分别形成，而包括在所述水平方向上依序堆叠的第一间隙壁142(例如包括氮化硅、碳氮化硅)、第二间隙壁144(例如包括氧化硅、氮氧化硅)及第三间隙壁146(例如包括氮化硅、碳氮化硅)，但不以此为限。
72.如图4所示，在衬底100的周边区101上形成第一介质层150与第二介质层152，覆盖栅极结构131并填满栅极结构131之间的空间。并且，在衬底100的存储区103上施行外延制作工艺，在相邻的位线133之间的衬底100上分别形成存储节点插塞163。在一实施例中，存储节点插塞163例如包括硅、硅磷等外延材料，但不以此为限。
73.如图5所示，通过形成在衬底100上的一掩模层(未绘示)，在周边区101内形成贯穿第二介质层152与第一介质层150的多个穿孔(未绘示)，暴露出部分的衬底100。然后，移除所述掩模层，并在衬底100上依序施行金属硅化制作工艺与至少一沉积制作工艺，在周边区101的暴露衬底100与存储区103的存储节点插塞163上同时形成金属硅化物层164(例如包括二硅化钴、硅化钛或硅化镍)，并且，形成依序堆叠的阻障层166与金属层168。其中，形成在周边区101的阻障层166与金属层168皆是部分设置在所述穿孔内，且部分形成在所述穿孔外而进一步覆盖在第二介质层152上。如此，形成在所述穿孔内的阻障层166与金属层168与下方设置的金属硅化物层164共同形成插塞161。插塞161系形成在各栅极结构131的两相对侧以电性连接至衬底100内设置的所述源极或所述漏极，而形成在第二介质层152上方的阻障层166与金属层168则共同形成导电层160，并物理性接触插塞161。也就是说，插塞161与导电层160包括整体连续的膜层，而呈现一体成形的态样，但不以此为限。
74.另一方面，形成在存储区103的阻障层166与金属层168则部分形成在位线133之间的空间内，同时还部分形成在所述空间外并进一步覆盖在位线133的顶面上。其中，形成在所述空间内、外的阻障层166与金属层168同样包括整体连续的膜层，而呈现一体成形的态样。
75.如图6所示，通过形成在衬底100上的另一掩模层(未绘示)部分移除覆盖在位线133顶面上的阻障层166与金属层168，在存储区103内形成部分暴露出位线133与位线间隙壁143的多个穿孔(未绘示)，同时形成多个存储节点焊盘178。接着，再施行沉积与回蚀刻制作工艺，在所述穿孔内填入绝缘层180，使得存储节点焊盘178之间相互隔绝。在此操作下，各个存储节点焊盘178部分形成在位线133之间的空间且部分形成在所述穿孔内，但不以此为限。如此，各个存储节点焊盘178通过下方设置的存储节点插塞163，同样电性连接至衬底100内设置的所述源极或所述漏极，接收并传递来自衬底100的电压讯号。
76.如图7所示，施行光刻制作工艺，通过形成在衬底100上的再一掩模层(未绘示)，部分移除位在周边区101内的导电层160、第二介质层152及第一介质层150，形成至少一第一开孔276。需说明的是，所述光刻制作工艺例如是借助栅极结构131的盖层138作为蚀刻阻挡层，使得第一开孔276垂直贯穿导电层160、第二介质层152、覆盖在栅极结构131顶面的第一介质层150及第三间隙壁146，而部分暴露出盖层138。也就是说，第一开孔276的最底面与盖层138的顶面共平面。
77.如图8所示，施行另一光刻制作工艺，通过形成在衬底100上的再一掩模层(未绘
示)，再次部分移除位在周边区101内的导电层160、第二介质层152及第一介质层150，形成至少一第一开孔274。需说明的是，所述另一光刻制作工艺例如是借助覆盖在栅极结构131顶面的第三间隙壁146作为蚀刻阻挡层，使得第一开孔274垂直贯穿导电层160、第二介质层152及覆盖在栅极结构131顶面的第一介质层150，而部分暴露出第三间隙壁146的顶面。也就是说，第一开孔274的最底面与第三间隙壁146的顶面共平面。
78.如图9所示，施行再一光刻制作工艺，通过形成在衬底100上的再一掩模层(未绘示)，再次部分移除位在周边区101内的导电层160、第二介质层152及第一介质层150，形成多个第一开孔272。需说明的是，所述再一光刻制作工艺例如是通过控制蚀刻时间，使得各个第一开孔272垂直贯穿导电层160、第二介质层152及部分的第一介质层150。也就是说，各个第一开孔272的最底面介于第一介质层150的顶面与底面之间。由此，在个别地形成第一开孔272、第一开孔274、及第一开孔276后，导电层160即被相应地截断而形成多个连接片段160a，而在水平方向上与各个第一绝缘结构170交替设置。连接片段160a主要形成在栅极结构131两侧的插塞161之间，以分别作为电性连接栅极结构131的导线，但不以此为限。
79.而后，继续在周边区101内进行沉积与回蚀刻制作工艺，在各个第一开孔272、274、276内分别形成最底面位在不同平面上的第一绝缘结构172、174、176，即可制得如图1所示的半导体器件10。或者，仅在周边区101内进行沉积制作工艺，在各个第一开孔272、274、276内分别形成最底面位在不同平面上的第一绝缘结构372、374、376，同时形成覆盖在第一绝缘结构372、374、376上方并进一步连接各第一绝缘结构372、374、376的绝缘层378，即可制得如图2所示的半导体器件30。虽然在本实施例的附图中并未具体绘出第二绝缘结构380的制作工艺，但本领域者应可轻易理解第二绝缘结构380的形成也可利用前述形成第一开孔272、274、276的制作工艺。举例来说，同样施行一光刻制作工艺(未绘示)，通过控制蚀刻时间部分移除位在周边区101内的导电层160及第二介质层152，而形成至少一第二开孔(未绘示)。所述第二开口例如位在连接片段160a与插塞161之间，并部分暴露出插塞161的侧壁，如此，在后续形成第一绝缘结构372、374、376时，即可一并借助所述沉积制作工艺，在所述第二开口内形成最底面介于第二介质层152的顶面与底面之间的第二绝缘结构380(如图2所示)，但不以此为限。
80.此外，本发明所属技术领域的一般技术者应同样可轻易了解，本实施例中半导体器件的制作方法也可能有其它操作态样而并不限于前述。举例来说，在另一实施例中，所述第一开孔及/或所述第二开孔的制作工艺也可借助在单一掩模层(未绘示)上形成孔径大小不同的多个开口实现，通过所述单一掩模层进行蚀刻制作工艺，一次性地形成深度不同的所述第一开孔及/或所述第二开孔。或者，在其他实施例中，也可在施行光刻制作工艺时，借助半色调(half-tone)的方式(未绘示)一次性地曝出对应形成深度不同的所述第一开孔及/或所述第二开孔的多个开孔图案。或者，至少部分的所述第一开孔及/或所述第二开孔，例如是深度与存储节点焊盘178相同或相近者，也可选择与绝缘层180的制作工艺整合，达到简化制作方法的效果。
81.根据前述制作工艺，即完成本实施例中半导体器件的制作方法。在此操作下，在本发明的半导体器件10及/或半导体器件30内设置贯穿导电层360及介质层(包括第一介质层150及/或第二介质层152)内的第一绝缘结构170/370及/或第二绝缘结构380，将导电层160/360截断而形成多个连接片段160a/360a、360b并分别作为电性连接源极、漏极或栅极
结构131的所述导线。同时，达到有效隔绝相邻导电、或是插塞161与相邻的连接片段360b之间可能产生的电性连结，进而避免衍生短路等问题。如此，本发明的半导体器件10及/或半导体器件30中设置在栅极结构131上方的第一层金属互连线得以具有完整与可靠的结构，避免所述第一层金属互连线之间因未完全分隔所衍生的短路等问题。由此，依据本实施例中半导体器件的制作方法可将周边区101内的所述第一层金属互连线的制作工艺有效地整合在存储节点焊盘178的制作工艺中，以简化整体制作半导体器件10、30的流程。同时，由本发明的制作方法制得的半导体器件10、30具备优化的结构与效能，达到更为优化的操作表现。
82.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种半导体器件，其特征在于包括：衬底；多个栅极结构，分隔设置在所述衬底上；第一介质层，设置在所述衬底上，覆盖所述栅极结构；第二介质层，设置在所述衬底上，覆盖在所述第一介质层上；导电层，设置在所述衬底上，并位在所述第二介质层上；以及多个第一绝缘结构，设置在所述导电层及所述第二介质层内，并贯穿所述第二介质层的底部。2.依据权利要求第1项所述之半导体器件，其特征在于，所述第一绝缘结构中至少一个的最底面介于所述第一介质层的顶面与底面之间。3.依据权利要求第1项所述之半导体器件，其特征在于，所述第一绝缘结构中至少一个还贯穿所述栅极结构上的所述第一介质层。4.依据权利要求第1项所述之半导体器件，其特征在于，还包括：间隙壁，所述间隙壁覆盖所述栅极结构的侧面和顶面。5.依据权利要求第4项所述之半导体器件，其特征在于，所述绝缘结构中至少一个物理性接触所述间隙壁的顶面。6.依据权利要求第4项所述之半导体器件，其特征在于，所述第一绝缘结构中至少一个贯穿所述间隙壁。7.依据权利要求第1项所述之半导体器件，其特征在于，多个所述第一绝缘结构的最底面在不同平面上。8.依据权利要求第1项所述之半导体器件，其特征在于，还包括：多个插塞，分别设置在各所述栅极结构的两相对侧并与所述导电层物理性接触；以及多个连接片段，分别设置在所述栅极结构两相对侧的所述插塞之间，并与所述第一绝缘结构交替排列，各所述连接片段包括一弧形顶面。9.依据权利要求第8项所述之半导体器件，其特征在于，还包括：第二绝缘结构，设置在所述连接片段中的一个和所述插塞之间，所述第二绝缘结构的最底面位于所述第二介质层的顶面与底面之间。10.依据权利要求第8项所述之半导体器件，其特征在于，所述第二绝缘结构物理性接触所述插塞及所述导电层。11.一种半导体器件的制作方法，其特征在于包括：提供衬底；形成多个栅极结构，分隔设置在所述衬底上；在所述衬底上形成第一介质层，覆盖所述栅极结构；在所述衬底上形成第二介质层，覆盖在所述第一介质层上；在所述衬底上形成导电层，并位在所述第二介质层上；以及在所述导电层内形成多个第一绝缘结构，贯穿所述导电层及所述第二介质层的底部。12.依据权利要求第11项所述之半导体器件的制作方法，其特征在于，在所述导电层内形成多个所述第一绝缘结构还包括:进行光刻制作工艺，在所述导电层内形成多个第一开孔；
在各所述第一开孔内形成所述第一绝缘结构。13.依据权利要求第12项所述之半导体器件的制作方法，其特征在于，在所述光刻制作工艺中，控制蚀刻时间使所述第一开孔贯穿所述导电层及部分的所述第二介质层。14.依据权利要求第12项所述之半导体器件的制作方法，其特征在于，还包括：在所述栅极结构上形成间隙壁，覆盖所述栅极结构的侧面和顶面。15.依据权利要求第14项所述之半导体器件的制作方法，其特征在于，还包括：在所述光刻制作工艺中，通过所述间隙壁作为蚀刻阻挡层，使所述第一开孔垂直贯穿所述导电层、所述第二介质层及部分的所述第一介质层，暴露出所述间隙壁。16.依据权利要求第12项所述之半导体器件的制作方法，其特征在于，还包括：形成多个插塞，位在各所述栅极结构的两相对侧并物理性接触所述导电层；以及形成多个连接片段，分别位在所述栅极结构两相对侧的所述插塞之间，并与所述第一绝缘结构交替排列，各所述连接片段包括一弧形顶面。17.依据权利要求第16项所述之半导体器件的制作方法，其特征在于，还包括:在所述连接片段和所述插塞之间形成第二开孔，所述第二开口暴露所述插塞的侧壁；以及在所述第二开孔内形成第二绝缘结构，所述第二绝缘结构的最底面位于所述第二介质层的顶面与底面之间。18.依据权利要求第17项所述之半导体器件的制作方法，其特征在于，所述第二绝缘结构物理性接触所述导电层和所述插塞。19.依据权利要求第11项所述之半导体器件的制作方法，其特征在于，多个所述第一绝缘结构的最底面在不同平面上。20.依据权利要求第11项所述之半导体器件的制作方法，其特征在于，所述绝缘结构中所述至少一个物理性接触所述栅极结构的顶面，所述第一绝缘结构中至少另一个的最底面介于所述第一介质层的顶面与底面之间。

技术总结
本发明公开了半导体器件及其制作方法，包括衬底、栅极结构、第一介质层、第二介质层、导电层以及第一绝缘结构。栅极结构分隔设置在衬底上。第一介质层设置在衬底上，覆盖栅极结构。第二介质层设置在衬底上，覆盖在第一介质层上。导电层设置在衬底上，并位在第二介质层上。第一绝缘结构设置在导电层及第二介质层内，并贯穿第二介质层的底部。藉此，通过第一绝缘结构的设置可有效地截断周边区的导线，避免造成短路。短路。短路。


技术研发人员：童宇诚 张钦福
受保护的技术使用者：福建省晋华集成电路有限公司
技术研发日：2023.06.19
技术公布日：2023/9/9