NOT/NOR/NAND逻辑门可重构电路、存算一体芯片及设备

not/nor/nand逻辑门可重构电路、存算一体芯片及设备
技术领域
1.本发明属于微电子与集成电路技术领域，具体涉及not/nor/nand逻辑门可重构电路、存算一体芯片及设备。


背景技术：

2.冯诺依曼体系架构自20世纪30年代被提出后一直作为经典计算机架构沿用至今。然而近些年随着人工智能和深度学习技术的发展，神经网络在图像识别、语音识别、自然语言处理等诸多领域有着越来越广泛的应用。大数据模型驱动的应用场景和计算任务层出不穷，对芯片的算力和能耗有了更高要求，传统冯诺依曼体系架构的硬件系统由于存算分离的结构特点导致存储墙瓶颈，在数据密集型应用中消耗了大量的数据搬运成本，抑制了能效性能提升。
3.目前，主流的可重构电路仍是基于传统的硅基电路，由于其制备的场效应晶体管单一的电学特性，无法通过电学操作实现动态转换，只能通过使用大量的晶体管来实现复杂的电路，使电路具有可重构能力。然而，这种可重构电路所需要管子数较多，功耗也随之增加，制备工艺复杂，成本提高，成为制约其发展的重要因素。
4.因此，急需一款全新的可重构电路来满足未来发展的需求，并结合存算功能实现可重构存算一体芯片。


技术实现要素：

5.为了克服以上现有技术存在的问题，本发明的目的在于提供一种not/nor/nand逻辑门可重构电路、存算一体芯片及设备，电路包括一种具有逻辑特性与存储特性相互转换功能的n沟道可移动离子晶体管。可实现低功耗和高带宽信号传输，具有低制造成本，小电路面积和高带宽互连的优势。与传统硅基cmos后道工艺良好兼容，可通过不同的端口电压配置实现多种布尔逻辑。
6.为了实现上述目的，本发明采用的技术方案是：
7.not/nor/nand逻辑门可重构电路，包括n沟道可移动离子晶体管和上拉电阻r1；所述上拉电阻r1与n沟道可移动离子晶体管串联且n沟道可移动离子晶体管栅极独立设置；所述n沟道可移动离子晶体管的阈值电压为v
t
，代表输入a1；所述n沟道可移动离子晶体管的栅极电压为vin，代表输入a2；a1和a2为串行输入；上拉电阻r1一端连接可移动离子晶体管的漏极，且漏极电压作为输出vout，上拉电阻r1的另一端接电源电压vdd，所述n沟道可移动离子晶体管的源极为端口s，所述n沟道可移动离子晶体管的衬底为端口b；
8.所述n沟道可移动离子晶体管具有逻辑特性和非易失存储特性相互转换功能，使得电路具有not/nor/nand逻辑门电路可重构功能；
9.所述not逻辑门电路中：当n沟道可移动离子晶体管在栅电极施加高频脉冲时，n沟道可移动离子晶体管具有逻辑特性；
10.所述nor/nand逻辑门电路中：当n沟道可移动离子晶体管施加低频脉冲时，n沟道
可移动离子晶体管为非易失存储特性，且当所述n沟道可移动离子晶体管为非易失存储特性时，通过端口s和端口b配置不同的电压来决定实现nor逻辑还是nand逻辑。
11.施加高频脉冲时，栅介质层的带正电氧空位被俘获中和，使得所述n沟道可移动离子晶体管具备逻辑特性而作为逻辑器件使用；施加低频脉冲时，带正电的氧空位处于去俘获状态，使得所述n沟道可移动离子晶体管具备存储特性而作为存储器件使用。
12.所述n沟道可移动离子晶体管，包括：衬底1、绝缘界面层2、栅介质层3、带正电荷氧空位4、栅电极5、源极6和漏极7；其中，所述绝缘界面层2、栅介质层3和栅电极5自下向上依次竖直分布于所述衬底1的上表面；所述源极6和漏极7分别设置于所述衬底1的上表面两侧，源极6和漏极7之间设置绝缘界面层2；
13.所述栅介质层3内具有所述带正电荷氧空位4，所述带正电荷氧空位4为可移动离子，其中，所述带正电荷氧空位4能够在第一状态和第二状态之间切换，使得所述n沟道可移动离子晶体管对应在作为逻辑器件使用的功能和作为存储器件的使用功能之间切换；
14.所述第一状态为：所述带正电荷氧空位4被所述绝缘界面层2的界面和/或所述栅电极5的界面俘获中和；
15.所述第二状态为：所述带正电荷氧空位4处于去俘获状态。
16.对栅电极5施加低频脉冲时，低频脉冲可以改变铁电材料的极化方向，使得带正电氧空位在栅介质中移动，处于去俘获状态，对栅电极5施加高频脉冲时，高频脉冲会导致铁电材料极化的快速变化，从而使带正电氧空位被俘获。
17.可选地，当所述栅电极5施加有高频脉冲时，所述带正电荷氧空位4处于所述第一状态，使得所述n沟道可移动离子晶体管具备逻辑特性而能够作为逻辑器件使用；
18.当所述栅电极5施加有低频脉冲时，所述带正电荷氧空位4处于所述第二状态，使得所述n沟道可移动离子晶体管具备存储特性而能够作为存储器件使用。可选地，所述高脉冲的频率大于或等于1khz；和/或所述低频脉冲的频率小于或等于10hz。
19.可选地，所述衬底1为半导体材料，所述半导体材料包括硅si、锗ge、硅锗sige、绝缘体上硅soi或绝缘体上锗goi中的其中一种。
20.可选地，所述绝缘界面层2为氧化硅材料sio2、氮化硅材料si3n4、氮氧化硅材料sion、氧化锗材料geo2或氧化铝材料al2o3中的其中一种。
21.可选地，所述栅介质层3为绝缘氧化物，所述绝缘氧化物为氧化铪hfo2、氧化锆zro2、氧化铝al2o3、氧化镧la2o3、氧化钇y2o3、氧化钛tio2、氧化硅sio2或氧化锗geo2中的其中一种。
22.可选地，所述栅电极5为氮化物金属，所述氮化物金属为氮化钽tan、氮化钛tin、氮化钼mon或氮化钨wn中的其中一种。
23.一种存算一体芯片，包括芯片主体和具有逻辑器件与存储器件相互转换功能的n沟道可移动离子晶体管，其中，所述n沟道可移动离子晶体管设置于所述芯片主体上。
24.一种存算一体电路，包括电路板主体和所述存算一体芯片，其中，所述存算一体芯片设置于所述电路板主体上。
25.一种存算一体设备，包括外壳和所述存算一体电路，其中，所述存算一体电路设置于所述外壳上。
26.本发明的有益效果：
27.本发明中具有逻辑特性与存储特性相互转换功能的n沟道可移动离子晶体管，可实现单个晶体管的存算一体特性，同时，晶体管的制备工艺与硅基cmos工艺兼容，较低热预算能较大幅度减小泄漏电流，降低功耗，从而实现高密度的存算一体三维异质集成芯片。
28.本发明中对可移动离子晶体管栅极施加高频脉冲时，器件具有逻辑特性，电路实现not逻辑门，对可移动离子晶体管栅极施加低频脉冲时，器件具有存储特性，电路能够实现nor/nand逻辑门，实现了单个晶体管的存算一体特性，同时，晶体管的制备工艺与硅基cmos工艺兼容，较低热预算能较大幅度减小泄漏电流，降低功耗，从而实现高密度的存算一体三维异质集成芯片。
附图说明
29.图1为本发明not/nor/nand逻辑门可重构电路的电路示意图。
30.图2为本发明实现not/nor逻辑门可重构时的一种实现方式示意图。
31.图3为本发明实现not/nand逻辑门可重构时的第一种实现方式示意图。
32.图4为本发明实现not/nand逻辑门可重构时的第二种实现方式示意图。
33.图5为本发明具有逻辑特性与存储特性相互转换功能的n沟道可移动离子晶体管的截面示意图。
34.图6为本发明n沟道可移动离子晶体管第一实例的制作流程示意图。其中，图6a为沉积栅介质层；图6b为沉积栅金属；图6c为刻蚀源漏区并进行离子注入；图6d为沉积源漏电极。
35.以上图中：1、衬底；2、绝缘界面层；3、栅介质层；4、带正电荷氧空位；5、栅电极；6、源极；7、漏极。
具体实施方式
36.下面结合附图和实施例对本发明作进一步详细说明。
37.下面结合附图对本发明not/nor/nand逻辑门可重构电路的几种实现方式进行说明。
38.下述的几种电路实现方式只是对本发明not/nor/nand逻辑门可重构电路几种典型的实现方式进行说明，并不代表本发明的所有电路实现方式，基于本发明独创思想的所有not/nor/nand逻辑门可重构电路实现方式(包括用工作在线性区的mos管替换上拉电阻)均在本发明保护范围内。
39.参照图1，本发明提供了一种not/nor/nand逻辑门可重构电路，包括n沟道可移动离子晶体管和上拉电阻。所述上拉电阻与所述n沟道可移动离子晶体管串联且n沟道可移动离子晶体管栅极独立；n沟道可移动离子晶体管的阈值电压vt，代表输入a1；n沟道可移动离子晶体管的栅极电压vin，代表输入a2；a1和a2为串行输入；上拉电阻一端连接可移动离子晶体管的漏极，且漏极电压作为输出vout，上拉电阻的另一端接电源电压vdd，n沟道可移动离子晶体管的源极为端口s，n沟道可移动离子晶体管的衬底为端口b；
40.所述n沟道可移动离子晶体管具有逻辑特性和非易失特性相互转换功能，使得电路具有not/nor/nand逻辑门电路可重构功能；当所述n沟道可移动离子晶体管具有逻辑特性时，电路实现not逻辑门的真值表如下表1所示；当所述n沟道可移动离子晶体管为非易失
存储特性时，可以通过端口s和端口b配置不同的电压来决定实现nor逻辑还是nand逻辑，nor逻辑和nand逻辑的真值表分别如下表2和表3所示。
41.表1
[0042][0043]
表2
[0044][0045]
表3
[0046][0047]
参照图2，本发明提供了一种实现not/nor逻辑门可重构功能的电路连接方式，将电路的源端s和衬底b接地。当n沟道可移动离子晶体管具有逻辑特性时，电路实现not逻辑；当n沟道可移动离子晶体管为非易失存储特性时，可通过不同的栅压调制和阈值变化实现nor逻辑。
[0048]
参照图3，本发明提供了实现not/nand逻辑门可重构功能的第一种电路连接方式，将电路的源端s接地，衬底接-vdd。当n沟道可移动离子晶体管具有逻辑特性时，电路实现
not逻辑；当n沟道可移动离子晶体管为非易失存储特性时，可通过不同的栅压调制和阈值变化实现nand逻辑。
[0049]
参照图4，本发明提供了实现not/nand逻辑门可重构功能的第二种电路连接方式，将电路的源端s接vdd/2，衬底接-vdd/2。当n沟道可移动离子晶体管具有逻辑特性时，电路实现not逻辑；当n沟道可移动离子晶体管为非易失存储特性时，电路可实现nand逻辑。
[0050]
下面结合实例对本发明的具有逻辑特性与存储特性相互转换功能的n沟道可移动离子晶体管进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。
[0051]
参照图5，本发明实例提供了具有逻辑特性与存储特性相互转换功能的n沟道可移动离子晶体管，该n沟道可移动离子晶体管可包括衬底1、绝缘界面层2、栅介质层3、带正电荷氧空位4、栅电极5、源极6和漏极7。其中，绝缘界面层2、栅介质层3和栅电极5自下而上分布于所述衬底1的上表面；所述源极6和漏极7设置在衬底1的上表面两侧，绝缘界面层2设置于源极6和漏极7之间。
[0052]
在本发明实施例中，栅介质层2内具有带正电荷氧空位4的可移动离子，具体地，栅介质层3内具有带正电荷氧空位4，带正电荷氧空位4为可移动离子。其中，带正电荷氧空位4能够在第一状态和第二状态之间切换，使得n沟道可移动离子晶体管对应在作为逻辑器件使用的功能和作为存储器件的使用功能之间切换。第一状态为：所述带正电荷氧空位4被所述绝缘界面层2的界面和/或所述栅电极5的界面俘获中和。第二状态为：所述带正电荷氧空位4处于去俘获状态。
[0053]
本发明实施例的n沟道可移动离子晶体管，通过在栅介质层3内设置具有可移动离子的带正电荷氧空位4，通过对可移动离子的调控，使得该n沟道可移动离子晶体管具有逻辑特性与存储特性相互转换的功能，可实现单个晶体管的存算一体特性，同时，晶体管的制备工艺与硅基cmos工艺兼容，无定性栅介质避免高温退火，较低热预算能较大幅度减小泄漏电流，降低功耗，从而实现高密度的存算一体三维异质集成芯片。
[0054]
需要说明的是，在一些实施例中，当带正电荷氧空位4处于第一状态，带正电荷氧空位4完全被所述绝缘界面层2的界面俘获中和；在一些实施例中，当带正电荷氧空位4处于第一状态，带正电荷氧空位4完全被栅电极5的界面俘获中和；在一些实施例中，当带正电荷氧空位4处于第一状态，带正电荷氧空位4中的一部分被绝缘界面层2的界面俘获中和，另一部分则被栅电极5的界面俘获中和。
[0055]
其中，控制带正电荷氧空位4在第一状态和第二状态之间切换的方式可包括多种，例如，在一些实施例中，通过改变施加在栅电极5的脉冲的频率大小的方式来控制带正电荷氧空位4在第一状态和第二状态之间切换，具体而言，当所述栅电极5施加有高频脉冲时，所述带正电荷氧空位4处于所述第一状态，使得所述n沟道可移动离子晶体管具备逻辑特性而能够作为逻辑器件使用。当所述栅电极5施加有低频脉冲时，所述带正电荷氧空位4处于所述第二状态，使得所述n沟道可移动离子晶体管具备存储特性而能够作为存储器件使用。本实施例中，高脉冲的频率大于或等于1khz，和/或低频脉冲的频率小于或等于10hz。示例性地，高脉冲的频率可以选择为1khz、2khz、3khz、4khz、5khz、6khz、7khz、8khz、9khz、10khz或其他大于1khz的数值，和/或低频脉冲的频率可以选择为1hz、2hz、3hz、4hz、5hz、6hz、7hz、8hz、9hz、10hz或其他小于10hz的数值。
[0056]
衬底1、绝缘界面层2、栅介质层3及栅电极5的材质可根据需要设置。
[0057]
其中，衬底1可为半导体材料，例如，衬底1的材质可包括硅si，锗ge，硅锗sige，绝缘体上硅soi或绝缘体上锗goi中的一种；当然，衬底1的材质也可为其他类型的半导体材料。
[0058]
绝缘界面层2可包括氧化硅材料sio2、氮化硅材料si3n4、氮氧化硅材料sion、氧化锗材料geo2和氧化铝材料al2o3中至少一种；当然，绝缘界面层2的材质也可为其他类型材质。
[0059]
栅介质层3可包括绝缘氧化物，所述绝缘氧化物包括氧化铪hfo2、氧化锆zro2、氧化铝al2o3、氧化镧la2o3、氧化钇y2o3、氧化钛tio2、氧化硅sio2和氧化锗geo2中的一种；当然，栅介质层3的材质也可为其他类型材质。
[0060]
栅电极5可包括氮化物金属，所述氮化物金属包括氮化钽tan，氮化钛tin，氮化钼mon和氮化钨wn中的一种；当然，栅电极5的材质也可为其他类型材质。
[0061]
下面，介绍几种形成具有逻辑特性与存储特性相互转换功能的n沟道可移动离子晶体管的结构的过程。
[0062]
实施例1
[0063]
基于带有正电荷氧空位的无定形zro2栅介质的晶体管具有逻辑器件与存储器件相互转换功能，参照图6，晶体管制作步骤如下；
[0064]
步骤1，选择衬底并进行清洗。
[0065]
本实施例中选择p型锗片ge作为衬底1，将衬底进行常规清洗。
[0066]
步骤2，沉积无定型氧化锆zro2薄膜，如图6中的(a)所示。
[0067]
用等离子体增强型原子层沉积peald设备在衬底1上沉积3.5nm氧化锆zro2作为栅介质层3，沉积的工艺条件为：使用四二甲氨基锆作为前驱体锆源，水为前驱体氧源，沉积温度为250℃。其中，控制锆源和水源的脉冲时间来调控氧空位含量，使氧化锆zro2薄膜中含有带正电荷氧空位4。同时生长过程中会形成geo2作为绝缘界面层2。
[0068]
步骤3，采用射频反应磁控溅射设备在氧化锆zro2栅介质2上沉积100nm氮化钽tan，作为栅金属，如图6中的(b)所示。
[0069]
步骤4，定义栅极图形和源漏区域。
[0070]
在tan表面先进行光刻，定义出栅电极图形，再刻蚀形成栅电极5和源漏区域，然后进行磷离子注入，注入能量为30kev，注入剂量为1
×
10
15
cm-2
。
[0071]
步骤5，在图6中的(c)所示的结构表面进行光刻，定义出需要沉积金属镍的区域，沉积20nm厚的ni，放入丙酮溶液中进行剥离处理，形成源极6和漏极7，如图6中的(d)所示。
[0072]
步骤6，将整个制备完的器件在400℃，30s条件下进行退火激活，制备得到n沟道可移动离子晶体管。
[0073]
实施例2
[0074]
基于带有正电荷氧空位的无定形al2o3栅介质的晶体管具有逻辑器件与存储器件相互转换功能，晶体管制作步骤如下；
[0075]
步骤1，选择衬底并进行清洗。
[0076]
本实施例中选择p型锗片ge作为衬底1，将衬底进行常规清洗。
[0077]
步骤2，沉积无定型al2o3薄膜。
[0078]
用等离子体增强型原子层沉积peald设备在衬底1上沉积5nm氧化铝al2o3作为栅介质层3，沉积的工艺条件为：使用三甲基铝作为前驱体铝源，水为前驱体氧源，沉积温度为300℃。其中，控制铝源和水源的脉冲时间来调控氧空位含量，使氧化铝al2o薄膜中含有带正电荷氧空位。同时生长过程中会形成geo2作为绝缘界面层2。
[0079]
步骤3，采用射频反应磁控溅射设备在氧化铝al2o3栅介质3上沉积100nm氮化钛tin，作为栅金属。
[0080]
步骤4，定义栅电极图形及源漏区域。
[0081]
在氮化钛tin表面先进行光刻定义栅电极图形，再刻蚀形成栅电极5和源漏区域，然后进行磷离子注入，注入能量为30kev，注入剂量为1
×
10
15
cm-2
。
[0082]
步骤5，利用光刻定义出需要沉积金属镍的区域，沉积20nm厚的镍ni，放入丙酮溶液中进行剥离处理，形成源极6和漏极7。
[0083]
步骤6，将整个制作完的器件在400℃，30s条件下退火激活，制备得到n沟道可移动离子晶体管。
[0084]
实施例3
[0085]
基于带有正电荷氧空位的无定形la2o3栅介质的晶体管具有逻辑器件与存储器件相互转换功能，晶体管制作步骤如下；
[0086]
步骤1，选择衬底并进行清洗。
[0087]
本实施例中选择p型硅片si作为衬底1，将衬底进行常规清洗。
[0088]
步骤2，光刻定义源漏区域，并进行离子注入。
[0089]
源漏区域注入磷离子，剂量为1
×
10
15
cm-2
，激活条件为1000℃，1分钟。
[0090]
步骤2，沉积无定型氧化镧la2o3薄膜。
[0091]
用等离子体增强型原子层沉积peald设备在衬底1上沉积15nm氧化镧la2o3作为栅介质层3，沉积的工艺条件为：使用la(iprcp)3作为前驱体镧源，水为前驱体氧源，沉积温度为150℃。其中，控制镧源和水源的脉冲时间来调控氧空位含量，使氧化镧la2o3薄膜中含有带正电荷氧空位。同时生长过程中会形成sio2作为绝缘界面层2。
[0092]
步骤3，采用射频反应磁控溅射设备在la2o3栅介质2上沉积100nm氮化钛tin，作为栅金属。然后在400℃，30s条件下实施金属化后退火处理。
[0093]
步骤4，定义栅电极图形。
[0094]
在氮化钛tin表面进行光刻定义栅电极图形。
[0095]
步骤5，利用光刻定义出需要沉积金属al的区域，沉积20nm厚的al，放入丙酮溶液中进行剥离处理，形成源极6和漏极7。
[0096]
步骤6，将整个制作完的器件在400℃，30s条件下退火激活，制备得到n沟道可移动离子晶体管。
[0097]
本发明实施例在带正电荷氧空位处于被俘获状态时，n沟道可移动离子晶体管表现出逻辑特性，在栅电极5上施加一定的低频脉冲(频率在1hz-100hz)后，氧空位处于去俘获状态，表现为逻辑特性的器件可转变成存储器件。
[0098]
本发明实施例在带正电荷氧空位处于去俘获状态时，n沟道可移动离子晶体管表现出存储特性，在栅电极5上施加一定的高频脉冲(频率在1khz以上)后，氧空位处于被俘获状态，表现为存储特性的器件可转变成逻辑器件。由此n沟道可移动离子晶体管可以实现逻
辑特性与存储特性相互转换的功能。
[0099]
值得一提的是，本发明实施例还提供一种存算一体芯片，该存算一体芯片可包括芯片主体和上述实施例中的具有逻辑器件与存储器件相互转换功能的n沟道可移动离子晶体管，其中，所述n沟道可移动离子晶体管设置于芯片主体上。
[0100]
本发明实施例的存算一体芯片可为存算一体三维异质集成芯片，也可为其他类型的存算一体芯片。
[0101]
本发明实施例还提供一种存算一体电路，该存算一体电路可包括电路板主体和上述实施例中的存算一体芯片，其中，所述存算一体芯片设置于所述电路板主体上。
[0102]
本发明实施例还提供一种存算一体设备，该存算一体设备可包括外壳和上述实施例中的存算一体电路，其中，所述存算一体电路设置于所述外壳上。
[0103]
本发明的存算一体架构和器件实现智能计算硬件平台能效和性能的显著提升。实现逻辑门电路往往需要多器件集成或通过外围电路辅助来获得高效的存算功能。
[0104]
以上描述仅是本发明的两个具体实例，并未构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修改和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

技术特征：
1.not/nor/nand逻辑门可重构电路，其特征在于，包括n沟道可移动离子晶体管和上拉电阻r1；所述上拉电阻r1与n沟道可移动离子晶体管串联且n沟道可移动离子晶体管栅极独立设置；所述n沟道可移动离子晶体管的阈值电压为v
t
，代表输入a1；所述n沟道可移动离子晶体管的栅极电压为vin，代表输入a2；a1和a2为串行输入；上拉电阻r1一端连接可移动离子晶体管的漏极，且漏极电压作为输出vout，上拉电阻r1的另一端接电源电压vdd，所述n沟道可移动离子晶体管的源极为端口s，所述n沟道可移动离子晶体管的衬底为端口b。2.根据权利要求1所述的not/nor/nand逻辑门可重构电路，其特征在于，所述n沟道可移动离子晶体管具有逻辑特性和非易失存储特性相互转换功能，使得电路具有not/nor/nand逻辑门电路可重构功能；所述not逻辑门电路中：当n沟道可移动离子晶体管施加高频脉冲时，n沟道可移动离子晶体管具有逻辑特性；所述nor/nand逻辑门电路中：当n沟道可移动离子晶体管施加低频脉冲时，n沟道可移动离子晶体管为非易失存储特性，且当所述n沟道可移动离子晶体管为非易失存储特性时，通过端口s和端口b配置不同的电压来决定实现nor逻辑还是nand逻辑。3.根据权利要求2所述的not/nor/nand逻辑门可重构电路，其特征在于，施加高频脉冲时，栅介质层的带正电氧空位被俘获中和，使得所述n沟道可移动离子晶体管具备逻辑特性而作为逻辑器件使用；施加低频脉冲时，带正电的氧空位处于去俘获状态，使得所述n沟道可移动离子晶体管具备存储特性而作为存储器件使用。4.根据权利要求1所述的not/nor/nand逻辑门可重构电路，其特征在于，所述n沟道可移动离子晶体管，包括：衬底(1)、绝缘界面层(2)、栅介质层(3)、带正电荷氧空位(4)、栅电极(5)、源极(6)和漏极(7)；其中，所述绝缘界面层(2)、栅介质层(3)和栅电极(5)自下向上依次竖直分布于所述衬底(1)的上表面；所述源极(6)和漏极(7)分别设置于所述衬底(1)的上表面两侧，源极(6)和漏极(7)之间设置绝缘界面层(2)。5.根据权利要求4所述的not/nor/nand逻辑门可重构电路，其特征在于，所述栅介质层(3)内具有所述带正电荷氧空位(4)，所述带正电荷氧空位(4)为可移动离子，其中，所述带正电荷氧空位(4)能够在第一状态和第二状态之间切换，使得所述n沟道可移动离子晶体管对应在作为逻辑器件使用的功能和作为存储器件的使用功能之间切换；所述第一状态为：所述带正电荷氧空位(4)被所述绝缘界面层(2)的界面和/或所述栅电极(5)的界面俘获中和；所述第二状态为：所述带正电荷氧空位(4)处于去俘获状态。对栅电极(5)施加低频脉冲时，低频脉冲可以改变铁电材料的极化方向，使得带正电氧空位在栅介质中移动，处于去俘获状态，对栅电极(5)施加高频脉冲时，高频脉冲会导致铁电材料极化的快速变化，从而使带正电氧空位被俘获。6.根据权利要求5所述的not/nor/nand逻辑门可重构电路，其特征在于，当所述栅电极(5)施加有高频脉冲时，所述带正电荷氧空位(4)处于所述第一状态，使得所述n沟道可移动离子晶体管具备逻辑特性而能够作为逻辑器件使用；当所述栅电极(5)施加有低频脉冲时，所述带正电荷氧空位(4)处于所述第二状态，使得所述n沟道可移动离子晶体管具备存储特性而能够作为存储器件使用。可选地，所述高脉冲的频率大于或等于1khz；和/或所述低频脉冲的频率小于或等于10hz。
7.根据权利要求1所述的not/nor/nand逻辑门可重构电路，其特征在于，所述衬底(1)为半导体材料，所述半导体材料包括硅si、锗ge、硅锗sige、绝缘体上硅soi或绝缘体上锗goi中的其中一种；所述绝缘界面层(2)为氧化硅材料sio2、氮化硅材料si3n4、氮氧化硅材料sion、氧化锗材料geo2或氧化铝材料al2o3中的其中一种；所述栅介质层(3)为绝缘氧化物，所述绝缘氧化物为氧化铪hfo2、氧化锆zro2、氧化铝al2o3、氧化镧la2o3、氧化钇y2o3、氧化钛tio2、氧化硅sio2或氧化锗geo2中的其中一种；所述栅电极(5)为氮化物金属，所述氮化物金属为氮化钽tan、氮化钛tin、氮化钼mon或氮化钨wn中的其中一种。8.一种存算一体芯片，其特征在于，包括芯片主体和具有逻辑器件与存储器件相互转换功能的权利要求1-7任一项所述的n沟道可移动离子晶体管，其中，所述n沟道可移动离子晶体管设置于所述芯片主体上。9.一种存算一体电路，其特征在于，包括电路板主体和权利要求8所述存算一体芯片，其中，所述存算一体芯片设置于所述电路板主体上。10.一种存算一体设备，其特征在于，包括外壳和权利要求9所述存算一体电路，其中，所述存算一体电路设置于所述外壳上。

技术总结
本发明公开了一种NOT/NOR/NAND逻辑门可重构电路、存算一体芯片及设备，包括n沟道可移动离子晶体管和上拉电阻R1；所述上拉电阻R1与n沟道可移动离子晶体管串联且n沟道可移动离子晶体管栅极独立设置；所述n沟道可移动离子晶体管的阈值电压为Vt，代表输入A1；所述n沟道可移动离子晶体管的栅极电压为Vin，代表输入A2；A1和A2为串行输入；上拉电阻R1一端连接可移动离子晶体管的漏极，且漏极电压作为输出Vout，上拉电阻R1的另一端接电源电压Vdd，所述n沟道可移动离子晶体管的源极为端口S，所述n沟道可移动离子晶体管的衬底为端口B；本发明可实现低功耗和高带宽信号传输，具有低制造成本，小电路面积和高带宽互连的优势。小电路面积和高带宽互连的优势。小电路面积和高带宽互连的优势。


技术研发人员：刘欢 李东亚 于飞 刘艳 韩根全 郝跃
受保护的技术使用者：西安电子科技大学杭州研究院
技术研发日：2023.06.05
技术公布日：2023/9/9