栅间氧化层的制备方法及屏蔽栅MOS器件的制备方法与流程

栅间氧化层的制备方法及屏蔽栅mos器件的制备方法
技术领域
1.本发明涉及半导体器件及半导体制造技术领域，尤其涉及一种栅间氧化层的制备方法及屏蔽栅mos器件的制备方法。


背景技术：

2.屏蔽栅mosfet(shield gate mosfet，sgt-mosfet)功率器件是一种基于传统沟槽式mosfet(u-mosfet)的一种改进型的沟槽式功率器件。屏蔽栅mosfet采用的是电荷耦合结构，即屏蔽栅mosfet的深沟槽具有两层多晶硅，上层多晶硅为栅极，下层多晶硅作为场板和器件源极相连辅助耗尽漂移区，相比于传统沟槽式mosfet功率器件，其开关速度更快，导通损耗更低，具有更好的器件性能。
3.传统的屏蔽栅mos器件，如图1所示，其栅极多晶硅底部平坦，栅极和源极相对面积较小，但在器件反向耐压时，由于电荷补偿原理，处于零电位的栅极多晶硅也会参与外延层漂移区的耗尽。相较器件场氧化层，栅间氧化层的厚度很薄，尤其当器件反向耐压时，外延和栅极多晶硅存在电势差，因此栅极多晶硅下方拐角处的栅间氧化层会存在峰值电场；且当栅极多晶硅层越深，器件外延和控制栅极电势差越大，栅极多晶硅层下方拐角处的栅间氧化层的电场强度就越大，栅氧越容易被击穿，从而对器件可靠性带来更大的挑战。
4.由于屏蔽栅mos器件的栅氧采用热生长方式形成，通过直接延长热生长时间增加栅氧厚度以提高此处耐压，就会额外增加器件设计过程中的热预算、增加设计复杂程度；且对于小pitch(焊盘的间距)器件，其沟槽开口更小，对填充工艺带来的挑战更高。通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，hdp cvd)直接生成隔离氧化层时容易产生空洞，后续氧化硅刻蚀时由于空洞的存在会使得栅源多晶硅之间隔离较差，进而导致栅源漏电异常。


技术实现要素：

5.为了解决以上技术问题，本发明提供了一种栅间氧化层的制备方法及屏蔽栅mos器件的制备方法。
6.本发明所解决的技术问题可以采用以下技术方案实现：
7.一种栅间氧化层的制备方法，包括：
8.步骤s1，提供一半导体基板，于所述半导体基板中形成至少一有源区沟槽，所述有源区沟槽中形成有底部侧壁的场氧化层以及填充的未掺杂的第一源极多晶硅层，所述场氧化层的厚度低于所述第一源极多晶硅层的厚度；
9.步骤s2，于所述半导体基板的第一主面淀积形成第一隔离氧化层，且所述有源区沟槽内的所述第一隔离氧化层具有一空洞；
10.步骤s3，将所述第一隔离氧化层刻蚀至与所述第一主面平齐，然后刻蚀所述有源区沟槽内的所述第一隔离氧化层，暴露出所述第一源极多晶硅层；
11.步骤s4，对所述第一源极多晶硅层进行第一导电类型杂质的注入，形成第二源极
多晶硅层，随后通过热氧化法在所述第二源极多晶硅层表面生成第二隔离氧化层，以在所述有源区沟槽中形成中间薄两边厚的栅间氧化层。
12.优选地，所述步骤s1包括：
13.步骤s11，在所述半导体基板的第一主面淀积一硬掩模层，选择性刻蚀所述硬掩模层，得到图形化的第一硬掩模窗口；
14.步骤s12，在所述第一硬掩模窗口的掩蔽下，于所述半导体基板中刻蚀出所述有源区沟槽；
15.步骤s13，通过热氧化法在所述有源区沟槽的底部和侧壁生长所述场氧化层，然后在所述场氧化层内淀积未掺杂的所述第一源极多晶硅层；
16.步骤s14，在所述半导体基板的第一主面淀积光刻胶，选择性刻蚀所述光刻胶，得到图形化的第二掩模窗口；
17.步骤s15，在所述第二硬掩模窗口的掩蔽下，对所述有源区沟槽内的所述场氧化层和所述第一源极多晶硅层进行刻蚀，所述场氧化层的刻蚀深度大于所述第一源极多晶硅层的刻蚀深度。
18.优选地，所述步骤s12中，所述有源区沟槽的开口范围为0.2μm-1.8μm；
19.所述有源区沟槽的刻蚀深度为1μm-10μm。
20.优选地，所述步骤s15中，所述第一源极多晶硅层的刻蚀深度为0.5μm-2μm。
21.所述场氧化层的刻蚀后的厚度为
22.优选地，所述步骤s2中的所述第一隔离氧化层采用高密度等离子体化学气相沉积法淀积形成，并产生所述空洞。
23.优选地，所述步骤s3包括：
24.步骤s31，在所述半导体基板的第一主面淀积光刻胶，选择性刻蚀所述光刻胶，得到图形化的第三掩模窗口；
25.步骤s32，在所述第三硬掩模窗口的掩蔽下刻蚀所述第一隔离氧化层，同时进行刻蚀废气检测，在开始检测到所述第一源极多晶硅层产生的刻蚀废气时停止刻蚀，以暴露出所述第一源极多晶硅层。
26.优选地，所述步骤s4包括：
27.步骤s41，在所述半导体基板的第一主面注入所述第一导电类型杂质，所述第一源极多晶硅层在所述第一隔离氧化层的刻蚀窗口的掩蔽下被注入第一导电类型杂质，以形成所述第二源极多晶硅层；
28.步骤s42，通过热氧化法在所述第二源极多晶硅层的表面生成所述第二隔离氧化层，中间的所述第二隔离氧化层的厚度小于与两侧的所述第一隔离氧化层的厚度，以在所述有源区沟槽中形成中间薄两边厚的所述栅间氧化层。
29.本发明还提供一种屏蔽栅mos器件的制备方法，包括：
30.采用上述的栅间氧化层的制备方法，在一半导体基板中的有源区沟槽中形成中间薄两边厚的栅间氧化层；
31.在所述栅间氧化层的上方形成栅极多晶硅层。
32.优选地，所述形成至少一所述有源区沟槽的同时还包括：
33.于所述半导体基板中形成有至少一终端区沟槽，于所述终端区沟槽中形成有底部
侧壁的场氧化层以及填充的未掺杂的第一源极多晶硅层。
34.优选地，所述形成栅极多晶硅层之后还包括：
35.于所述半导体基板中除所述有源区沟槽和所述终端区沟槽的区域形成第二导电类型的阱区；
36.于有源区的所述阱区内形成第一导电类型的源区；
37.于所述半导体基板的第一主面上方形成一介质层，并于所述介质层中形成对应所述阱区、终端区的所述第一源极多晶硅层的接触孔；
38.于所述介质层的上方形成一源极金属层，于所述半导体基板的第二主面形成一漏极金属层。
39.本发明技术方案的优点或有益效果在于：
40.本发明通过利用hdp cvd法生成隔离氧化层时产生的空洞，刻蚀后结合热氧化工艺注入再热生长的方法重新生长第二隔离氧化层，避免直接刻蚀hdp氧化层生成中间薄两边厚的栅间氧化层时因厚度过薄导致器件栅源隔离不足而导致漏电异常问题。
附图说明
41.图1为现有技术中，采用hdp cvd工艺的sgt mosfet元胞示意图；
42.图2为本发明的较佳实施例中，栅间氧化层的制备方法的流程示意图；
43.图3为本发明的较佳实施例中，步骤s1具体实施的流程示意图；
44.图4为本发明的较佳实施例中，步骤s3具体实施的流程示意图；
45.图5为本发明的较佳实施例中，步骤s4具体实施的流程示意图；
46.图6为本发明的较佳实施例中，在半导体基板第一主面淀积并刻蚀得到第一硬掩模窗口的剖面示意图；
47.图7为本发明的较佳实施例中，第一硬掩模窗口掩蔽下刻蚀有源区沟槽和终端区沟槽并形成场氧化层的剖面示意图；
48.图8为本发明的较佳实施例中，在沟槽内淀积源极多晶硅并形成第二掩模窗口的剖面示意图；
49.图9为本发明的较佳实施例中，在第二掩模窗口掩蔽下各向同性刻蚀有源区沟槽内场氧化层后的剖面示意图；
50.图10为本发明的较佳实施例中，在第一主面采用hdp工艺淀积特殊形貌隔离氧化层的剖面示意图；
51.图11为本发明的较佳实施例中，在第一主面刻蚀hdp工艺淀积的隔离氧化层后的剖面示意图；
52.图12为本发明的较佳实施例中，在第三硬掩模窗口掩蔽下对第一主面注入第一导电类型杂质的示意图；
53.图13为本发明的较佳实施例中，热生长隔离氧化层的剖面示意图；
54.图14为本发明的较佳实施例中，最终制备得到的器件元胞及终端结构的剖面示意图。
55.附图标记说明：
56.100、有源区；101、终端保护区；1、衬底；2、漂移区；3、硬掩模层；4、第一硬掩模窗
口；5、有源区沟槽；6、终端区沟槽；7、场氧化层；8、第一源极多晶硅层；9、光刻胶；10、第二掩模窗口；11、第一隔离氧化层；12、空洞；13、第三掩模窗口；14、栅氧化层；15、介质层；16、阱区；17、源区；18、接触孔；19、源极金属层；20、漏极金属层；21、隔离氧化层刻蚀窗口；22、第一导电类型杂质；23、第二源极多晶硅层；24、第二隔离氧化层；25、栅极多晶硅层。
具体实施方式
57.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
58.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
59.下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
60.参见图2，本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种栅间氧化层的制备方法，包括：
61.步骤s1，提供一半导体基板，于半导体基板中形成至少一有源区沟槽5，有源区沟槽5中形成有底部侧壁的场氧化层7以及填充的未掺杂的第一源极多晶硅层8，场氧化层7的厚度低于第一源极多晶硅层8的厚度；
62.其中，半导体基板分别有源区100和终端保护区101，包括第一导电类型的衬底1以及位于衬底1上方的第一导电类型的漂移区2。进一步的，漂移区2的上表面为半导体基板的第一主面，衬底1的下表面为半导体基板的第二主面。
63.进一步的，对于n型mosfet器件结构，第一导电类型为n型，第二导电类型为p型；对于p型mosfet，第一导电类型为p型，第二导电类型为n型。
64.步骤s2，于半导体基板的第一主面淀积形成第一隔离氧化层11，且有源区沟槽5内的第一隔离氧化层11具有一空洞12；
65.步骤s3，将第一隔离氧化层11刻蚀至与第一主面平齐，然后刻蚀有源区沟槽5内的第一隔离氧化层11，暴露出第一源极多晶硅层8；
66.步骤s4，对第一源极多晶硅层8进行第一导电类型杂质22的注入，形成第二源极多晶硅层23，随后通过热氧化法在第二源极多晶硅层23表面生成第二隔离氧化层24，以在有源区沟槽5中形成中间薄两边厚的栅间氧化层，栅间氧化层包括上述的第一隔离氧化层11和上述第二隔离氧化层24。
67.具体的，考虑到现有技术中hdp cvd法生成隔离氧化层时会产生空洞12，该空洞12会导致后续淀积的栅极多晶硅和源极多晶硅之间的隔离氧化层较薄，使得器件栅源漏电异常的问题，而通过直接增加栅间氧化层的厚度来提高栅极多晶硅层25下方拐角处的耐压，就会额外增加器件设计过程中的热预算、增加设计复杂程度。因此，在本实施例中，通过利用hdp cvd法生成隔离氧化层时产生的空洞12，刻蚀后结合热氧化工艺注入再热生长的方法重新生长第二隔离氧化层24，避免直接刻蚀hdp氧化层生成中间薄两边厚的栅间氧化层时因厚度过薄导致器件栅源隔离不足而导致漏电异常问题。
68.同时，以sgt mosfet器件作为基础，在常规设计和制造基础上通过上述步骤形成
的中间薄两边厚的栅间氧化层对屏蔽栅mos器件的栅极多晶硅层25下方拐角处的氧化层进行增强设计，通过使用hdp cvd工艺控制sgt mosfet器件的上下多晶硅之间的隔离氧化层生长，使得靠近沟槽侧壁处的氧化层较厚，后续刻蚀时较厚的氧化层阻挡使得氧化层继续保持两边厚中间薄的效果；同时结合现有热生长工艺，通过控制热生长时间以调节栅源之间的氧化层厚度，使其满足栅源隔离氧化层隔离厚度要求(大约200nm)，形成器件的栅间氧化层，最终达到中间薄两边厚的效果，使得sgt mosfet器件的栅极多晶硅下方拐弯处氧化层加厚，器件可靠性增强。
69.进一步的，本发明设计的中间薄两边厚的栅间氧化层的结构能够增强sgt mosfet器件的栅氧可靠性，且该结构与常规流程兼容，不需新制作额外的光刻版，不需要增加额外的设备，即可改善因栅极多晶硅层25下方拐角处氧化层较薄带来的可靠性问题。
70.作为优选的实施方式，其中，如图3所示，步骤s1包括：
71.步骤s11，如图6所示，在半导体基板的第一主面淀积一硬掩模层3，选择性刻蚀硬掩模层3，得到图形化的第一硬掩模窗口4；
72.步骤s12，如图7所示，在第一硬掩模窗口4的掩蔽下，于半导体基板中刻蚀出有源区沟槽5；
73.步骤s13，如图8所示，通过热氧化法在有源区沟槽5的底部和侧壁生长场氧化层7，然后在场氧化层7内淀积未掺杂的第一源极多晶硅层8；
74.步骤s14，在半导体基板的第一主面淀积光刻胶9，选择性刻蚀光刻胶9，得到图形化的第二掩模窗口10；
75.步骤s15，如图9所示，在第二硬掩模窗口的掩蔽下，对有源区沟槽5内的场氧化层7和第一源极多晶硅层8进行刻蚀，场氧化层7的刻蚀深度大于第一源极多晶硅层8的刻蚀深度。
76.具体的，在本实施例中，形成至少一有源区沟槽5的步骤包括：在半导体基板的第一主面淀积硬掩模层3，选择性刻蚀硬掩模层3，得到图形化的第一硬掩模窗口4；在第一硬掩模窗口4的掩蔽下通过光刻及刻蚀技术在第一导电类型漂移区2上做出有源区沟槽5，开口范围0.2μm-1.8μm，深度一般在1μm-10μm。
77.然后在有源区沟槽5的底部形成屏蔽栅结构，该屏蔽栅结构包括有源区沟槽5的底部和侧壁生长的场氧化层7以及填充的未掺杂的第一源极多晶硅层8。屏蔽栅结构的形成具体包括如下步骤：
78.通过热氧化(或热氧+淀积)的方法在第一导电类型漂移区2的有源区沟槽5的侧壁生长场氧化层7，场氧化层7的厚度范围优选为该氧化层一般作为场板氧化层来承受sgt mosfet漏源电压；
79.在场氧化层7内淀积未掺杂的第一源极多晶硅层8，第一源极多晶硅层8填满有源区沟槽5，第一源极多晶硅层8通过化学机械平坦化(cmp)被刻蚀至半导体基板的第一主面；
80.在半导体基板的第一主面淀积光刻胶9，选择性刻蚀光刻胶9，得到图形化的第二掩模窗口10；
81.在图形化的第二硬掩模窗口10掩蔽下，刻蚀位于有源区的第一源极多晶硅层8，该第一源极多晶硅层8相对硅表面的刻蚀深度为0.5μm-2μm；然后移除半导体基板的第一主面淀积的光刻胶9，有源区沟槽5内的场氧化层7使用酸刻蚀并保留
82.作为优选的实施方式，其中，步骤s12中，有源区沟槽5的开口范围为0.2μm-1.8μm；
83.有源区沟槽5的刻蚀深度为1μm-10μm。
84.作为优选的实施方式，其中，步骤s15中，第一源极多晶硅层8的刻蚀深度为0.5μm-2μm。
85.场氧化层7的刻蚀后的厚度为
86.作为优选的实施方式，其中，步骤s2中的第一隔离氧化层11采用高密度等离子体化学气相沉积法淀积形成，并产生空洞12。
87.具体的，在本实施例中，在半导体基板第一主面使用高密度等离子体化学气象沉积(hdp cvd)的工艺方法淀积第一隔离氧化层11。第一隔离氧化层11的厚度一般在左右。
88.在第一隔离氧化层11的沉积过程中，通过控制hdp cvd氧化硅填充效果，使得有源区沟槽5开口处隔离氧化硅连接在一起后则停止hdp填充，此时第一源极多晶硅层8的上方拐角靠近沟槽的两边的隔离氧化层较厚，中间隔离氧化层较薄，对于小pitch器件，有源区沟槽5开口处隔离氧化层相连，由于hdp工艺采用的是淀积加溅射的方法形成氧化层，在对台阶处生成氧化层是往往是在台阶内未填充满台阶上方开口处就会先闭合阻碍沟槽内填充，即第一隔离氧化层11的内部中间因hdp cvd控制原因产生空洞12。
89.作为优选的实施方式，其中，如图4所示，步骤s3包括：
90.步骤s31，在半导体基板的第一主面淀积光刻胶9，选择性刻蚀光刻胶9，得到图形化的第三掩模窗口13；
91.步骤s32，在第三硬掩模窗口的掩蔽下刻蚀第一隔离氧化层11，同时进行刻蚀废气检测，在开始检测到第一源极多晶硅层8产生的刻蚀废气时停止刻蚀，以暴露出第一源极多晶硅层8。
92.具体的，在本实施例中，使用cmp刻蚀所淀积的第一隔离氧化层11至硅片表面，在半导体基板的第一主面淀积光刻胶9，选择性刻蚀光刻胶9，得到图形化的第三掩模窗口13；在图形化的第三硬掩模窗口13掩蔽下，根据当前工艺平台刻蚀第一隔离氧化层11。进一步的，对于大pitch器件一般选择湿法刻蚀工艺，对于小pitch器件选择干法刻蚀工艺。
93.由于空洞12效果不可控，无法确定空洞12的大小，因此在刻蚀第一隔离氧化层11的过程中进行刻蚀废气检测，当开始检测到未掺杂的第一源极多晶硅层8刻蚀废气产生时立即停止刻蚀，此时第一隔离氧化层11靠近有源区的第一源极多晶硅层8上方两边拐角处的第一隔离氧化层11因hdp工艺控制较厚且存在淀积空洞12原因氧化层得以保留，第一源极多晶硅层8上方中间的第一隔离氧化层11较薄被刻蚀留下隔离氧化层刻蚀窗口21，第一源极多晶硅层8暴露在空气中。
94.作为优选的实施方式，其中，如图5所示，步骤s4包括：
95.步骤s41，在半导体基板的第一主面注入第一导电类型杂质22，第一源极多晶硅层8在第一隔离氧化层11的刻蚀窗口的掩蔽下被注入第一导电类型杂质22，以形成第二源极多晶硅层23；
96.步骤s42，通过热氧化法在第二源极多晶硅层23的表面生成第二隔离氧化层24，中间的第二隔离氧化层24的厚度小于与两侧的第一隔离氧化层11的厚度，以在有源区沟槽5中形成中间薄两边厚的栅间氧化层。
97.具体的，在本实施例中，在图形化的第三硬掩模窗口13掩蔽下，在半导体第一主面注入第一导电类型杂质22，第一源极多晶硅层8在隔离氧化层刻蚀窗口21发存在下，被注入第一导电类型杂质22，形成第一导电类型的第二源极多晶硅层23；随后进行热氧氧化，第二源极多晶硅层23在热氧氛围下于隔离氧化层刻蚀窗口21处生成第二隔离氧化层24，相比未掺杂的第一源极多晶硅层8，第二源极多晶硅层23因掺杂原因在热氧过程中生长氧化层速率更快，最终栅间氧化层的两边厚中间薄。
98.本发明还提供一种屏蔽栅mos器件的制备方法，包括：
99.采用上述的栅间氧化层的制备方法，在一半导体基板中的有源区沟槽5中形成中间薄两边厚的栅间氧化层；
100.在栅间氧化层的上方形成栅极多晶硅层25。
101.作为优选的实施方式，其中，在栅间氧化层的制备方法中形成至少一有源区沟槽5的同时还包括：
102.于半导体基板的终端保护区101中形成有至少一终端区沟槽6，于终端区沟槽6中形成有底部侧壁的场氧化层7以及填充的未掺杂的第一源极多晶硅层8。
103.具体的，在本实施例中，在形成至少一有源区沟槽5的同时，还包括形成至少一终端区沟槽6，形成至少一终端区沟槽6的步骤包括：在半导体基板的第一主面淀积硬掩模层3，选择性刻蚀硬掩模层3，得到图形化的第一硬掩模窗口4；在第一硬掩模窗口4的掩蔽下通过光刻及刻蚀技术在第一导电类型漂移区2上做出终端区沟槽6，开口范围0.2μm-1.8μm，深度一般在1μm-10μm。然后通过热氧化(或热氧+淀积)的方法在第一导电类型漂移区2的终端区沟槽6的底部和侧壁生长场氧化层7，场氧化层7的厚度范围优选为在场氧化层7内淀积未掺杂的第一源极多晶硅层8，第一源极多晶硅层8填满有源区沟槽5，第一源极多晶硅层8通过化学机械平坦化(cmp)被刻蚀至半导体基板的第一主面。
104.作为优选的实施方式，其中，如图14所示，形成栅极多晶硅层25之后还包括：
105.于半导体基板中除有源区沟槽5和终端区沟槽6的区域形成第二导电类型的阱区16；
106.于有源区100的阱区16内形成第一导电类型的源区17；
107.于半导体基板的第一主面上方形成一介质层15，并于介质层15中形成对应阱区16、终端保护区101的第一源极多晶硅层8的接触孔18；
108.于介质层15的上方形成一源极金属层19，于半导体基板的第二主面形成一漏极金属层20。
109.具体的，在本实施例中，如图14所示，为采用本发明制备方法制备得到的最终sgt mosfet有源区和终端区的截面剖视图。屏蔽栅mos器件还包括阱区16、源区17、介质层15、接触孔18、源极金属层19和漏极金属层20，其工艺与传统sgt mosfet制造流程相同，在此不再赘述。
110.下文中以n型沟道sgt mosfet为例对本发明实施例作进一步阐释和说明：
111.如图6所示，n型衬底1上生长n型漂移区2后生长淀积硬掩模层3，在第一硬掩模窗口4掩蔽下刻蚀硬掩模层3，生成由硬掩膜层3形成的硬掩膜窗口4。
112.如图7所示，在第一硬掩模窗口4的掩蔽下通过光刻及刻蚀技术在n型漂移区2上做出有源区沟槽5和终端区沟槽6，两者开口范围为0.2μm-1.8μm，深度为1μm-10μm。通过热氧
化(或热氧+淀积)的方法在n型漂移区2的有源区沟槽5和终端区沟槽6的侧壁生长场氧化层7，场氧化层7的厚度范围为此氧化层一般作为场板氧化层来承受sgt mosfet漏源电压。
113.如图8所示，在场氧化层7内淀积第一源极多晶硅层8，第一源极多晶硅层8填满有源区沟槽5和终端区沟槽6，第一源极多晶硅层8通过化学机械平坦化(cmp)被刻蚀至n型漂移区2表面，旋涂光刻胶9并通过光刻形成第二掩模窗口10。
114.如图9、10所示，在图形化的第二硬掩模窗口10掩蔽下，刻蚀位于有源区的第一源极多晶硅层8，相对硅表面刻蚀深度为0.5μm-2μm，半导体基板的第一主面淀积光刻胶9被移除，沟槽氧化层5使用酸各向同性刻蚀并保留在半导体基板第一主面使用hdp cvd法淀积第一隔离氧化硅11，第一隔离氧化硅11的厚度一般在左右。控制hdp cvd氧化硅填充效果，使得有源区沟槽5开口处隔离氧化硅连接在一起后则停止hdp填充，此时第一源极多晶硅层8的上方拐角靠近沟槽的两边的隔离氧化层较厚，中间隔离氧化层较薄，对于小pitch器件，有源区沟槽5开口处隔离氧化层更容易相连，由于hdp工艺采用的是淀积加溅射的方法形成氧化层，在对台阶处生成氧化层是往往是在台阶内未填充满台阶上方开口处就会先闭合阻碍沟槽内填充，即第一隔离氧化层11的内部中间因hdp cvd控制原因产生空洞12
115.如图11所示，使用cmp刻蚀所淀积的第一隔离氧化层11至硅片表面，在半导体基板的第一主面淀积光刻胶9，选择性刻蚀光刻胶9，得到图形化的第三硬掩模窗口13，在图形化的第三硬掩模窗口13掩蔽下，刻蚀隔离氧化硅11，第一隔离氧化层11靠近有源区的第一源极多晶硅层8上方两边拐角处的隔离氧化层因hdp工艺控制较厚且存在淀积空洞12原因氧化层得以保留，第一源极多晶硅层8上方中间的第一隔离氧化层11较薄被刻蚀留下隔离氧化层刻蚀窗口21，第一源极多晶硅层8暴露在空气中
116.如图12所示，在第三硬掩模窗口13掩蔽下，在半导体第一主面注入第一导电类型杂质22，第一导电类型杂质22通过隔离氧化层刻蚀窗口21被注入进第一源极多晶硅层8当中，形成第二源极多晶硅层23。
117.如图13所示，使用热氧化方法形成sgt mosfet器件的上下多晶硅层之间的第二隔离氧化层24，最终栅间氧化层的两边厚中间薄。
118.后续工艺与传统sgt mosfet制造流程相同，这里不再说明。
119.采用上述技术方案的优点或有益效果在于：
120.1)本发明灵活结合hdp淀积氧化层和热生长氧化层工艺，使得sgt mosfet隔离氧化层较为致密前提下增强屏蔽栅mos器件的栅氧可靠性，当器件反向耐压时，栅极多晶下方拐角处较厚的栅氧相比传统深度的栅极多晶硅，深度更浅，漂移区和栅极多晶硅之间的压降更小，器件可靠性大大提升。
121.2)本发明在屏蔽栅mosfet器件传统制造方法工艺流程基础上实现生长较厚的拐角处栅氧，在与现有流程完美兼容且不需额外掩模版增加制造成本前提下就可明显提升器件可靠性。
122.3)本发明利用刻蚀后注入再热生长的方法重新生长隔离氧化层，通过控制控制热生长时间，调节源极上方隔离氧化层至一定厚度，该厚度为常规热生长隔离氧化层的厚度，
不存在隔离不足导致栅源漏电问题，避免了直接刻蚀hdp氧化层生成中间薄两边厚隔离氧化层时，隔离氧化层厚度过薄导致器件栅源隔离不足而导致漏电异常问题。
123.4)本发明所采取的方法可同时解决小pitch器件在hdp cvd生成隔离氧化层过程中，产生的空洞问题。
124.以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

技术特征：
1.一种栅间氧化层的制备方法，其特征在于，包括：步骤s1，提供一半导体基板，于所述半导体基板中形成至少一有源区沟槽，所述有源区沟槽中形成有底部侧壁的场氧化层以及填充的未掺杂的第一源极多晶硅层，所述场氧化层的厚度低于所述第一源极多晶硅层的厚度；步骤s2，于所述半导体基板的第一主面淀积形成第一隔离氧化层，且所述有源区沟槽内的所述第一隔离氧化层具有一空洞；步骤s3，将所述第一隔离氧化层刻蚀至与所述第一主面平齐，然后刻蚀所述有源区沟槽内的所述第一隔离氧化层，暴露出所述第一源极多晶硅层；步骤s4，对所述第一源极多晶硅层进行第一导电类型杂质的注入，形成第二源极多晶硅层，随后通过热氧化法在所述第二源极多晶硅层表面生成第二隔离氧化层，以在所述有源区沟槽中形成中间薄两边厚的栅间氧化层。2.根据权利要求1所述的栅间氧化层的制备方法，其特征在于，所述步骤s1包括：步骤s11，在所述半导体基板的第一主面淀积一硬掩模层，选择性刻蚀所述硬掩模层，得到图形化的第一硬掩模窗口；步骤s12，在所述第一硬掩模窗口的掩蔽下，于所述半导体基板中刻蚀出所述有源区沟槽；步骤s13，通过热氧化法在所述有源区沟槽的底部和侧壁生长所述场氧化层，然后在所述场氧化层内淀积未掺杂的所述第一源极多晶硅层；步骤s14，在所述半导体基板的第一主面淀积光刻胶，选择性刻蚀所述光刻胶，得到图形化的第二掩模窗口；步骤s15，在所述第二硬掩模窗口的掩蔽下，对所述有源区沟槽内的所述场氧化层和所述第一源极多晶硅层进行刻蚀，所述场氧化层的刻蚀深度大于所述第一源极多晶硅层的刻蚀深度。3.根据权利要求2所述的栅间氧化层的制备方法，其特征在于，所述步骤s12中，所述有源区沟槽的开口范围为0.2μm-1.8μm；所述有源区沟槽的刻蚀深度为1μm-10μm。4.根据权利要求2所述的栅间氧化层的制备方法，其特征在于，所述步骤s15中，所述第一源极多晶硅层的刻蚀深度为0.5μm-2μm。所述场氧化层的刻蚀后的厚度为5.根据权利要求1所述的栅间氧化层的制备方法，其特征在于，所述步骤s2中的所述第一隔离氧化层采用高密度等离子体化学气相沉积法淀积形成，并产生所述空洞。6.根据权利要求1所述的栅间氧化层的制备方法，其特征在于，所述步骤s3包括：步骤s31，在所述半导体基板的第一主面淀积光刻胶，选择性刻蚀所述光刻胶，得到图形化的第三掩模窗口；步骤s32，在所述第三硬掩模窗口的掩蔽下刻蚀所述第一隔离氧化层，同时进行刻蚀废气检测，在开始检测到所述第一源极多晶硅层产生的刻蚀废气时停止刻蚀，以暴露出所述第一源极多晶硅层。7.根据权利要求1所述的栅间氧化层的制备方法，其特征在于，所述步骤s4包括：步骤s41，在所述半导体基板的第一主面注入所述第一导电类型杂质，所述第一源极多
晶硅层在所述第一隔离氧化层的刻蚀窗口的掩蔽下被注入第一导电类型杂质，以形成所述第二源极多晶硅层；步骤s42，通过热氧化法在所述第二源极多晶硅层的表面生成所述第二隔离氧化层，中间的所述第二隔离氧化层的厚度小于与两侧的所述第一隔离氧化层的厚度，以在所述有源区沟槽中形成中间薄两边厚的所述栅间氧化层。8.一种屏蔽栅mos器件的制备方法，其特征在于，包括：采用权利要求1至7中任意一项所述的栅间氧化层的制备方法，在一半导体基板中的有源区沟槽中形成中间薄两边厚的栅间氧化层；在所述栅间氧化层的上方形成栅极多晶硅层。9.根据权利要求8所述的屏蔽栅mos器件的制备方法，其特征在于，所述形成至少一所述有源区沟槽的同时还包括：于所述半导体基板中形成有至少一终端区沟槽，于所述终端区沟槽中形成有底部侧壁的场氧化层以及填充的未掺杂的第一源极多晶硅层。10.根据权利要求9所述的屏蔽栅mos器件的制备方法，其特征在于，所述形成栅极多晶硅层之后还包括：于所述半导体基板中除所述有源区沟槽和所述终端区沟槽的区域形成第二导电类型的阱区；于有源区的所述阱区内形成第一导电类型的源区；于所述半导体基板的第一主面上方形成一介质层，并于所述介质层中形成对应所述阱区、终端区的所述第一源极多晶硅层的接触孔；于所述介质层的上方形成一源极金属层，于所述半导体基板的第二主面形成一漏极金属层。

技术总结
本发明提供一种栅间氧化层的制备方法及屏蔽栅MOS器件的制备方法，包括：步骤S1，于半导体基板中形成有源区沟槽，有源区沟槽中形成有场氧化层以及第一源极多晶硅层，场氧化层的厚度低于第一源极多晶硅层的厚度；步骤S2，形成第一隔离氧化层，且第一隔离氧化层具有空洞；步骤S3，刻蚀第一隔离氧化层，暴露出第一源极多晶硅层；步骤S4，进行杂质注入，形成第二源极多晶硅层，随后通过热氧化法在第二源极多晶硅层表面生成第二隔离氧化层，以形成中间薄两边厚的栅间氧化层。有益效果：利用生成隔离氧化层时产生的空洞，刻蚀后结合热氧化法重新生长第二隔离氧化层，避免直接刻蚀生成栅间氧化层时因厚度过薄导致器件栅源隔离不足而导致漏电异常问题。漏电异常问题。漏电异常问题。


技术研发人员：张雨 俱帅 刘厚超 马一洁 苏亚兵 杜琪 苏海伟
受保护的技术使用者：上海维安半导体有限公司
技术研发日：2023.06.02
技术公布日：2023/9/9