用于补偿输入接收器电路处的串扰噪声的设备和方法与流程

用于补偿输入接收器电路处的串扰噪声的设备和方法
1.相关申请的交叉引用
2.本技术要求2021年1月27日提交的第17/160,204号美国非临时申请的提交权益。本技术出于所有目的以全文引用的方式并入本文中。


背景技术：

3.半导体存储器在许多电子系统中用于存储稍后可检索的数据。随着越来越需要电子系统更快、具有更大数据容量且消耗更少功率，已不断地开发可更快地进行存取、存储更多数据并使用更少功率的半导体存储器以便满足变化的需求。一部分开发包含创建用于控制和存取半导体存储器的新规范，从一代规范改变为下一代规范以便改进电子系统中的存储器的性能。
4.通常通过为存储器提供命令信号、存储器地址信号和时钟来控制半导体存储器。举例来说，可通过存储器控制器提供各种命令和地址信号以及时钟。命令信号可控制半导体存储器执行各种存储器操作，例如用以从存储器检索数据的读取操作以及用以存储数据到存储器的写入操作。可按相对于存储器接收相关联命令的已知定时在控制器与存储器之间提供数据信号。
5.利用新开发的存储器，所述存储器可设置有用于例如为命令和地址定时的系统时钟，且另外设置有用于为存储器提供的读取数据定时以及用于为提供给存储器的写入数据定时的数据时钟。所述存储器还可提供时钟给控制器以用于为数据提供到控制器的操作定时。
6.提供给存储器的外部时钟用以提供在存储器操作期间控制各种内部电路的定时的内部时钟。举例来说，内部时钟可用于对输入电路接收提供给存储器的各种信号(例如命令和地址信号)以及各种信号线上的数据信号的操作计时。输入电路的输入接收器接收和捕获来自信号线的输入信号。信号线上提供的信号可在另一信号线上产生噪声，被称为串扰噪声。串扰噪声可影响输入信号的信号完整性并且可使得输入接收器捕获错误命令、地址和/或数据。


技术实现要素：

7.如本文中所公开的设备和方法(包含电路、定时和操作参数)可用于减小信号线之间的串扰效应。在一些实例中，信号线的输入接收器电路可从一个或多个其它信号线接收输入信号。其它信号线上的信号可促成信号线上的输入信号中的串扰噪声。在一些实例中，输入接收器电路可使用来自其它信号线的输入信号减小或消除信号线上的输入信号上的串扰噪声的效应。在一些应用中，这可减少信号线上的输入信号的数据眼因串扰噪声造成的减小。
8.根据本公开的至少一个实例，一种设备可包含：输入接收器电路，其包括：差分对电路，其被配置成提供差分信号，其中所述差分对电路包括被配置成从第一信号线接收第一输入信号的输入侧和被配置成从参考输入接收参考信号的参考侧；和补偿电路，其包括
来自第二信号线的第二输入信号，其中所述参考侧上的电流至少部分地基于所述第二输入信号。
9.根据本公开的至少一个实例，一种设备可包含：负载装置；差分对电路，其包括与所述负载装置并联耦合的第一晶体管和第二晶体管，其中所述第一晶体管被配置成从第一信号线接收输入信号且所述第二晶体管被配置成接收参考信号，其中所述差分对电路被配置成提供差分信号；和补偿电路，其包括：第三晶体管，其与所述第二晶体管并联耦合且被配置成从第二信号线接收第二输入信号；第四晶体管，其与所述第二晶体管并联耦合且被配置成从第三信号线接收第三输入信号；第一耦合电路，其被配置成接收所述第二输入信号；和第二耦合电路，其被配置成接收所述第三输入信号。
10.根据本公开的至少一个实例，一种方法可包含：在输入接收器电路处从第一信号线接收第一输入信号；接收参考信号；从第二信号线接收第二输入信号；至少部分地基于所述第二输入信号，产生抑制信号；和基于所述第一输入信号、所述参考信号和所述抑制信号，提供差分信号。
附图说明
11.图1是根据本公开的实施例的系统的框图。
12.图2是根据本公开的实施例的设备的框图。
13.图3是根据本公开的实施例的输入电路的框图。
14.图4a是信号线的部分的说明。
15.图4b是说明图4a中示出的信号线上的信号的状态的定时图。
16.图5是根据本公开的实施例的输入接收器电路的至少一部分的框图。
17.图6是根据本公开的实施例的输入接收器电路的至少一部分的电路图。
18.图7是说明根据本公开的实施例的包含补偿电路的输入接收器电路的实例操作的定时图。
19.图8是根据本公开的实施例的输入接收器电路的至少一部分的电路图。
20.图9是说明根据本公开的实施例的包含补偿电路的输入接收器电路的实例操作的定时图。
21.图10是根据本公开的实施例的输入接收器电路的至少一部分的电路图。
22.图11是根据本公开的实施例的方法的流程图。
具体实施方式
23.公开用于减小信号线之间的串扰效应的设备和方法，包含电路、定时和操作参数。如本文中所阐释，信号线的输入接收器电路可从一个或多个其它信号线接收输入信号。其它信号线上的信号可促成信号线上的输入信号中的串扰噪声。输入接收器电路可使用来自其它信号线的输入信号减小或消除信号线上的输入信号上的串扰噪声的效应。在一些应用中，这可减少信号线上的输入信号的数据眼因串扰噪声造成的减小。
24.图1是根据本公开的实施例的系统100的框图。系统100包含控制器10和存储器系统105。存储器系统105包含存储器110(0)-110(p)(例如，“装置0”到“装置p”)，其中p是自然数。在一些实施例中，存储器110可为动态随机存取存储器(dram)。在一些实施例中，存储器
装置110可为双倍数据速率(ddr)dram。控制器10和存储器系统105经由一个或多个总线进行通信。存储器110(0)-110(p)可各自耦合到命令/地址、数据和时钟总线。在图1中所示的实例中，存储器系统105在命令/地址总线115上接收到命令和地址，且在控制器10和存储器系统105之间经由数据总线125提供数据。可经由时钟总线130在控制器与存储器系统105之间提供各种时钟信号。时钟总线130可包含信号线，用于提供由存储器系统105接收到的系统时钟ck_t和ck_c、由存储器系统105接收到的数据时钟wck_t和wck_c，以及由存储器系统105提供到控制器10的存取数据时钟信号rdqs_t和rdqs_c。总线中的每一个可包含在其上提供信号的一个或多个信号线。
25.由控制器10提供到存储器系统105的ck_t和ck_c时钟用于对命令和地址的提供和接收进行定时。wck_t和wck_c时钟以及rdqs_t和rdqs_c时钟用于对数据的提供定时。ck_t和ck_c时钟是互补的，wck_t和wck_c时钟是互补的，且rdqs_t和rdqs_c时钟是互补的。当第一时钟的上升边沿与第二时钟的下降边沿同时发生时，且当第二时钟的上升边沿与第一时钟的下降边沿同时发生时，时钟是互补的。
26.控制器10将命令提供到存储器系统105以执行存储器操作。存储器命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令和用于执行写入操作的写入命令)、用于执行模式寄存器写入和读取操作的模式寄存器写入和读取命令，以及其它命令和操作。由控制器10提供到存储器系统105的命令信号另外包含选择信号(例如，片选cs信号cs0、cs1、csp)。虽然向所有存储器110提供命令、地址、数据和时钟，但在相应选择信号线上提供的选择信号用以选择存储器110中的哪一个对命令作出响应并执行对应三操作。在本公开的一些实施例中，将相应选择信号提供到存储器系统105的每一存储器110。控制器10提供活动中选择信号来选择对应存储器110。当相应选择信号处于活动中时，选择对应存储器110以接收在命令/地址总线115上提供的命令和地址。
27.在操作中，当读取命令和相关联地址由控制器10提供到存储器系统105时，由选择信号选择的存储器110接收读取命令和相关联地址，且执行读取操作以向控制器10提供来自对应于相关联地址的存储器位置的读取数据。根据相对于读取命令的接收的定时，由选定存储器110将读取数据提供到控制器10。举例来说，定时可基于指示在读取命令之后当选定存储器110将读取数据提供到控制器10时，ck_t和ck_c时钟的时钟循环数(ck_t和ck_c时钟的时钟循环表示为tck)的读取时延(rl)值。rl值由控制器10编程于存储器110中。举例来说，rl值可编程于存储器110的相应模式寄存器中。如已知地，包含在存储器110中的每一个中的模式寄存器可编程有用于设置各种操作模式和/或选择存储器操作的特征的信息。所述设置中的一个可为rl值。
28.在选定存储器110准备将读取数据提供到控制器10时，控制器将活动中wck_t和wck_c时钟提供到存储器系统105。wck_t和wck_c时钟可由选定存储器110用以产生存取数据时钟rdqs_t和rdqs_c。当时钟定期在低时钟电平与高时钟电平之间转变时，时钟处于活动中。相反，当时钟维持恒定时钟电平且不定期转变时，时钟信号不处于活动中。rdqs_t和rdqs_c时钟由执行读取操作的存储器110提供给控制器10以用于将读取数据提供到控制器10的提供操作定时。控制器10可使用rdqs_t和rdqs_c时钟来接收读取数据。
29.在操作中，当写入命令和相关联地址由控制器10提供到存储器系统105时，由选择
信号选择的存储器110接收写入命令和相关联地址，且执行写入操作以将来自控制器10的数据写入到对应于相关联地址的存储器位置。根据相对于写入命令的接收的定时，由选定存储器110将写入数据提供到控制器10。举例来说，定时可基于指示在写入命令之后当写入数据由控制器10提供给选定存储器110时，ck_t和ck_c时钟的时钟循环数的写入时延(wl)值。wl值由控制器10编程于存储器110中。举例来说，wl值可编程于存储器110的相应模式寄存器中。
30.在选定存储器110准备从控制器10接收写入数据时，控制器将活动中wck_t和wck_c时钟提供到存储器系统105。wck_t和wck_c时钟可由选定存储器110用以产生内部时钟来对电路接收写入数据的操作进行定时。数据由控制器10提供，且选定存储器110根据写入到对应于存储器地址的存储器的wck_t和wck_c时钟接收写入数据。
31.图2是根据本公开的实施例的设备的框图。所述设备可以是半导体装置200，且将如此提及。半导体装置200可包含但不限于dram装置。在本公开的一些实施例中，半导体装置200可集成到单个半导体芯片中。在一些实施例中，半导体装置200可包含在图1的存储器110中。
32.半导体装置200包含存储器阵列250。存储器阵列250示出为包含多个存储器组。在图2的实施例中，存储器阵列250示出为包含八个存储器组bank0-bank7。每一存储器组包含多个字线wl、多个位线bl和/bl以及布置在所述多个字线wl与所述多个位线bl和/bl的相交点处的多个存储器单元mc。字线wl的选择由行解码器240执行，且位线bl和/bl的选择由列解码器245执行。在图2的实施例中，行解码器240包含用于每一存储器组的相应行解码器，且列解码器245包含用于每一存储器组的相应列解码器。位线bl和/bl耦合到相应感测放大器(samp)。来自位线bl或/bl的读取数据由感测放大器samp放大，且通过互补局部数据线(liot/b)、传输门(tg)和互补主数据线(miot/b)传输到读取/写入放大器255。相反地，从读取/写入放大器255输出的写入数据通过互补主要数据线miot/b、传输门tg和互补局部数据线liot/b传输到感测放大器samp，且写入于耦合到位线bl或/bl的存储器单元mc中。
33.半导体装置200可采用多个外部端子和cs信号，所述多个外部端子包含耦合到命令和地址总线以接收命令和地址的命令和地址与芯片选择(ca/cs)端子。外部端子可进一步包含时钟端子以接收时钟ck_t和ck_c和数据时钟wck_t和wck_c，且提供存取数据时钟rdqs_t和rdqs_c、数据端子dq和dm和供电端子以接收供电电势vdd、vss、vddq和vssq。
34.为时钟端子供应外部时钟ck_t和ck_c以提供给输入缓冲器220。外部时钟可为互补的。输入缓冲器220基于ck_t和ck_c时钟产生内部时钟iclk。iclk时钟提供到命令解码器215和内部时钟产生器222。内部时钟产生器222基于iclk时钟提供各种内部时钟lclk。lclk时钟可用于不同内部电路的定时操作。数据时钟wck_t和wck_c还被提供到外部时钟端子。wck_t和wck_c时钟提供给数据时钟电路275，所述数据时钟电路基于wck_t和wck_c时钟产生内部数据时钟。内部数据时钟提供给输入/输出电路260以对包含在输入/输出电路260中的电路的操作进行定时，例如提供给输入接收器电路(图2中未示出，参见例如图3)以对写入数据的接收进行定时。
35.ca/cs端子可供应有存储器地址。经由命令/地址输入电路205将供应给ca/cs端子的存储器地址传送到地址解码器212。地址解码器212接收地址并将经解码行地址xadd供应给行解码器240且将经解码列地址yadd供应给列解码器245。可为ca/cs端子供应命令。命令
的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令和用于执行写入操作的写入命令)、用于执行模式寄存器写入和读取操作的模式寄存器写入和读取命令，以及其它命令和操作。
36.命令可作为内部命令信号经由命令/地址输入电路205提供到命令解码器215。命令解码器215包含用以解码内部命令信号以产生用于执行操作的各种内部信号和命令的电路。举例来说，命令解码器215可提供行命令信号act以选择字线和列命令信号r/w来选择位线。
37.向供电端子供应供电电势vdd和vss。将供电电势vdd和vss供应到内部电压产生器电路270。内部电压产生器电路270基于供应到供电端子的供电电势vdd和vss产生各种内部电势vpp、vod、vary、vperi等。内部电势vpp主要用于行解码器240中，内部电势vod和vary主要用于包含在存储器阵列250中的感测放大器samp中，且内部电势vperi用于多个其它外围电路块中。
38.还向供电端子供应供电电势vddq和vssq。供电电势vddq和vssq被供应至输入/输出电路260。在本公开的一些实施例中，被供应至供电端子的供电电势vddq和vssq可为与被供应至供电端子的供电电势vdd和vss相同的电势。在本公开的另一实施例中，供应给供电端子的供电电势vddq和vssq可为与供应给供电端子的供电电势vdd和vss不同的电势。供应给供电端子的供电电势vddq和vssq用于输入/输出电路260，以使得输入/输出电路260产生的供电噪声不传播到其它电路块。
39.当接收到读取命令，并且随着读取命令及时供应行地址和列地址时，从存储器阵列250中对应于所述行地址和列地址的存储器单元读取读取数据。通过命令解码器215接收读取命令，所述命令解码器215提供内部命令以使得读取数据从存储器阵列250提供到读取/写入放大器255。读取数据经由输入/输出电路260从数据端子dq输出到外部。在外部从时钟端子提供rdqs_t和rdqs_c时钟以用于将输入/输出电路260提供读取数据的操作定时。外部端子dq包含若干单独端子，每个单独端子提供与rdqs_t和rdqs_c时钟的时钟边沿同步的数据位。
40.当接收到写入命令，并且随着写入命令及时供应行地址和列地址时，将供应给数据端子dq的写入数据写入到存储器阵列250中对应于所述行地址和列地址的存储器单元。可将数据掩码提供到数据端子dm以在写入到存储器时掩蔽数据的部分。写入命令被命令解码器215接收，所述命令解码器215提供内部命令以使得写入数据被输入/输出电路260中的输入接收器接收。wck_t和wck_c时钟还提供到外部时钟端子以用于将输入/输出电路260的输入接收器接收写入数据的操作定时。写入数据经由输入/输出电路260供应给读取/写入放大器255，且通过读取/写入放大器255供应给存储器阵列250以写入到存储器单元mc中。如先前所描述，外部端子dq包含若干单独端子。参考写入操作，每一外部端子dq同时接收数据位，且外部端子dq的数目对应于与wck_t和wck_c时钟的时钟边沿同步地同时接收到的数据位的数据宽度。
41.先前描述的电路中的各种电路可包含用以接收输入信号的输入接收器电路(还被称作输入接收器)。举例来说，输入接收器可包含在命令/地址输入电路205中以接收命令和地址信号并且接收选择信号。在另一实例中，输入接收器可包含在输入/输出电路260中以接收数据信号和/或与数据信号有关的信号(例如，数据掩蔽信号dm、错误校正码信号，包含
奇偶校验信号、数据总线转位信号等等)。输入接收器可接收由时钟定时的输入信号。举例来说，时钟ck_t和ck_c(或基于ck_t和ck_c时钟的时钟)可供用以接收命令和地址信号的输入接收器使用，且/或供用以接收选择信号的输入接收器使用。在另一实例中，时钟wck_t和wck_c(或基于wck_t和wck_c时钟的时钟)可供用以接收数据信号(或与数据信号有关的信号)的输入接收器使用。如先前所提及，当输入信号满足定义输入信号的特性(例如，电压和/或定时特性)的规范时，输入接收器可捕获有效输入信号。作为实例，输入信号可包含至少部分地基于预定义特性的时变电压特性。举例来说，预定义特性被称为“数据眼”，可指定信号必须存在的电压和/或时间，以便于保证输入接收器成功捕获信号。在另一实例中，预定义特性被称为“接收器掩码”，可指定信号不得存在的电压和/或时间，以便于保证输入接收器成功捕获信号。可在其它实例中使用其它预定义特性。无法保证输入接收器成功地捕获不满足规范的输入信号。
42.图3是根据本公开的实施例的输入电路300的框图。输入电路300可包含在输入/输出电路中。在本公开的一些实施例中，输入电路300包含在图2半导体装置200的输入/输出电路260中。可向输入电路300提供来自外部端子的输入信号in0-inn，其中n是自然数。在本公开的各种实施例中，输入信号可为例如命令和地址信号、选择信号、输入信号和/或数据信号。
43.可向输入电路300另外提供时钟clk_t和clk_c。clk_t和clk_c时钟可为互补的。clk_t和clk_c时钟可使得输入电路300捕获in0-inn信号，进而控制输入电路300的定时。在本公开的各种实施例中，clk_t和clk_c时钟可为例如系统时钟ck_t和ck_c、数据时钟wck_t和wck_c，以及/或基于系统时钟、数据时钟等等的时钟。
44.输入电路300包含从外部端子接收相应in信号的输入接收器电路310。clk_t和clk_c时钟使得输入接收器310中的每一个捕获相应in信号。输入接收器310另外接收参考电压vref。输入接收器310将相应in信号的电压与vref信号进行比较以确定相应in信号的逻辑电平并且提供具有与基于所述比较的逻辑电平相对应的电压的相应输出信号out。举例来说，电压大于vref电压的输入信号当被输入接收器捕获时被确定为1逻辑电平，且相反地，电压小于vref电压的输入信号当被输入接收器捕获时被确定为0逻辑电平。在一些实例中，输入接收器310可包含差分对电路(图3中未示出)，其中一侧接收相应in信号作为输入且另一侧接收vref作为输入。差分对的输出可供输入接收器310用以产生相应输出信号out。在一些实例中，差分对的输出可为差分信号。输入接收器提供的所得相应输出信号out的电压与基于相应输入信号的逻辑电平的逻辑电平相对应。out信号可提供给内部电路以用于另外操作，所述内部电路例如包含在输入/输出电路中的其它电路和/或读取放大器，例如读取放大器255。
45.随着存储器装置的大小减小，传输输入信号in0-inn的导电路径(还被称作信号线)的大小和间距也减小。输入信号in0-inn的数目增加也可能促使导电路径的大小和间距减小。这可增加信号线之间的电容耦合和/或其它干扰的风险。
46.图4a是信号线的部分的说明。在一些实施例中，信号线ch0-2可提供输入信号，例如图3中示出的输入信号in0-inn。在一些实例中，信号线ch0-2可为提供数据输入信号的数据信号线。如所提及，信号线ch0-2可被布线和/或大小设定成使得在信号线ch0-2中的一个或多个之间可发生电容耦合。在图4a所示的实例中，信号线ch1和相邻信号线ch0、ch2之间
的电容耦合分别被说明为电容401和403。信号线ch0和/或信号线ch2到信号线ch1的电容耦合可引起信号线ch1提供的输入信号失真。信号线上由电容耦合到其它信号线引起的输入信号失真可被称为串扰噪声或简称为串扰。
47.图4b是说明图4a中示出的信号线上的信号状态的定时图。在图4b所示的实例中，在时间t0之前，信号线ch0-2上的信号处于“低”状态(例如，低电压，逻辑
‘0’
)。在时间t0处或附近，驱动信号线ch0和信号线ch2以提供具有“高”状态(例如，高电压，逻辑
‘1’
)的信号。信号线ch0和ch2可被主机系统和/或控制器(例如图1中示出的控制器10)驱动，或响应于主机系统和/或控制器提供的命令或其它信号而被驱动。
48.虽然信号线ch1在时间t0处或附近不被驱动到高状态(例如，提供给信号线ch1的信号保持在低状态)，但归因于与信号线ch0和/或信号线ch2的电容耦合，在时间t1处或附近，信号线ch1被瞬时驱动到大于低状态的电平，进而更改信号线ch1上的视在信号。换句话说，噪声添加到信号线ch1上的信号。在一些情况下，电平可等于信号线ch0和ch2上的高状态。在其它情况下，电平可介于信号的低状态和高状态之间。由信号线ch0和ch2上的信号添加到信号线ch1上信号的噪声被称为串扰噪声。
49.信号线ch1上的信号偏离信号线ch1上的“真”信号的量可为串扰噪声的量值m。信号线ch1上的串扰噪声可为瞬态的并且随时间消散。信号线ch1上的信号可在恢复时间tau之后返回到其状态。在图4b所示的实例中，信号线ch1上的信号在时间t2处或附近返回到其真低状态。然而，取决于串扰噪声的量值m、恢复时间tau的长度和/或串扰噪声发生的时间，接收信号线ch1上的信号的输入接收器(例如，输入接收器310)可能不恰当地捕获信号。举例来说，输入接收器可能不正确地捕获与高状态相关联的逻辑电平，而非捕获与低状态相关联的逻辑电平。
50.输入接收器可包含差分对电路，其中信号线ch1上的输入信号与参考信号(例如参考电压vref)进行比较，并且使用输入信号和参考信号之间的差确定输入信号的逻辑状态且/或基于输入信号确定输入接收器将输出的信号(例如，out0-outn)的逻辑状态。信号线ch1上的串扰噪声可使得输入信号和参考信号之间的差指示的逻辑状态不同于在没有串扰噪声下真输入信号和参考信号之间的差指示的逻辑状态。
51.图4b中示出的串扰噪声仅为一个实例，且可在信号线ch1上发生串扰噪声的许多其它实例。举例来说，甚至当信号线ch0和ch2中的仅一个被驱动为高时，在信号线ch1上仍可发生串扰噪声。在另一实例中，当信号线ch1上的信号处于高状态且信号线ch0和/或信号线ch2上的信号被驱动为低时，可发生串扰噪声。在另一实例中，甚至当在不同方向上驱动信号线ch0和ch2(例如，一个信号线被驱动为高，而另一信号线被驱动为低)时，仍可发生串扰。另外，虽然仅在图4b的实例中示出直接相邻信号线之间的串扰，但作为直接相邻信号线的替代或补充，信号线可以其它空间关系电容耦合到信号线。另外，与一信号线电容耦合的信号线可能不同等地影响信号线(例如，信号线ch0可使得信号线ch1上的串扰噪声大于信号线ch2上的串扰噪声)。最后，虽然图4a和4b中仅示出三个信号线，但应理解，存储器装置可包含一个、两个或超过三个的信号线(例如，16个、32个、64个、128个、256个等等)。因此，信号线ch0和ch2本身可归因于其它相邻信号线(未示出)而经历串扰噪声。此外，在一些应用中，除电容耦合以外或作为电容耦合的补充的其它因素可促进串扰噪声。
52.如先前所描述，输入接收器电路在被时钟计时的情况下接收输入信号。输入信号
应满足针对输入接收器捕获输入信号(例如，准确地捕获输入信号的数据)而定义输入信号的特性的规范。无法保证输入接收器会成功地捕获不满足规范的输入信号。串扰噪声可使得输入信号无法满足规范。举例来说，如参考图4b所描述，串扰噪声可使得输入接收器捕获不正确逻辑状态。
53.随着信号速度(例如，时钟速度)增加和/或电压范围减小，可能越来越难以满足输入信号的规范。此外，随着存储器的大小减小且/或带宽增加，信号线的大小和/或信号线之间的间距可减小。这可增加信号线中的串扰噪声，进而可能阻碍输入信号满足输入接收器进行恰当捕获的规范。
54.如本文中更详细描述，举例来说，参考图5-11，根据本公开的实施例的输入接收器电路可减少或消除输入接收器在输入信号线上接收到的串扰的影响。在一些实施例中，信号线的输入接收器电路可从一个或多个其它信号线接收输入信号。在一些实施例中，其它信号线可为与所述信号线相邻的信号线。输入接收器电路可使用来自一个或多个其它信号线的输入信号产生抑制信号，所述抑制信号可用于减少或消除串扰对输入信号的影响。举例来说，在本公开的一些实施例中，产生的抑制信号匹配(例如，等于或约等于)信号线上的串扰噪声。在一些实施例中，抑制信号产生的效应抵消(或几乎抵消)信号线上的串扰噪声的效应。在一些实施例中，抑制信号可提供给输入接收器电路的差分对电路的参考侧(例如，接收参考信号，例如参考电压vref的侧)。差分对的另一侧可接收信号线(例如，输入侧)上的输入信号，所述输入信号可被串扰噪声引起失真(例如，信号线上存在串扰噪声)。在一些应用中，通过将匹配信号线上的串扰噪声的信号提供给差分对的参考侧，可减少或消除串扰噪声对信号线上的输入信号的影响。举例来说，在一些应用中，这可阻止输入接收器电路确定/捕获信号线上的输入信号的不正确逻辑状态。在一些应用中，这可增加有效数据眼和/或减小有效接收器掩码。
55.在一些实施例中，信号线的输入接收器电路可包含用于从其它信号线接收输入的装置。在一些实施例中，所述装置中的一个或多个可为可编程的。在一些实施例中，一个或多个装置的编程可确定来自另一信号线的信号对输入接收器电路产生的抑制信号的量值(例如，图4b中的量值m)的影响量。所述影响量可至少部分地基于信号线和其它信号线之间的电容耦合的程度。换句话说，所述影响量可至少部分地基于来自另一信号线的信号促成信号线上的串扰噪声的程度。在一些实施例中，编程一个或多个装置可确定期间提供抑制信号的时间段。在一些实施例中，期间提供抑制信号的时间段等于(或大致等于)信号线上的输入信号的恢复时间(例如，图4b中的恢复时间tau)。
56.图5是根据本公开的实施例的输入接收器电路的至少一部分的框图。在一些实施例中，输入接收器电路500可包含在输入接收器电路310中。输入接收器电路500可包含耦合到负载装置501的差分对电路507。负载装置501可包含一个或多个电阻器、锁存器、晶体管和/或其它装置。负载装置501可从差分对电路507接收差分信号。在图5所示的实例中，差分信号包含至少部分地基于在信号线上提供的输入信号input1的输入电流idin和至少部分地基于参考电压vref的参考电流idref。负载装置501可提供输出信号out。在一些实施例中，输出信号可至少部分地基于差分对提供的差分信号。在一些实例中，输出信号out的电压电平可指示类似于图3中示出的输出信号out0-outn的逻辑电平。在其它实例中，输出信号out可提供给输入接收器电路500的未示出的其它组件，所述其它组件产生指示一逻辑电
平的输出信号。
57.在理想操作中，输入电流idin可基于输入信号input1的状态发生变化，而参考电流idref保持恒定。因此，idin和idref之间的差指示输入信号input1。然而，输入电流idin可能不仅基于真输入信号input1而且归因于串扰噪声而发生变化。因此，输入电流idin和参考电流idref之间的差可能不反映输入信号input1的真状态。
58.为了补偿串扰噪声，输入接收器电路可包含补偿电路509。补偿电路509可从其它信号线接收一个或多个输入信号，所述一个或多个输入信号促使提供输入信号input1的信号线上的串扰。在图5所示的实例中，补偿电路509接收两个输入信号input0和input2。然而，在其它实例中，补偿电路509可从一个信号线或超过两个的信号线接收输入信号。
59.补偿电路509可基于输入信号input0和input2产生一个或多个抑制信号。在一些实施例中，抑制信号mitref可提供给差分对的参考侧。抑制信号mitref可使得参考电流idref以与串扰噪声使得输入参考电流idin改变的方式等同或近似的方式改变。当输入电流idin归因于串扰噪声引起的改变等于或类似于参考电流idref归因于抑制信号mitref的改变时，串扰噪声对输入电流idin和参考电流idref之间的差贡献较少或没有贡献。因此，输入电流idin和参考电流idref之间的差可更准确地反映真输入信号input1。
60.另外或替代地，补偿电路509可提供抑制信号mitin给差分对的输入侧。抑制信号mitin可补偿串扰噪声，使得可减少或消除输入电流idin归因于串扰噪声的改变。同样，这可允许输入电流idin和参考电流idref之间的差更准确地反映真输入信号input1。
61.在一些实施例中，补偿电路可包含一个或多个晶体管，所述晶体管具有可编程有效宽度以调整不同信号线上的信号对提供给差分对的参考侧的抑制信号的影响。补偿电路可另外包含将参考侧与输入接收器电路的差分对的输入侧耦合的耦合电路。在一些实施例中，耦合电路可包含低通滤波器。
62.图6是根据本公开的实施例的输入接收器电路的至少一部分的电路图。在一些实施例中，输入接收器电路600可包含在输入接收器电路310中。在一些实施例中，输入接收器电路600可用于实施输入接收器电路500。输入接收器电路600可包含差分对电路607，所述差分对电路607包含晶体管602和晶体管606。晶体管602的节点和晶体管606的节点可耦合到输入接收器电路600的负载装置601。负载装置601可包含一个或多个电阻器、锁存器、晶体管和/或其它装置。负载装置601可从差分对接收差分信号。在一些实例中，例如在图6中示出的实例中，差分信号可包含电流603(idin)和电流605(idref)。负载装置601可提供输出信号out。在一些实施例中，输出信号可至少部分地基于差分对提供的差分信号。在一些实例中，输出信号out可具有指示类似于图3中示出的输出信号out0-outn的逻辑电平的电压电平。在其它实例中，输出信号out可提供给输入接收器电路600的未示出的其它组件，所述其它组件产生指示逻辑电平的输出信号。
63.晶体管602的另一节点和晶体管506的另一节点可耦合到偏压电流产生器610，所述偏压电流产生器610可耦合到共同电压，即在图6所示的实例中为vss。电流603(idin)和605(idref)可穿过晶体管602和606流到偏压电流产生器610。晶体管602的栅极可在输入604处从信号线ch1接收输入信号input1。因此，输入接收器电路600的包含晶体管602的部分可被称为输入侧。在一些实施例中，输入信号可为经由dq信号线接收到的数据信号。晶体管606的栅极可在输入608处接收参考电压vref。因此，输入接收器电路600的包含晶体管
606的部分可被称为参考侧。在一些实施例中，vref可由电压产生器，例如电压产生器电路270提供。
64.输入接收器电路600可包含补偿电路609。在一些实施例中，补偿电路609的参考侧可包含与晶体管606并联耦合的晶体管612和晶体管616。晶体管612的栅极可在输入614处从信号线ch0接收输入信号input0，且晶体管616的栅极可从信号线ch2接收输入信号input2。在一些实施例中，信号线ch0和ch2可为与信号线ch1相邻的信号线，如图4a中所示。然而，在其它实施例中，信号线ch0和ch2可与信号线ch1具有其它空间关系。
65.在一些实施例中，补偿电路609的输入侧可包含与晶体管602并联耦合的晶体管628和晶体管630。补偿电路609可包含耦合补偿电路609的参考侧和输入侧的耦合电路636和638。晶体管628的栅极可经由耦合电路636从信号线ch0接收输入信号。在一些实例中，例如在图6中示出的实例中，耦合电路636可包含低通滤波器，所述低通滤波器包含电阻620和电容624。晶体管630的栅极可经由耦合电路638从信号线ch2接收输入信号。耦合电路可包含低通滤波器，所述低通滤波器包含电阻622和电容626，如在图6所示的实例中。
66.在操作中，包含晶体管602和606的差分对电路607至少部分地基于信号线ch1上的输入信号input1和参考电压vref而将差分信号提供给负载装置601。负载装置601可检测例如差分对的参考侧和输入侧之间的电压差和/或检测流过差分对的输入侧的电流idin 603与流过参考侧的电流idref 605的差。如前所述，电流之间的差可供负载装置601用以产生输出信号out。
67.信号线ch0和/或ch2上的电压改变(例如，向上或向下驱动输入信号)可将串扰噪声引入于信号线ch1上的输入信号input1中。也就是说，输入信号input1可为“真”信号和串扰噪声的总和(例如，input1＝input1true+噪声)。当引入了串扰噪声时，在跨晶体管502的电流iin随着输入信号input1的电压改变而改变时，电流idin 603的量值改变。通常，电流idref 605将归因于跨晶体管606的恒定电流iref而保持恒定。然而，归因于补偿电路609，电流idref 605另外基于跨晶体管612的电流imit0r和跨晶体管616的电流imit2r。电流imit0r和imit2r分别受输入信号input0和input2的改变影响。类似地，归因于补偿电路609，电流idin 603另外基于跨晶体管628的电流imit0i和跨晶体管630的电流imit2i。也就是说，idref＝iref+imit0r+imit2r且idin＝iin+imit0i+imit2i。补偿电路609可调整电流imit0r、imit2r、imit0i和/或imit2i以补偿ch1上的串扰噪声，使得虽然idref和idin可改变，但idref和idin之间的差更密切地反映归因于真输入信号input1而非串扰噪声引起的差。
68.在一些实施例中，电流603、605的改变量与来自信号线ch0-ch2的输入信号的加权平均值相等和/或成比例。施加至每一信号的权重可基于输入信号提供给的装置(例如，晶体管602、612、616、628和/或630)的有效宽度。在一些实施例中，差分对的输入侧上的装置(例如，晶体管602、628和630)的总宽度和差分对的参考侧上的装置(例如，晶体管606、612和616)的总宽度可为匹配的(例如，相等或几乎相等)。在一些实施例中，差分对的输入侧上的装置的总宽度和差分对的参考侧上的装置的总宽度可为不同的。
69.在一些实施例中，如对角线箭头所指示，晶体管612和628可为可编程的以设置变量var a。var a可对应于包含在输入接收器电路600中的晶体管612和628的有效宽度。类似地，晶体管616和630可为可编程的以设置变量var b，所述变量var b可对应于包含在输入
接收器电路600中的晶体管616和630的有效宽度。因此，差分对的参考侧上的晶体管的总有效宽度可等于差分对的输入侧上的晶体管的总有效宽度。晶体管的宽度可至少部分地确定来自信号线的输入信号有多少是会影响输入接收器电路600产生的抑制信号的量值的。举例来说，相比于当var a被设置为低值(例如，较小宽度的晶体管612和628包含在输入接收器电路600中)时，当var a被设置为高值(例如，较大宽度的晶体管612和628包含在输入接收器电路600中)时，来自信号线ch0的输入信号可对抑制信号具有较大影响。
70.var a和var b的值可至少部分地基于信号线ch0和ch2上的输入信号input0、input2有多少会分别促成信号线ch1上的输入信号input1中的串扰噪声。举例来说，如果信号线ch0上的输入信号input0比信号线ch2上的输入信号在信号线ch1上产生更多串扰噪声，那么var a可大于varb。串扰噪声贡献可出于各种原因(例如在制造期间的变化、布设不同信号线的差异、信号线之间的电容耦合程度或其组合)而在信号线之间不同。如果发现信号线ch0和/或ch2不促成信号线ch1上的串扰噪声，那么var a和/或var b可设置为零，这有效地去除从抑制信号对相应信号线上的输入信号的影响。
71.如果var a和/或var b的值设置过高，那么可使得信号线ch0和/或信号线ch2上的输入信号对抑制信号的促成作用太大，因此，抑制信号的量值可能不匹配信号线ch1的输入信号中的串扰噪声。类似地，如果var a和/或var b的值设置过低，那么可阻止信号线ch0和/或信号线ch2上的引起信号线ch1上的串扰噪声的输入信号充分地促成抑制信号，这同样可使得抑制信号的量值不匹配(例如，等于或约等于)信号线ch1的输入信号中的串扰噪声。
72.转向耦合电路636、638，在一些实施例中，电阻620和/或电阻622可为可编程的分别设置变量var d0和/或var d1，所述变量var d0和/或var d1可确定电阻的量值。电阻量值620可或可不等于电阻量值622。类似地，在一些实施例中，电容624和/或电容626可为可编程的以分别设置变量var c0和/或var c1，所述变量var c0和/或var c1可确定电容的量值。电容量值624可或可不等于电容量值626。电阻620、522和/或电容624、626可被编程为设置低通滤波器的rc时间常数(例如，tau)，使得相对于抑制信号的完整量值提供给差分对电路607的参考侧的时间，延迟抑制信号的完整量值提供给差分对电路607的输入侧的操作，如将参考图7更详细地描述。在一些实施例中，延迟可至少部分地基于信号线ch1上的输入信号input1从串扰噪声中恢复所花费的时间。
73.如果由var c0、var c1、var d0和var d1的值确定的rc时间常数不正确，那么可使得抑制信号的完整量值太快速或太缓慢地提供给差分对电路607的输入侧。然而，即使rc时间常数的设置不完美，在大多数情况下，抑制信号仍可减小信号线ch1的输入信号中的串扰噪声的效应。
74.耦合电路636的rc时间常数可不同于耦合电路638的rc时间常数。另外，在一些实施例中，变量var c0、var c1、var d0和/或var d1中的一个或多个可包含多个值(例如，var c0＝[var c00,var c01])。当沿第一方向(例如，从低到高)驱动信号线ch0或ch2上的输入信号时可使用所述值中的一个，且当沿第二方向(例如，从高到低)驱动信号线ch0或ch2上的输入信号时可使用另一值。在一些实施例中，n沟道装置可用于实施所述值中的一个，且p沟道装置可用于实施所述值中的另一个(例如，用于var c0和var c1的n沟道电容器和p沟道电容器)。
[0075]
在一些应用和/或架构中，编程var c0和var c1可优选地编程var d0和/或var d1。也就是说，在一些实施例中，电阻520、522的电阻值可为固定的，而电容524、526的电容值可为可编程的。举例来说，如果互补金属氧化物(cmos)开关用以实施可编程电阻和/或电容，那么电容器可受益于开关的全范围的栅极-源极电压(vgs)，而cmos开关可使可能需要启动到较高电压且可能归因于不同vgs而发生变化的电阻器部分短路。
[0076]
在一些实施例中，变量var a、var b、var c0、var c1、var d0和var d1可由存储器装置外部的装置(包含输入接收器电路600，例如存储器控制器，例如控制器10)编程。在一些实施例中，可在控制器和/或存储器装置执行的校准例程(例如，dq校准例程)期间设置变量的值。在一些实施例中，变量的值可存储于一个或多个模式寄存器(例如模式寄存器230)中。在一些实施例中，可在包含输入接收器电路600的装置的制造和/或测试期间设置所述变量中的一个或多个。举例来说，可在制造和/或测试期间设置var d0和/或var d1，且可在校准例程期间设置var c0和/或var c1。
[0077]
图7是说明根据本公开的实施例的包含补偿电路的输入接收器电路的实例操作的定时图。在一些实施例中，定时图700可说明输入接收器电路600的实例操作，且将参考输入接收器电路600描述定时图700中示出的信号。然而，图7中所示出的操作不限于输入接收器电路600。
[0078]
定时图700的第一线说明差分对的参考侧上的电流idref(例如图6中的差分对电路607的电流605idref)的状态。定时图700的第二线说明跨接收差分对的信号线上的输入信号的晶体管的电流iin(例如跨晶体管602的电流iin)的状态。定时图700的第三线说明归因于差分对的输入侧上的抑制信号(例如流过晶体管630和628的电流imiti)引起的电流imiti的状态。定时图700的最末线说明差分对的输入侧上的电流idin(例如差分对电路607的电流603idin)的状态。
[0079]
在定时图700中示出的实例操作中，输入接收器电路的信号线ch1上的输入信号的电压和其它信号线ch0、ch2上的输入信号的电压可与图4b中的实例中示出的相同。在时间t0处或附近，信号线ch0和ch2上的输入信号的电压可增加，如图4b中所示。归因于串扰噪声，在时间t1处或附近，信号线ch1上的输入信号也可能增加。电流iin可在时间t1处或附近，至少部分地响应于信号线ch1上的输入信号的电压增加而增加，这会增加晶体管602的导电性。在时间t1处或附近，在信号线ch1上的输入信号从串扰噪声恢复时，电流iin可逐渐减小。电流iin可在时间t2处或附近“恢复”。
[0080]
而且在时间t1处或附近，电流idref可增加。电流idref的增加可至少部分地响应于信号线ch0和ch2上的输入信号的电压增加。输入信号的电压增加可使得晶体管612和616的导电性增加，因此增加电流imit0r和imit2r。因为idref等于iref、imit0r和imit2r的总和，所以即使vref和iref保持不变，idref仍可增加。
[0081]
在电流iin和idref快速增加时，在时间t1处或附近，电流imiti开始逐渐增加。所述逐渐增加可至少部分地基于耦合电路636、638的低通滤波器的rc时间常数。电流imiti可在时间t2处或附近达到最大值(例如，平台期)。
[0082]
在时间t1处或附近，idin也增加。电流idin等于iin和imiti的总和。可通过imiti的逐渐增加来抑制归因于串扰噪声引起的iin的快速增加和逐渐衰减的影响。因此，idin的改变类似于idref的改变。
[0083]
因此，电流idin和电流idref之间的差可反映(或更密切地反映)归因于信号线ch1上的“真”输入信号(例如，不具有串扰噪声的输入信号)的电压与参考电压vref之间的差引起的差异，而不反映归因于包含在信号线ch1上的输入信号中的由信号线ch0和/或ch2上的电压改变引起的串扰噪声造成的差异。至少部分地基于电流imiti0r、imit2r、imit0i和/或imit2i提供抑制信号的效应，负载装置(例如负载装置601)检测到的差分信号可指示信号线ch1上的不具有串扰噪声的输入信号的状态，这可允许负载装置检测/捕获与信号线ch1上的输入信号相关联的正确逻辑状态。
[0084]
虽然图6中示出的使用低通滤波器的实例补偿电路609准许差分对的两侧上的晶体管的匹配，但耦合电路636、638的低通滤波器可允许差分对607的直流电(dc)电平依据信号线ch0和ch2上的输入信号而变化。在一些应用中，维持更稳定dc电平可以是合乎需要的。在一些实施例中，输入接收器可包含高通滤波器。在一些实施例中，高通滤波器可将来自其它信号线的输入信号电容耦合到输入接收器电路的差分对的参考侧。在一些实施例中，高通滤波器可耦合到参考电压。相较于图6中示出的低通滤波器实例，高通滤波器可将差分对的dc电平维持在更稳定电平处。
[0085]
图8是根据本公开的实施例的输入接收器电路的至少一部分的电路图。在一些实施例中，输入接收器电路800可包含在输入接收器电路310中。在一些实施例中，输入接收器电路800可用于实施输入接收器电路500。输入接收器电路800可包含差分对电路807，所述差分对电路807包含输入侧上的晶体管802和参考侧上的晶体管806。晶体管802的节点和晶体管806的节点可耦合到输入接收器电路800的负载装置801。负载装置801可包含一个或多个电阻器、锁存器、晶体管和/或其它装置。负载装置801可提供输出信号out。在一些实例中，输出信号out的电压电平可指示类似于图3中示出的输出信号out0-outn的逻辑电平。在其它实例中，输出信号out可提供给输入接收器电路800的未示出的其它组件，所述其它组件产生指示一逻辑电平的输出信号。
[0086]
晶体管802的另一节点和晶体管806的另一节点可耦合到偏压电流产生器810，所述偏压电流产生器810可耦合到共同电压，在图8所示的实例中为vss。电流可从负载装置801穿过晶体管802和806流到偏压电流产生器810。晶体管802的栅极可在输入804处从信号线ch1接收输入信号。在一些实施例中，输入信号可为经由dq信号线接收到的数据信号。晶体管806的栅极可在输入808处接收参考电压vref。在一些实施例中，vref可由电压产生器(例如电压产生器270)提供。
[0087]
输入接收器电路800可包含补偿电路809。在一些实施例中，补偿电路809可在参考侧上包含具有与晶体管606并联耦合的节点的晶体管812和晶体管816。相比于图6的输入接收器电路600，补偿电路809在差分对电路807的输入侧上不包含额外装置。晶体管812的栅极可在输入814处经由耦合电路836从信号线ch0接收输入信号，所述耦合电路836具有包含电容824和电阻820的高通滤波器。晶体管816的栅极可经由耦合电路838从信号线ch2接收输入信号，所述耦合电路838具有包含电容826和电阻822的高通滤波器。耦合电路836、838可耦合到参考电压vref。在一些实施例中，信号线ch0和ch2可为与信号线ch1相邻的信号线，如图4a中所示。然而，在其它实施例中，信号线ch0和ch2可与信号线ch1具有其它空间关系。
[0088]
补偿电路809可在差分对的参考侧产生抑制信号，所述抑制信号缓解存在于信号
线ch1上的输入信号中的串扰噪声。耦合电路836、838的高通滤波器可传送信号线ch0和ch2上的输入信号的瞬态改变，所述瞬态改变可引起差分对的参考侧的电流805改变，所述电流805改变匹配归因于信号线ch1上的输入信号的串扰噪声引起的差分对的输入侧上的电流803改变，如将参考图9更详细地描述。
[0089]
至少部分地基于耦合到vref，虽然耦合电路836、838可准许idref的瞬态改变匹配归因于串扰噪声引起的idin的瞬态改变，但耦合电路836、838可使施加至晶体管812和816的电压倾向于返回到vref。因此，输入接收器电路800的dc电平可保持在参考电压vref处或接近于参考电压vref。相比之下，输入接收器电路600的dc电平至少部分地基于信号线ch0和ch2上的输入信号的电平改变而变化。在一些应用中，维持输入接收器电路600提供的更稳定dc操作电平可为有利的。举例来说，当差分对被设计成在特定dc操作电平处最佳工作(例如，提供最大范围的差分信号)时。
[0090]
类似于输入接收器电路600，可通过设置变量var d0、var d1、var c0和/或var c1来编程电阻820、822和/或电容824、826的电阻和电容。电阻和电容的值可以确定耦合电路836、838的高通滤波器的rc时间常数。如参考图6所描述，rc时间常数可至少部分地基于信号线ch1上的输入信号的恢复时间。
[0091]
也类似于输入接收器电路600，可通过设置变量var a和var b来分别编程晶体管812和晶体管816的有效宽度。所述宽度可以确定信号线ch0和ch2上的输入信号对抑制信号的量值的影响程度。然而，因为差分对的输入侧上不存在额外装置，所以var a和var b的范围和/或相对值可使得晶体管806、812和816的总有效宽度等于晶体管802的宽度。
[0092]
在一些实施例中，变量var a、var b、var c0、var c1、var d0和var d1可由存储器装置外部的装置(包含输入接收器电路800，例如存储器控制器，例如控制器10)编程。在一些实施例中，可在控制器和/或存储器装置执行的校准例程(例如，dq校准例程)期间设置变量的值。在一些实施例中，变量的值可存储于一个或多个模式寄存器(例如模式寄存器230)中。在一些实施例中，可在包含输入接收器电路800的装置的制造和/或测试期间设置变量中的一个或多个。
[0093]
图9是说明根据本公开的实施例的包含补偿电路的输入接收器电路的实例操作的定时图。在一些实施例中，定时图900可说明输入接收器电路800的实例操作，且将参考输入接收器电路800描述定时图900中示出的信号。然而，图9中所示出的操作不限于输入接收器电路800。
[0094]
定时图700的第一线说明差分对的输入侧上的电流idin(例如差分对电路807的电流803idin)的状态。定时图900的第二线说明差分对的参考侧上的电流idref(例如图8中的差分对电路807的电流805idref)的状态。
[0095]
在定时图900中示出的实例操作中，输入接收器电路的信号线ch1上的输入信号的电压和其它信号线ch0、ch2上的输入信号的电压可与图4b中的实例中示出的相同。在时间t0处或附近，信号线ch0和ch2上的输入信号的电压可增加，如图4b中所示。归因于串扰噪声，在时间t1处或附近，信号线ch1上的输入信号也可能增加。电流idin可在时间t1处或附近，至少部分地响应于信号线ch1上的输入信号的电压增加而增加，这会增加晶体管802的导电性。在时间t1处或附近，在信号线ch1上的输入信号从串扰噪声恢复时，电流idin可逐渐减小。电流idin可在时间t2处或附近“恢复”。
[0096]
也在时间t1处或附近，电流idref可增加。电流idref的增加可至少部分响应于信号线ch0和ch2上的输入信号的电压增加。输入信号的电压增加可使得晶体管812和816的导电性增加，因此增加电流imit0r和imit2r。因为idref等于iref、imit0r和imit2r的总和，所以即使vref和iref保持不变，idref仍可增加。在时间t1处或附近，电流idref归因于耦合于晶体管812、816与参考电压vref之间的耦合电路836、838而逐渐减小。idref的逐渐减小可至少部分地基于耦合电路836、838的高通滤波器的rc时间常数。因此，idref可在时间t2处或附近趋近原始状态。
[0097]
如图9中所示，imit0r和imit2r提供的抑制信号可使得idref增加达等于或接近于归因于信号线ch1上的输入信号中的串扰噪声引起的idin的增加量。电流idin和电流idref之间的差可反映(或更密切反映)归因于信号线ch1上的“真”输入信号(例如，不具有串扰噪声的输入信号)的电压与参考电压vref之间的差引起的差异，而不反映归因于包含在信号线ch1上的输入信号中的由信号线ch0和/或ch2上的电压改变引起的串扰噪声造成的差异。因此，负载装置(例如负载装置801)检测到的差分信号可指示信号线ch1上的不具有串扰噪声的输入信号的状态，这可允许负载装置检测/捕获与信号线ch1上的输入信号相关联的正确逻辑状态。
[0098]
如所论述，在输入接收器电路600和800的差分对的一侧或两侧上提供的额外晶体管可为可编程的以调整包含在输入接收器电路600和800中的晶体管的有效宽度。调整所述宽度准许对通过晶体管的电流的控制以及差分对的两侧上的总晶体管宽度的匹配。然而，在一些架构中，提供具有可调整宽度的晶体管可为昂贵或者不切实际的。因此，用于控制穿过晶体管的电流的其它技术可以是合乎需要的。在一些实施例中，可编程偏压电流产生器可用于控制穿过输入接收器电路中的晶体管中的一个或多个的电流。
[0099]
图10是根据本公开的实施例的输入接收器电路的至少一部分的电路图。在一些实施例中，输入接收器电路1000可包含在输入接收器电路310中。在一些实施例中，输入接收器电路1000可用于实施输入接收器电路500。输入接收器电路1000可包含差分对电路1007，所述差分对电路1007包含输入侧上的晶体管1002和参考侧上的晶体管1006。晶体管1002的节点和晶体管1006的节点可耦合到输入接收器电路1000的负载装置1001。负载装置1001可包含一个或多个电阻器、锁存器、晶体管和/或其它装置。负载装置701可提供输出信号out。在一些实例中，输出信号out的电压电平可指示类似于图3中示出的输出信号out0-outn的逻辑电平。在其它实例中，输出信号out可提供给输入接收器电路1000的未示出的其它组件，所述其它组件产生指示一逻辑电平的输出信号。
[0100]
晶体管1002的另一节点和晶体管1006的另一节点可耦合到偏压电流产生器1010，所述偏压电流产生器1010可耦合到共同电压，在图10所示的实例中为vss。电流可从负载装置1001穿过晶体管1002和1006流到偏压电流产生器1010。晶体管1002的栅极可在输入1004处从信号线ch1接收输入信号。在一些实施例中，输入信号可为经由dq信号线接收到的数据信号。晶体管1006的栅极可在输入1008处接收参考电压vref。在一些实施例中，vref可由电压产生器(例如电压产生器270)提供。
[0101]
输入接收器电路1000可包含补偿电路1009。在一些实施例中，补偿电路1009的参考侧可包含节点耦合到与负载装置1001耦合的晶体管1006的节点的晶体管1012和晶体管1016。晶体管1012可具有耦合到补偿电路1009的偏压电流产生器1032的另一节点，且晶体
管1016可具有耦合到补偿电路1009的偏压电流产生器1034的另一节点。晶体管1012的栅极可在输入1014处从信号线ch0接收输入信号且晶体管1016的栅极可从信号线ch2接收输入信号。在一些实施例中，信号线ch0和ch2可为与信号线ch1相邻的信号线，如图4a中所示。然而，在其它实施例中，信号线ch0和ch2可与信号线ch1具有其它空间关系。
[0102]
在一些实施例中，补偿电路1009的输入侧可包含节点耦合到与负载装置1001耦合的晶体管1002的节点的晶体管1028和晶体管1030。晶体管1028可具有耦合到偏压电流产生器1032的另一节点，且晶体管1030可具有耦合到偏压电流产生器1034的另一节点。晶体管1028的栅极可经由具有低通滤波器的耦合电路1036从信号线ch0接收输入信号，所述低通滤波器包含电阻器1020和电容器1024。晶体管1030的栅极可经由具有低通滤波器的耦合电路1038从信号线ch2接收输入信号，所述低通滤波器包含电阻器1022和电容器1026。
[0103]
输入接收器电路1000可以与图6中示出的输入接收器电路600类似的方式操作以产生抑制信号来抵消信号线ch1上的输入信号中的串扰噪声的效应。然而，相比于输入接收器电路600，晶体管1012、1016、1028和1030的宽度可为固定的。在一些实施例中，晶体管1012、1016、1028和1030的宽度可被选择为使得差分对电路1007的任一侧上的晶体管的总宽度相等。替代地，可通过设置变量vari0和var i1的值来分别编程偏压电流产生器1032和1034提供的偏压电流的量值。类似于晶体管的宽度，偏压电流的量值可确定信号线ch0和ch2上的输入信号提供的对抑制信号的贡献的量值。因此，偏压电流产生器1032和1034提供的偏压电流可用于控制抑制信号的量值。也就是说，偏压电流产生器1032和1034可用于更改流过差分对电路1007的参考侧的电流1005和流过差分对电路1007的输入侧的电流1003以补偿串扰噪声对提供给负载装置1001的差分信号的效应。在一些应用和/或架构中，与晶体管的有效宽度相比可能更容易调整偏压电流产生器产生的偏压电流的量值。
[0104]
类似于输入接收器电路600，可通过设置变量var d0、var d1、var c0和/或var c1来编程电阻1020、1022和/或电容1024、1026的电阻和电容。电阻和电容的值可以确定低通滤波器1036、1038的rc时间常数。
[0105]
在一些实施例中，变量var i0、var i1、var c0、var c1、var d0和var d1可由存储器装置外部的装置(包含输入接收器电路1000，例如存储器控制器，例如控制器10)编程。在一些实施例中，可在控制器和/或存储器装置执行的校准例程(例如，dq校准例程)期间设置变量的值。在一些实施例中，变量的值可存储于一个或多个模式寄存器(例如模式寄存器230)中。在一些实施例中，可在包含输入接收器电路1000的装置的制造和/或测试期间设置变量中的一个或多个。
[0106]
图11是根据本公开的实施例的方法的流程图。在一些实施例中，方法1100可由存储器装置(例如存储器110和/或半导体存储器装置200)整体或部分地执行。在一些实施例中，方法1100可由输入接收器电路(例如输入接收器电路310、输入接收器电路500、输入接收器电路600、输入接收器电路800和/或输入接收器电路1000)整体或部分地执行。
[0107]
在框1102处，可执行“在输入接收器电路处从第一信号线接收第一输入信号”。在一些实施例中，可在输入接收器电路的差分对的输入侧接收输入信号。在框1104处，可执行“接收参考信号”。在一些实施例中，可在差分对的参考侧接收参考信号。在一些实施例中，参考信号可为参考电压。在一些实施例中，参考电压可由参考电压产生器提供。
[0108]
在框1106处，可执行“从第二信号线接收第二输入信号”。在一些实施例中，可在差
分对的参考侧接收第二输入信号。在一些实施例中，可在耦合到差分对的参考侧的晶体管处接收第二输入信号。在一些实施例中，第二输入信号可通过高通滤波器的电容来电容耦合到晶体管。在一些实施例中，可由耦合到第二输入和差分对的输入侧的低通滤波器接收第二输入。
[0109]
在框1108处，可执行“至少部分地基于第二输入信号产生抑制信号”。在一些实施例中，抑制信号的量值和持续时间可基于第一信号线上的串扰噪声信号的量值和持续时间。在一些实施例中，所述量值可至少部分地基于第一信号线和第二信号线之间的影响程度(例如，电容耦合程度)。在一些实施例中，持续时间可基于第一信号线上的第一信号的恢复时间。
[0110]
在框1110处，可执行“基于第一输入信号、参考信号和抑制信号提供差分信号”。在一些实施例中，可通过负载装置(例如负载装置501、601、801和/或901)接收差分信号。在一些实施例中，差分信号可指示在没有串扰噪声信号的影响下第一输入信号和参考信号之间的差。也就是说，所产生的抑制信号可匹配串扰噪声信号并且抵消串扰噪声对第一输入信号和参考信号之间的差的效应。
[0111]
任选地，在框1112处，可执行“设置输入接收器电路的至少一个组件的至少一个变量”。在一些实施例中，所述至少一个变量至少部分地基于第一信号线与第二信号线之间的电容耦合程度或第一信号线上的第一输入信号的恢复时间中的至少一个。在一些实施例中，可通过将一个或多个值存储于模式寄存器中来执行所述设置。在一些实施例中，在一些实施例中，所述值可通过存储器装置的另一组件存储于模式寄存器中。在其它实施例中，可至少部分地基于主机系统或控制器(例如控制器10)提供的信号来存储所述值。举例来说，控制器可提供将与模式寄存器写入命令一起存储于模式寄存器中的值。在一些实施例中，可在校准例程期间执行所述至少一个变量的设置。在一些实施例中，所述至少一个组件包括晶体管、滤波器或偏压电流产生器中的至少一个。在一些实施例中，所述至少一个变量包括晶体管的有效宽度、滤波器的时间常量或偏压电流产生器的电流中的至少一个。
[0112]
本文所公开的设备和方法可减小归因于信号线之间的串扰引起的效应。如本文中所公开，来自其它信号线的输入信号可供输入接收器电路用以产生抑制信号，所述抑制信号可减小或消除信号线上的输入信号中的串扰噪声的效应。在一些应用中，减小串扰噪声的效应可使输入信号更容易满足预定义特性，所述预定义特性指定其中信号必须存在/不存在的电压和/或时间，以便保证输入接收器电路成功捕获信号。
[0113]
本文中阐述某些细节以提供对本公开的实例的充分理解。然而，本领域技术人员将明白，可在没有这些具体细节的情况下实践本公开的实例。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限于这些特定实例。在其它情况下，尚未详细地展示众所周知的电路、控制信号、时序协议和软件操作，以便避免不必要地混淆本公开。另外，例如“耦合(couples和coupled)”的术语意味着两个组件可直接或间接地电耦合。间接耦合可暗指两个组件通过一个或多个中间组件耦合。

技术特征：
1.一种设备，其包括：输入接收器电路，其包括：差分对电路，其被配置成提供差分信号，其中所述差分对电路包括被配置成从第一信号线接收第一输入信号的输入侧和被配置成从参考输入接收参考信号的参考侧；和补偿电路，其包括来自第二信号线的第二输入信号，其中所述参考侧上的电流至少部分地基于所述第二输入信号。2.根据权利要求1所述的设备，其中所述差分对电路包括被配置成接收所述第一输入的第一晶体管和被配置成接收所述参考输入的第二晶体管；且所述补偿电路包括被配置成接收所述第二输入的第三晶体管，其中所述第三晶体管与所述第二晶体管并联耦合。3.根据权利要求2所述的设备，其中所述第三晶体管的有效宽度是可编程的。4.根据权利要求3所述的设备，其中所述第三晶体管的所述有效宽度至少部分地基于作为对所述第二输入信号的响应的所述第一信号线上的串扰噪声的量值和持续时间。5.根据权利要求1所述的设备，其中所述补偿电路另外包括耦合到所述差分对电路的所述输入侧和所述第二输入的低通滤波器，其中所述低通滤波器的时间常量是可编程的，其中所述时间常量至少部分地基于所述第一信号线上的串扰噪声的量值和持续时间。6.根据权利要求1所述的设备，其中所述补偿电路另外包括耦合到所述参考信号和所述第二输入的高通滤波器，其中所述高通滤波器的时间常量是可编程的，其中所述时间常量至少部分地基于所述第一信号线上的串扰噪声的量值和持续时间。7.根据权利要求1所述的设备，其中所述差分对电路包括：第一晶体管，其被配置成接收所述第一输入；和第二晶体管，其被配置成接收所述参考输入，其中所述第一晶体管和所述第二晶体管并联耦合于负载装置和第一偏压电流产生器之间；且其中所述补偿电路另外包括：第三晶体管，其被配置成接收所述第二输入，其中所述第三晶体管耦合于所述差分对电路的所述参考侧上所述负载装置与第二偏压电流产生器之间；和第四晶体管，其耦合于所述差分对电路的所述输入侧上的所述负载装置与所述第二电流产生器之间。8.根据权利要求7所述的设备，其中所述补偿电路另外包括耦合于所述第四晶体管的栅极与所述第二输入之间的低通滤波器。9.根据权利要求7所述的设备，其中所述第二偏压电流产生器的电流是可编程的，其中所述电流至少部分地基于所述第一信号线和所述第二信号线之间的电容耦合程度。10.一种设备，其包括：负载装置；差分对电路，其包括与所述负载装置并联耦合的第一晶体管和第二晶体管，其中所述第一晶体管被配置成从第一信号线接收输入信号且所述第二晶体管被配置成接收参考信号，其中所述差分对电路被配置成提供差分信号；和补偿电路，其包括：第三晶体管，其与所述第二晶体管并联耦合且被配置成从第二信号线接收第二输入信
号；第四晶体管，其与所述第二晶体管并联耦合且被配置成从第三信号线接收第三输入信号；第一耦合电路，其被配置成接收所述第二输入信号；和第二耦合电路，其被配置成接收所述第三输入信号。11.根据权利要求10所述的设备，其另外包括：第五晶体管，其与所述第一晶体管并联耦合，其中所述第五晶体管被配置成接收所述第一耦合电路的输出；和第六晶体管，其与所述第一晶体管并联耦合，其中所述第六晶体管被配置成接收所述第二耦合电路的输出，其中所述第一耦合电路和所述第二耦合电路各自包括低通滤波器。12.根据权利要求11所述的设备，其中所述第五晶体管的有效宽度匹配所述第三晶体管的有效宽度，且所述第六晶体管的有效宽度匹配所述第四晶体管的有效宽度，其中所述第三晶体管、第四晶体管、第五晶体管和第六晶体管的所述有效宽度是可编程的。13.根据权利要求12所述的设备，其中所述第三晶体管和所述第五晶体管的所述有效宽度至少部分地基于所述第一信号线和所述第二信号线之间的电容耦合程度，且其中所述第四晶体管和所述第六晶体管的所述有效宽度至少部分地基于所述第一信号线和所述第三信号线之间的电容耦合程度。14.根据权利要求11所述的设备，其中所述第一耦合电路和第二耦合电路的所述低通滤波器的时间常数是可编程的，其中所述时间常数至少部分地基于所述第一信号线上的串扰噪声的量值和持续时间。15.根据权利要求10所述的设备，其中所述第一耦合电路和所述第二耦合电路各自包括高通滤波器且被另外配置成接收所述参考信号。16.根据权利要求10所述的设备，其中所述第三晶体管的有效宽度和所述第四晶体管的有效宽度是可编程的，其中所述第二晶体管、所述第三晶体管和所述第四晶体管的总有效宽度等于所述第一晶体管的有效宽度。17.一种方法，其包括：在输入接收器电路处从第一信号线接收第一输入信号；接收参考信号；从第二信号线接收第二输入信号；至少部分地基于所述第二输入信号，产生抑制信号；和基于所述第一输入信号、所述参考信号和所述抑制信号，提供差分信号。18.根据权利要求17所述的方法，其另外包括设置所述输入接收器电路的至少一个组件的至少一个变量，其中所述至少一个变量至少部分地基于所述第一信号线和所述第二信号线之间的电容耦合程度或所述第一信号线上的所述第一输入信号的恢复时间中的至少一个。19.根据权利要求18所述的方法，其中在校准例程期间执行所述至少一个变量的所述设置。20.根据权利要求18所述的方法，其中所述至少一个组件包括晶体管、滤波器或偏压电
流产生器中的至少一个，且其中所述至少一个变量包括所述晶体管的有效宽度、所述滤波器的时间常量或所述偏压电流产生器的电流中的至少一个。

技术总结
信号线的输入接收器电路可从其它信号线接收输入以减少所述信号线上存在的串扰噪声。在一些实例中，所述输入接收器电路可包含具有可编程宽度的晶体管。在一些实例中，所述输入接收器电路可包含具有可编程电流的偏压电流产生器。可基于另一信号线引入的串扰噪声的量来编程所述宽度和/或电流。在一些实例中，所述输入接收器电路可包含电阻和/或电容。在一些实例中，所述电阻器和/或电容器可为可编程的。可基于所述信号线上的所述串扰噪声的持续时间来编程所述电阻和/或电容。间来编程所述电阻和/或电容。间来编程所述电阻和/或电容。


技术研发人员：R
受保护的技术使用者：美光科技公司
技术研发日：2022.01.04
技术公布日：2023/9/13