一种抗单粒子辐射加固VDMOS器件结构

一种抗单粒子辐射加固vdmos器件结构
技术领域
1.本发明涉及一种垂直双扩散金属-氧化物-半导体场效应晶体管，具体涉及一种抗单粒子辐射加固vdmos器件结构。


背景技术：

2.vdmos(vertical double-diffused mosfet，垂直双扩散金属-氧化物-半导体场效应晶体管)器件广泛应用于航天器电源系统中，起到功率转换和功率变换的作用，为航天器的正常工作提供必需的能源。然而，由于其固有的寄生晶体管和栅氧化层结构，vdmos器件在空间辐射环境中容易发生单粒子烧毁(single event burnout，seb)和单粒子栅穿(single event gate rupture，segr)，这两种效应都是破坏性效应，会造成vdmos器件的永久性失效。相关研究表明，vdmos器件在抗总剂量和抗瞬时剂量率方面已经取得了突破性进展，因而vdmos器件抗单粒子辐射能力的不足成为制约其宇航应用的关键因素。
3.为了保证航天器的在轨稳定运行，必须对vdmos器件进行一定的抗单粒子辐射加固设计才能搭载到航天器上，在该过程中，需要同步提升vdmos器件的抗单粒子烧毁和抗单粒子栅穿能力，并且兼顾vdmos器件的电学特性。然而，现有的研究中，往往只关注于vdmos器件的某一种抗单粒子能力(单粒子烧毁或单粒子栅穿)的提升，并且一些加固技术会使得vdmos器件的电学特性产生明显的退化，这显然不满足宇航应用需求。


技术实现要素：

4.本发明针对现有vdmos器件抗单粒子辐射加固设计中往往只关注于vdmos器件的某一种抗单粒子能力(单粒子烧毁或单粒子栅穿)的提升，并且一些加固技术会使得vdmos器件的电学特性产生明显的退化这一技术问题，而提出一种抗单粒子辐射加固vdmos器件结构，其是基于倒掺杂体区和高k栅介质层的抗单粒子辐射加固vdmos器件结构，该结构可以在同步提升vdmos器件的抗单粒子烧毁和抗单粒子栅穿能力的同时，保持vdmos器件的漏-源击穿电压、阈值电压、特征导通电阻等关键电学参数不会发生明显的退化。
5.本发明的技术方案如下：
6.一种抗单粒子辐射加固vdmos器件结构，包括衬底和位于衬底上方的外延层，其特殊之处在于：
7.还包括倒掺杂体区、接触区、源区、高k栅介质层、多晶硅栅、源极金属接触和漏极金属接触；
8.所述高k栅介质层位于外延层的上方中部，多晶硅栅位于高k栅介质层的上方，用作栅电极；倒掺杂体区位于外延层内的上表面的两侧，源区位于外延层内的上表面且位于倒掺杂体区内，倒掺杂体区和源区分布在多晶硅栅两侧，两者在多晶硅栅下方的横向结深之差形成沟道，接触区位于外延层内的上表面且位于倒掺杂体区内，并与源区邻接，分布在器件两侧，源极金属接触位于接触区上方并覆盖部分源区，漏极金属接触位于衬底下表面；
9.所述衬底、外延层、源区均为n型掺杂；
10.所述倒掺杂体区和接触区均为p型掺杂。
11.进一步地，所述高k栅介质层采用高k材料制备。
12.进一步地，所述源区的纵向结深为0.1μm～1μm；
13.所述倒掺杂体区的纵向结深为2μm～7μm；
14.所述接触区的纵向结深为1μm～1.5μm。
15.进一步地，所述衬底的掺杂浓度、体区、接触区以及源区的掺杂浓度大于外延层的掺杂浓度；
16.所述倒掺杂体区的峰值掺杂浓度大于沟道区的掺杂浓度。
17.进一步地，所述源区的表面峰值掺杂浓度为1e20cm-3
；
18.所述接触区的表面峰值掺杂浓度为1e19cm-3
。
19.进一步地，所述衬底的电阻率为0.002ω
·
cm～0.005ω
·
cm。
20.进一步地，所述衬底的厚度为280μm
±
20μm。
21.进一步地，所述多晶硅栅为n型掺杂，掺杂浓度为1e20cm-3
。
22.本发明的有益效果：
23.1、本发明中，倒掺杂体区是采用倒掺杂分布，沟道区的掺杂浓度较低，而倒掺杂体区内部掺杂浓度较高(倒掺杂体区的峰值掺杂浓度大于沟道区的掺杂浓度)，可同时满足高驱动电流和抑制寄生晶体管导通的要求；此外，采用高k材料替代二氧化硅材料作为栅介质层，在相同栅电容条件下高k栅介质层能够做得更厚，从而提升了vdmos器件的抗单粒子栅穿能力。
24.2、本发明所提出的基于倒掺杂体区和高k栅介质层的抗单粒子辐射加固vdmos器件结构能够在同步提升vdmos器件的抗单粒子烧毁和抗单粒子栅穿能力的情况下，保持vdmos器件的漏-源击穿电压、阈值电压、特征导通电阻等关键电学参数不会发生明显的退化，从而更好地满足宇航电子系统对于vdmos器件的电学性能和抗辐射性能的指标需求。
附图说明
25.图1为常规vdmos器件结构图；
26.图1标记说明：01、n型重掺杂衬底；02、n型轻掺杂外延层；03、p型高斯掺杂体区；04、p型重掺杂接触区；05、n型重掺杂源区；06、二氧化硅栅介质层；07、多晶硅栅；08、源极金属接触；09、漏极金属接触；
27.图2为本发明实施例加固后的vdmos器件结构图；
28.图2标记说明：1、衬底；2、外延层；3、倒掺杂体区；4、接触区；5、源区；6、高k栅介质层；7、多晶硅栅；8、源极金属接触；9、漏极金属接触；
29.图3为本发明实施例的倒掺杂体区纵向掺杂浓度分布曲线；其中，横坐标为纵向深度，纵坐标为掺杂浓度；
30.图4(a)为高能粒子撞击下，常规vdmos器件和本发明实施例的瞬态电流曲线图；其中，漏-源电压为100v，conventional device表示常规vdmos器件，hardened device表示本发明实施例；横坐标为瞬态时间，纵坐标为漏极电流；
31.图4(b)为高能粒子撞击下，常规vdmos器件和本发明实施例的晶格温度响应曲线图；其中，漏-源电压为100v，conventional device表示常规vdmos器件，hardened device
表示本发明实施例，横坐标为瞬态时间，纵坐标为峰值晶格温度；
32.图5为高能粒子撞击下常规vdmos器件与本发明实施例的栅介质层瞬态电场响应曲线图；其中，漏-源电压为100v，横坐标为瞬态时间，纵坐标为栅介质层内的电场强度；
33.图6(a)为常规vdmos器件与本发明实施例的击穿特性曲线图；其中，横坐标为漏极电压，纵坐标为漏极电流，器件工作在关断状态下，栅极电压为0v，源极电压为0v；
34.图6(b)为常规vdmos器件与本发明实施例的转移特性曲线图；其中，横坐标为栅极电压，纵坐标为漏极电流，漏极电压为5v，源极电压为0v；
35.图6(c)为常规vdmos器件与本发明实施例的输出特性曲线图；其中，横坐标为漏极电压，纵坐标为漏极电流，栅极电压分别为5v、6v、7v、8v，源极电压为0v。
具体实施方式
36.为了更清楚地说明本发明的技术方案，下面结合附图和具体实施例对本发明进行详细说明。
37.本发明中，所述的倒掺杂是指体内掺杂浓度高而表面掺杂浓度低的掺杂分布形状，需要通过离子注入工艺形成，此外，高k栅介质是相对于二氧化硅栅介质而言的。
38.重掺杂表示掺杂浓度较高，轻掺杂表示掺杂浓度较低。
39.本发明提出一种抗单粒子辐射加固vdmos器件结构，如图2所示，包括n型重掺杂衬底1，n型重掺杂衬底1的电阻率为0.002ω
·
cm～0.005ω
·
cm，厚度为280μm
±
20μm，n型轻掺杂外延层2位于n型重掺杂衬底1的上方，n型轻掺杂外延层2的电阻率和厚度主要取决于漏-源击穿电压、特征导通电阻等电学参数要求(即根据需求设定)，高k栅介质层6位于n型轻掺杂外延层2的上方中间位置，多晶硅栅7位于高k栅介质层6的上方，被用作栅电极，为了增强其导电性，对多晶硅栅7进行重掺杂，掺入杂质为n型杂质，掺杂浓度为1e20cm-3
。在n型轻掺杂外延层2的上表面，以多晶硅栅7作为掩膜，通过离子注入在n型轻掺杂外延层2内上表面的两侧对称形成p型倒掺杂体区3(表面通过离子注入工艺精确控制倒掺杂体区3内部杂质分布，在倒掺杂体区3内形成表面掺杂浓度低而体内掺杂浓度高的倒掺杂分布)，p型倒掺杂体区3的结深为2μm～7μm。n型重掺杂源区5位于外延层2内的上表面且位于p型倒掺杂体区3内，通过栅自对准工艺扩散杂质形成，n型重掺杂源区5的表面峰值掺杂浓度为1e20cm-3
，结深为0.1μm～1μm。p型倒掺杂体区3和n型重掺杂源区5分布在多晶硅栅7两侧，两者在多晶硅栅7下方的横向结深之差形成沟道。p型重掺杂接触区4位于外延层2内的上表面且位于p型倒掺杂体区3内，并与n型重掺杂源区5邻接，分布在器件两侧，p型重掺杂接触区4的表面峰值掺杂浓度为1e19cm-3
，结深为1μm～1.5μm。源极金属接触8位于p型重掺杂接触区4上方并覆盖部分n型重掺杂源区5。漏极金属接触9位于衬底1下表面。
40.接触区4和源区5是高斯掺杂。
41.高k栅介质层6采用高k材料制备，在本实施例中，高k材料为氮化硅、二氧化铪或氧化铝。
42.以下基于tcad仿真对本发明的效果进行进一步说明：
43.首先，利用sentaurus tcad软件建立如图1所示的常规的vdmos器件结构，n型轻掺杂外延层02位于n型重掺杂衬底01的上方，二氧化硅栅介质层06位于n型轻掺杂外延层02的上方中间位置，多晶硅栅07位于二氧化硅栅介质层06的上方，被用作栅电极，p型高斯掺杂
体区03位于n型轻掺杂外延层02内的上表面两侧，n型重掺杂源区05位于n型轻掺杂外延层02内的上表面且位于p型高斯掺杂体区03内，p型高斯掺杂体区03和n型重掺杂源区05分布在多晶硅栅07两侧，两者在多晶硅栅07下方的横向结深之差形成沟道，p型重掺杂接触区04位于n型轻掺杂外延层02内的上表面且位于p型高斯掺杂体区03内，并与n型重掺杂源区05邻接，分布在器件两侧，源极金属接触08位于p型重掺杂接触区04上方并覆盖部分n型重掺杂源区05，漏极金属接触09位于衬底01下表面，表1为其对应的结构参数，其中p型高斯掺杂体区03、p型重掺杂接触区04和n型重掺杂源区05的杂质分布呈高斯分布，p型高斯掺杂体区03的表面峰值掺杂浓度为1e17 cm-3
，结深为6μm，此外，常规vdmos器件采用二氧化硅作为栅介质层07。仿真结果显示，常规vdmos器件的漏-源击穿电压为783v。单粒子效应仿真中设置入射高能粒子let(linear energy transfer，线性能量传输)为75mev
·
cm2/mg，粒子射程为60μm，粒子入射方向垂直于器件表面，仿真得到常规vdmos器件的seb阈值电压为59v，segr阈值电压为147v。这里的seb阈值电压和segr阈值电压都是指漏-源电压，单粒子效应仿真中栅-源电压默认为0v。
44.表1
45.结构参数值n
+
衬底01掺杂浓度2e19 cm-3n+
衬底01厚度280μmn-外延层02掺杂浓度2.2e14 cm-3
n-外延层02厚度60μmp型高斯掺杂体区03表面峰值掺杂浓度1e17 cm-3
p型高斯掺杂体区03结深6μmp
+
接触区04表面峰值掺杂浓度1e19 cm-3
p
+
接触区04结深1.5μmn
+
源区05表面峰值掺杂浓度1e20 cm-3n+
源区05结深1μm二氧化硅栅介质层06厚度0.13μm
46.按照本发明所提出的加固方案对所建立的vdmos器件结构进行加固设计，加固后的vdmos器件结构如图2所示，相对于常规vdmos器件，加固后vdmos器件的p型体区3采用倒掺杂分布，其纵向掺杂曲线如图3所示(depth＝0μm处代表硅材料表面)，此外，加固后vdmos器件采用高k材料替代二氧化硅作为栅介质材料，常规vdmos器件的栅氧化层厚度为130nm，在加固后vdmos器件中，为了维持相同的栅电容，将栅介质替换为250nm的氮化硅材料。
47.图4(a)和图4(b)分别为100v漏-源电压下常规vdmos器件与加固后vdmos器件的瞬态电流和晶格温度响应曲线，其中高能粒子撞击时刻为2ns时刻。可以看出，在高能粒子撞击下，常规vdmos器件内部电流急剧增大，晶格温度也急剧上升，直至高能粒子撞击后44ns时刻，常规vdmos器件内部峰值温度达到硅材料熔点，发生单粒子烧毁。而对于加固后vdmos器件，高能粒子撞击只能在器件内部引入一股瞬态电流脉冲，该瞬态电流脉冲无法一直维持，伴随着瞬态电流脉冲的消失，加固后vdmos器件内部晶格温度也随之降低，直至恢复到300k，显然，这种情况不会引发加固后vdmos器件的单粒子烧毁。因此，加固后vdmos器件的抗单粒子烧毁能力得到显著提升。
48.图5显示了高能粒子撞击下常规vdmos器件与加固后vdmos器件的栅介质层瞬态电场响应曲线，其中漏-源电压偏置在100v。可以看出，高能粒子撞击在常规vdmos器件的栅介质层内引入的电场峰值高达7.16mv/cm，而在加固后vdmos器件的栅介质层内引入的电场峰值仅达到3.74mv/cm，降低了47.77％。相同高能粒子辐射条件下，加固后vdmos器件的栅介质层内引入的电场峰值明显降低，因此，加固后vdmos器件的抗单粒子栅穿能力得到显著提升。
49.表2给出了相同高能粒子辐射条件下常规vdmos器件与加固后vdmos器件的抗单粒子能力的对比情况，可以看出，加固后vdmos器件的seb阈值电压增大到183v，相对于常规vdmos器件的seb阈值电压59v，增大了210.17％；与此同时，加固后vdmos器件的segr阈值电压增大到290v，相对于常规vdmos器件的segr阈值电压147v，增大了97.28％。
50.表2
[0051] seb阈值电压segr阈值电压常规vdmos器件59 v147v本发明实施例183v290v变化率+210.17％+97.28％
[0052]
备注：高能粒子辐射条件：入射粒子let为75mev
·
cm2/mg，粒子射程为60μm。
[0053]
图6(a)、图6(b)、图6(c)分别为常规vdmos器件与加固后vdmos器件的击穿特性曲线、转移特性曲线和输出特性曲线，进一步地，表3给出了tcad仿真得到的常规vdmos器件与加固后vdmos器件的漏-源击穿电压、阈值电压和特征导通电阻的对比。可以看出，与常规vdmos器件相比，加固后vdmos器件的漏-源击穿电压、阈值电压和特征导通电阻等关键电学参数的变化均不超过10％。
[0054]
表3
[0055] 漏-源击穿电压阈值电压特征导通电阻常规vdmos器件783v4.28v0.2047ω
·
cm2本发明实施例743v4.45v0.2070ω
·
cm2变化率-5.11％+3.97％+1.12％
[0056]
因此，从以上tcad仿真结果可以看出，本发明所提出的抗单粒子辐射加固vdmos器件结构是有效的，该结构能够在显著提升vdmos器件的抗单粒子烧毁和抗单粒子栅穿能力的情况下，保持vdmos器件的漏-源击穿电压、阈值电压、特征导通电阻等关键电学参数不会发生明显的退化。
[0057]
以上描述仅是本发明的具体实例，不构成对本发明的任何限制。显然对于本领域的专业人员来说，在了解本发明内容和原理后，都可能在不背离本发明的原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于发明思想的修正和改变仍在本发明的权利要求保护范围之内。

技术特征：
1.一种抗单粒子辐射加固vdmos器件结构，包括衬底(1)和位于衬底(1)上方的外延层(2)，其特征在于：还包括倒掺杂体区(3)、接触区(4)、源区(5)、高k栅介质层(6)、多晶硅栅(7)、源极金属接触(8)和漏极金属接触(9)；所述高k栅介质层(6)位于外延层(2)的上方中部，多晶硅栅(7)位于高k栅介质层(6)的上方，用作栅电极；倒掺杂体区(3)位于外延层(2)内的上表面的两侧，源区(5)位于外延层(2)内的上表面且位于倒掺杂体区(3)内，倒掺杂体区(3)和源区(5)分布在多晶硅栅(7)两侧，两者在多晶硅栅(7)下方的横向结深之差形成沟道，接触区(4)位于外延层(2)内的上表面且位于倒掺杂体区(3)内，并与源区(5)邻接，分布在器件两侧，源极金属接触(8)位于接触区(4)上方并覆盖部分源区(5)，漏极金属接触(9)位于衬底(1)下表面；所述衬底(1)、外延层(2)、源区(5)均为n型掺杂；所述倒掺杂体区(3)和接触区(4)均为p型掺杂。2.根据权利要求1所述的一种抗单粒子辐射加固vdmos器件结构，其特征在于：所述高k栅介质层(6)采用高k材料制备。3.根据权利要求2所述的一种抗单粒子辐射加固vdmos器件结构，其特征在于：所述源区(5)的纵向结深为0.1μm～1μm；所述倒掺杂体区(3)的纵向结深为2μm～7μm；所述接触区(4)的纵向结深为1μm～1.5μm。4.根据权利要求3所述的一种抗单粒子辐射加固vdmos器件结构，其特征在于：所述衬底(1)的掺杂浓度、体区(3)、接触区(4)以及源区(5)的掺杂浓度大于外延层(2)的掺杂浓度；所述倒掺杂体区(3)的峰值掺杂浓度大于沟道区的掺杂浓度。5.根据权利要求4所述的一种抗单粒子辐射加固vdmos器件结构，其特征在于：所述源区(5)的表面峰值掺杂浓度为1e20cm-3
；所述接触区(4)的表面峰值掺杂浓度为1e19cm-3
。6.根据权利要求5所述的一种抗单粒子辐射加固vdmos器件结构，其特征在于：所述衬底(1)的电阻率为0.002ω
·
cm～0.005ω
·
cm。7.根据权利要求6所述的一种抗单粒子辐射加固vdmos器件结构，其特征在于：所述衬底(1)的厚度为280μm
±
20μm。8.根据权利要求1-7任一所述的一种抗单粒子辐射加固vdmos器件结构，其特征在于：所述多晶硅栅(7)为n型掺杂，掺杂浓度为1e20cm-3
。

技术总结
本发明涉及一种抗单粒子辐射加固VDMOS器件结构；针对现有设计往往只关注于VDMOS器件的某一种抗单粒子能力的提升，并且一些加固技术会使得VDMOS器件的电学特性产生明显退化的问题；包括衬底和位于衬底上方的外延层；高K栅介质层位于外延层的上方中部，多晶硅栅位于高K栅介质层的上方；倒掺杂体区位于外延层内上表面的两侧，源区位于外延层内上表面且位于倒掺杂体区内，倒掺杂体区和源区分布在多晶硅栅两侧，两者横向结深之差形成沟道，接触区位于外延层内的上表面且位于倒掺杂体区内，并与源区邻接，源极金属接触位于接触区上方并覆盖部分源区，漏极金属接触位于衬底下表面；衬底、外延层、源区为N型掺杂；倒掺杂体区和接触区为P型掺杂。型掺杂。型掺杂。


技术研发人员：廖新芳 王晨 刘毅 徐长卿 杨银堂
受保护的技术使用者：西安电子科技大学
技术研发日：2023.07.28
技术公布日：2023/9/16