一种FPGA配置存储器以及FPGA芯片的制作方法

一种fpga配置存储器以及fpga芯片
技术领域
1.本技术涉及集成电路技术领域，尤其涉及一种fpga配置存储器以及fpga芯片。


背景技术：

2.目前的现场可编程门阵列(field-programmable gate array,fpga)芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式随机存取存储器(random access memory，ram)、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。嵌入块式ram中往往包括大量的配置存储器，配置存储器可以用来存储配置文件，配置文件具体可以包括fpga指令。
3.配置存储器中每列的存储单元的数量都是相同的，但是在实际应用中，配置存储器中一部分存储单元处于闲置状态，并不用于存储数据，制作这些存储单元仅仅是为了避免在fpga配置存储器中产生空缺，进而可以避免影响制造fpga配置存储器的良率。但是，这些存储单元连接了工作电源端和工作地端，会不断地产生静态功耗。
4.因此，如何降低fpga配置存储器的静态功耗，能为了本领域目前亟待解决的一个技术问题。


技术实现要素：

5.为了解决上述的问题，本技术的实施例中提供了fpga配置存储器，所述fpga配置存储器包括第一修改单元；所述第一修改单元是基于对第一存储单元的修改而形成的，所述第一存储单元包括第一传输管、第二传输管、第一上拉管、第二上拉管、第一下拉管以及第二下拉管；其中，所述第一存储单元在所述fpga配置存储器中不用于存储数据；所述fpga配置存储器还包括第二存储单元；所述第二存储单元用于存储数据；所述第一上拉管的源极、漏极和栅极均与工作电源端电连接，所述第二上拉管的源极、漏极和栅极均与所述工作电源端电连接；所述第一下拉管的栅极与所述工作电源端电连接，所述第一下拉管的源极和漏极均与工作地端电连接；所述第二下拉管的栅极与所述工作电源端电连接，所述第二下拉管的源极和漏极均与所述工作地端电连接；所述第一传输管的栅极与字线电连接，所述第一传输管的源极和漏极均与所述工作地端电连接；所述第二传输管的栅极与所述字线电连接，所述第二传输管的源极和漏极均与所述工作地端电连接。本技术通过改变第一存储单元中的第一传输管、第二传输管、第一上拉管、第二上拉管、第一下拉管以及第二下拉管的电路连接关系，可以降低流经的静态漏电流，进而可以降低fpga配置存储器的静态功耗。
6.为此，本技术的实施例中采用如下技术方案：
7.第一方面，本技术提供了一种fpga配置存储器，所述fpga配置存储器包括第一修改单元；所述第一修改单元是基于对第一存储单元的修改而形成的，所述第一存储单元包括第一传输管、第二传输管、第一上拉管、第二上拉管、第一下拉管以及第二下拉管；其中，所述第一存储单元在所述fpga配置存储器中不用于存储数据；所述fpga配置存储器还包括
第二存储单元；所述第二存储单元用于存储数据；所述第一上拉管的源极、漏极和栅极均与工作电源端电连接，所述第二上拉管的源极、漏极和栅极均与所述工作电源端电连接；所述第一下拉管的栅极与所述工作电源端电连接，所述第一下拉管的源极和漏极均与工作地端电连接；所述第二下拉管的栅极与所述工作电源端电连接，所述第二下拉管的源极和漏极均与所述工作地端电连接；所述第一传输管的栅极与字线电连接，所述第一传输管的源极和漏极均与所述工作地端电连接；所述第二传输管的栅极与所述字线电连接，所述第二传输管的源极和漏极均与所述工作地端电连接。
8.在该实施方式中，第一上拉管的源极、漏极和栅极均与工作电源端电连接，因此第一上拉管不对其他部分的电路功能产生影响，同时也不用于实现任何电路功能，第一上拉管成为虚拟mos管，不流经静态漏电流，也不产生静态功耗。第二上拉管亦是如此，在此不再赘述。类似的，第一下拉管的栅极与工作电源端电连接，第一下拉管的源极和漏极均与工作地端电连接，这样即可使得第一下拉管成为退耦电容，从而可以降低静态漏电流，并在电路中起到稳压作用。第二下拉管亦是如此，在此不再赘述。此外，第一传输管的栅极与字线电连接，第一传输管的源极和漏极均与工作地端电连接，这样，可以降低第一传输管的静态漏电流，进而可以降低fpga配置存储器的静态功耗。第二传输管亦是如此，在此不再赘述。
9.通过上述方式，可以降低第一传输管、第二传输管、第一上拉管、第二上拉管、第一下拉管以及第二下拉管的静态漏电流，从而可以降低fpga配置存储器的静态功耗。
10.在一种实施方式中，当所述字线的电平为高电平时，所述第一传输管的栅极电平为高电平，所述第一传输管的源极电平和漏极电平均为低电平，所述第一传输管成为退耦电容。
11.在该实施方式中，第一传输管的栅极电平为高电平，所述第一传输管的源极电平和漏极电平均为低电平，因此第一传输管成为退耦电容，从而可以降低流经第一传输管的静态漏电流，并可以在电路中起到稳压作用。
12.在一种实施方式中，当所述字线的电平为高电平时，所述第二传输管的栅极电平为高电平，所述第二传输管的源极电平和漏极电平均为低电平，所述第二传输管成为退耦电容。
13.在该实施方式中，第二传输管的栅极电平为高电平，第二传输管的源极电平和漏极电平均为低电平，因此第二传输管成为退耦电容，从而可以降低流经第二传输管的静态漏电流，并可以在电路中起到稳压作用。
14.在一种实施方式中，当所述字线的电平为低电平时，所述第一传输管的栅极电平、源极电平和漏极电平均为低电平，所述第一传输管成为虚拟mos管。
15.在该实施方式中，第一传输管的栅极电平、源极电平和漏极电平均为低电平，因此第一传输管中不流过静态漏电流，从而可以降低第一传输管的静态功耗。
16.在一种实施方式中，当所述字线的电平为低电平时，所述第二传输管的栅极电平、源极电平和漏极电平均为低电平，所述第二传输管成为虚拟mos管。
17.在该实施方式中，第二传输管的栅极电平、源极电平和漏极电平均为低电平，因此第二传输管中不流过静态漏电流，从而可以降低第二传输管的静态功耗。
18.在另一种实施方式中，所述第一上拉管以及所述第二上拉管均为pmos场效应管，所述第一传输管、第二传输管、第一下拉管以及第二下拉管均为nmos场效应管。
19.第二方面，本技术实施例提供一种fpga芯片，所述fpga芯片包括前述任一种fpga配置存储器。
20.在该实施方式中，该fpga芯片包括前述任一种fpga配置存储器，因而可以降低fpga配置存储器的静态功耗，进而可以降低fpga芯片的静态功耗。
附图说明
21.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
22.图1为目前的一种fpga配置存储器中的存储单元的电路图；
23.图2为本技术实施例提供的一种fpga配置存储器中的修改单元的电路图；
24.图3为本技术实施例提供的一种fpga芯片的结构示意图。
具体实施方式
25.下面结合附图对本技术实施例进行详细描述。
26.应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
27.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行描述。
28.本文中术语“和/或”，是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示:单独存在a，同时存在a和b，单独存在b这三种情况。本文中符号“/”表示关联对象是“或者”的关系，例如a/b表示a或者b。
29.本文中的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一响应消息和第二响应消息等是用于区别不同的响应消息，而不是用于描述响应消息的特定顺序。
30.在本技术实施例中，“示例性的”或者“例如”等词是用于表示作例子、例证或说明。
31.本技术实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
32.在本技术实施例的描述中，除非另有说明，“多个”的含义是指两个或者两个以上，例如，多个处理单元是指两个或者两个以上的处理单元等；多个元件是指两个或者两个以上的元件等。
33.fpga即现场可编程门阵列，它是在可编程阵列逻辑(programming array logic，pal)、通用阵列逻辑(generic array logic，gal)、复杂可编程逻辑器件(complex programmable logic device，cpld)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。fpga中可以选择自己搭建存储模块，也可以选择带有内部存储块的fpga。
34.fpga芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式ram、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。fpga配置存储器位于嵌入块式ram中，一般为静态ram。fpga配置存储器一般包括多个存储单元。
35.每一个存储单元由2个反相器组成的双稳态结构和两个开关(开关可以由传输管实现)组成，一共使用6个晶体管，分别为晶体管m0至m5，如图1所示。字线(word line，wl)的电平高低用于控制传输管处于导通以或者断开状态，只有当传输管处于导通状态时，才能进行读操作或者写操作；两条位线分别是位线(bit line，bl)和位线取反(blb)，起到了平衡电路，使其更加稳定的作用。
36.对于读操作过程，假设当前存储数据为0，读的过程首先是进行预充电，打开开关，字线选中，产生电流，bl流入电流，电压降低，blb流出电流，电压升高，此时位线不再平衡，敏感放大器捕捉到左位线低，右位线高，说明存的是0。
37.在fpga芯片的配置存储器中，每一列的存储单元的数量相同，但是，在实际使用中，一些列中的存储单元处于闲置状态，并不用于发挥存储作用。示例性的，fpga芯片中的配置存储器包括20列存储单元，每列包括100个存储单元，第一列中的100个存储单元实际有效使用的只有60个，其余40个存储单元处于闲置状态，并不发挥存储作用，其他19列中存储单元全部用于发挥存储作用。对于处于闲置状态的40个存储单元，由于其连接了工作电源端以及工作地端，从而使得这些闲置的存储单元都会流过静态漏电流，因此提高了配置存储器的静态功耗。
38.为解决如何降低fpga配置存储器的静态功耗的技术问题，本技术提出来一种解决方案。一种fpga配置存储器，fpga配置存储器包括第一修改单元；所述第一修改单元是基于对第一存储单元的修改而形成的，所述第一存储单元包括第一传输管、第二传输管、第一上拉管、第二上拉管、第一下拉管以及第二下拉管；其中，所述第一存储单元在所述fpga配置存储器中不用于存储数据；所述第一上拉管的源极、漏极和栅极均与工作电源端电连接，所述第二上拉管的源极、漏极和栅极均与所述工作电源端电连接；所述第一下拉管的栅极与所述工作电源端电连接，所述第一下拉管的源极和漏极均与工作地端电连接；所述第二下拉管的栅极与所述工作电源端电连接，所述第二下拉管的源极和漏极均与所述工作地端电连接；所述第一传输管的栅极与字线电连接，所述第一传输管的源极和漏极均与所述工作地端电连接；所述第二传输管的栅极与所述字线电连接，所述第二传输管的源极和漏极均与所述工作地端电连接。
39.在本技术实施例中，通过改变第一存储单元中的电路连接关系，可以降低第一传输管、第二传输管、第一上拉管、第二上拉管、第一下拉管以及第二下拉管的静态漏电流，从而可以降低fpga配置存储器的静态功耗。
40.图2为本技术实施例中提供的一种fpga配置存储器中的修改单元的电路图。本技术实施例提供了一种fpga配置存储器，所述fpga配置存储器包括第一修改单元；所述第一修改单元是基于对第一存储单元的修改而形成的，第一存储单元在fpga配置存储器中不用于存储数据。由于第一存储单元在所述fpga配置存储器中不用于存储数据，因此可以对第一存储单元进行电路修改，只要修改方式不对电路其他部分的功能产生影响即可。fpga配置存储器还可以包括第二存储单元，且第二存储单元用于存储数据，并不处于闲置状态，本
申请实施例不对第二存储单元做任何修改，第二存储单元的结构如图1所示。
41.第一存储单元可以包括第一传输管m0、第二传输管m1、第一上拉管m2、第二上拉管m3、第一下拉管m4以及第二上拉管m5，共6个场效应管。
42.第一修改单元的结构如图2所示，第一上拉管m2的源极、漏极和栅极均与工作电源端vcc电连接，这就使得第一上拉管m2不对其他部分的电路功能产生影响，同时也不用于实现任何电路功能，因此第一上拉管m2成为虚拟金属氧化物半导体mos管(dummy cell)。由于第一上拉管m2的源极、漏极和栅极均与工作电源端vcc电连接，因此在第一上拉管m2中也不流经静态漏电流，不产生静态功耗。同理，第二上拉管m3的源极、漏极和栅极均与工作电源端vcc电连接，这就使得第二上拉管m3不对其他部分的电路功能产生影响，同时也不用于实现任何电路功能，因此第二上拉管m3成为虚拟mos管(dummy cell)。由于第二上拉管m3的源极、漏极和栅极均与工作电源端vcc电连接，因此在第二上拉管m3中也不流经静态漏电流，也不产生静态功耗。
43.类似的，第一下拉管m4的栅极与工作电源端vcc电连接，第一下拉管m4的源极和漏极均与工作地端vss电连接，这样即可使得第一下拉管m4成为退耦电容，从而可以降低静态漏电流，并在电路中起到稳压作用。同时，该退耦电容的容值与第一下拉管m4的栅极电容的容值基本相同，因此该修改对负载产生的影响很小。同理，第二上拉管m5的栅极与工作电源端vcc电连接，第二上拉管m5的源极和漏极均与工作地端vss电连接，这样即可使得第二上拉管m5成为一个退耦电容，从而可以降低静态漏电流，并在电路中起到稳压作用。
44.此外，第一传输管m0的栅极与字线wl电连接，第一传输管m0的源极和漏极均与工作地端vss电连接，这样，可以降低第一传输管m0的静态漏电流，进而可以降低fpga配置存储器的静态功耗。同理，通过将第二传输管m1的栅极与字线wl电连接，第二传输管m1的源极和漏极均与工作地端vss电连接，可以降低第二传输管m1的静态漏电流，进而降低fpga配置存储器的静态功耗。
45.通过上述方式，可以降低第一传输管m0、第二传输管m1、第一上拉管m2、第二上拉管m3、第一下拉管m4以及第二上拉管m5的静态漏电流，从而可以降低fpga配置存储器的静态功耗。此外，在芯片设计过程中，采用本技术实施例中的上述修改方式，无需改变芯片的基层(base layer)和尺寸，减小了设计工作量。同时在芯片制造过程中，由于没有空缺产生，因此可以保证芯片的良率。在一个实施例中，为了对存储单元进行读操作或者写操作，可以将存储单元控制在读状态或者写状态，示例性的，可以将字线wl的电平设置为高电平。此时，第一传输管m0的栅极电平为高电平，所述第一传输管m0的源极电平和漏极电平均为低电平，因此第一传输管m0成为退耦电容，从而可以降低流经第一传输管m0的静态漏电流，并可以在电路中起到稳压作用。
46.同理，当所述字线wl的电平为高电平时，所述第二传输管m1的栅极电平为高电平，所述第二传输管m1的源极电平和漏极电平均为低电平，因此所述第二传输管m1成为退耦电容，从而可以降低流经第二传输管m1的静态漏电流，并可以在电路中起到稳压作用。
47.在一种实施方式中，当所述字线wl的电平为低电平时，所述第一传输管m0的栅极电平、源极电平和漏极电平均为低电平，这就使得第一传输管m0不对电路其他部分的功能产生任何影响，同时也不用于实现任何电路功能，不产生任何静态功耗，因此第一传输管m0成为虚拟mos管。同理，当所述字线wl的电平为低电平时，所述第二传输管m1的栅极电平、源
极电平和漏极电平均为低电平，这就使得第二传输管m1不对电路其他部分的功能产生任何影响，同时也不用于实现任何电路功能，不产生任何静态功耗，因此第二传输管m1成为虚拟mos管。
48.在一种实施方式中，示例性的，所述第一上拉管m2以及所述第二上拉管m3均可以为正通道金属氧化物半导体(positive channel metal oxide semiconductor,pmos)场效应管，所述第一传输管m0、第二传输管m1、第一下拉管m4以及第二上拉管m5均可以为负通道金属氧化物半导体(negative channel metal oxide semiconductor,nmos)场效应管。
49.本技术实施例中还提供了一种fpga芯片，图3为本技术实施例中提供的一种fpga芯片的结构示意图，该fpga芯片1包括前述任一种fpga配置存储器11，从而可以降低fpga配置存储器11的静态功耗，进而可以降低fpga芯片1的静态功耗。此外，在芯片设计过程中，通过上述修改方式对fpga配置存储器11中的第一存储单元的版图进行修改，无需额外再对该fpga芯片的基层和尺寸进行修改，减小了芯片设计的工作量，同时用于没有在芯片中产生空缺，因此还可以在制造芯片的过程中，保证芯片的良率。
50.本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。
51.以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

技术特征：
1.一种fpga配置存储器，其特征在于，所述fpga配置存储器包括第一修改单元；所述第一修改单元是基于对第一存储单元的修改而形成的，所述第一存储单元包括第一传输管、第二传输管、第一上拉管、第二上拉管、第一下拉管以及第二下拉管；其中，所述第一存储单元在所述fpga配置存储器中不用于存储数据；所述fpga配置存储器还包括第二存储单元；所述第二存储单元用于存储数据；所述第一上拉管的源极、漏极和栅极均与工作电源端电连接，所述第二上拉管的源极、漏极和栅极均与所述工作电源端电连接；所述第一下拉管的栅极与所述工作电源端电连接，所述第一下拉管的源极和漏极均与工作地端电连接；所述第二下拉管的栅极与所述工作电源端电连接，所述第二下拉管的源极和漏极均与所述工作地端电连接；所述第一传输管的栅极与字线电连接，所述第一传输管的源极和漏极均与所述工作地端电连接；所述第二传输管的栅极与所述字线电连接，所述第二传输管的源极和漏极均与所述工作地端电连接。2.根据权利要求1所述的fpga配置存储器，其特征在于，当所述字线的电平为高电平时，所述第一传输管的栅极电平为高电平，所述第一传输管的源极电平和漏极电平均为低电平，所述第一传输管成为退耦电容。3.根据权利要求1所述的fpga配置存储器，其特征在于，当所述字线的电平为高电平时，所述第二传输管的栅极电平为高电平，所述第二传输管的源极电平和漏极电平均为低电平，所述第二传输管成为退耦电容。4.根据权利要求1所述的fpga配置存储器，其特征在于，当所述字线的电平为低电平时，所述第一传输管的栅极电平、源极电平和漏极电平均为低电平，所述第一传输管成为虚拟mos管。5.根据权利要求1所述的fpga配置存储器，其特征在于，当所述字线的电平为低电平时，所述第二传输管的栅极电平、源极电平和漏极电平均为低电平，所述第二传输管成为虚拟mos管。6.根据权利要求1至5中任一项所述的fpga配置存储器，其特征在于，所述第一上拉管以及所述第二上拉管均为pmos场效应管，所述第一传输管、第二传输管、第一下拉管以及第二下拉管均为nmos场效应管。7.一种fpga芯片，其特征在于，所述fpga芯片包括前述权利要求1至6中任一项所述的fpga配置存储器。

技术总结
一种FPGA存储器以及FPGA芯片。FPGA配置存储器包括第一修改单元；第一修改单元是基于对第一存储单元的修改而形成的；第一上拉管的源极、漏极和栅极均与工作电源端电连接，第二上拉管的源极、漏极和栅极均与工作电源端电连接；第一下拉管的栅极与工作电源端电连接，第一下拉管的源极和漏极均与工作地端电连接；第二下拉管的栅极与工作电源端电连接，第二下拉管的源极和漏极均与工作地端电连接；第一传输管的栅极与字线电连接，第一传输管的源极和漏极均与工作地端电连接；第二传输管的栅极与字线电连接，第二传输管的源极和漏极均与工作地端电连接。端电连接。端电连接。


技术研发人员：杨献 薛庆华 王海力
受保护的技术使用者：京微齐力（北京）科技股份有限公司
技术研发日：2023.06.14
技术公布日：2023/9/13