信号延时电路以及存储读写装置的制作方法

1.本技术涉及集成电路技术领域，具体涉及一种信号延时电路以及存储读写装置。


背景技术：

2.目前，在控制芯片通过时钟信号访问外部存储装置时，由于时钟频率相对高，数据采集时序紧张，容易导致数据读写错误，例如，当输出时钟和外部时钟相位差别较大时，控制芯片会抓取到错误的指令和数据。对于此种现象，目前主要通过锁相环电路来使输出时钟与外部时钟相位对齐，以避免数据读写错误的现象。然而，由于控制芯片工作中不稳定的电压和温度变化可能会引起锁相环电路不能正常工作的现象，从而无法确保输出时钟和外部时钟相位差相同，因此还是存在控制芯片数据读写错误的现象。


技术实现要素：

3.本技术提供一种信号延时电路以及存储读写装置，旨在解决目前控制芯片通过时钟信号访问外部存储装置时导致的数据读写错误的技术问题。
4.第一方面，本技术提供一种信号延时电路，包括：
5.多个延时模块，每个延时模块均具有第一输入端、第二输入端、第一输出端以及第二输出端，每个延时模块用于对自该延时模块的第一输入端和第二输入端输入的信号进行延时处理；
6.多个延时模块依次串联形成串联结构，所述串联结构中第n个延时模块的第一输入端与第n-1个延时模块的第一输出端连接，所述串联结构中第n个延时模块的第二输入端与第n+1个延时模块的第二输出端连接；
7.其中，n为大于1且小于m的任意整数，m为多个延时模块的数量。
8.在一些实施例中，位于串联结构首端的延时模块的第一输入端用于接收自外部传入的时钟信号，位于串联结构首端的延时模块的第二输出端用于输出延时后的时钟信号。
9.在一些实施例中，位于串联结构尾端的延时模块用于对自其第一输入端输入的信号进行延时处理，并将经延时处理的信号自第二输出端输出。
10.在一些实施例中，串联结构中非尾端的延时模块均具有第一工作状态以及第二工作状态；
11.对于每一非尾端的所述延时模块，当该延时模块处于第一工作状态时，用于对从第一输入端输入的信号进行延时处理，并将经延时处理的信号从第一输出端输出，以及对从第二输入端输入的进行延时处理，并经延时处理的信号从第二输出端输出；当该延时模块处于第二工作状态时，用于对从第一输入端输入的信号进行延时处理，并将经延时处理的信号从第二输出端输出，以改变对时钟信号进行延时处理的延时模块的数量。
12.在一些实施例中，串联结构中非尾端的延时模块还具有控制端；
13.控制端用于接入控制信号，控制信号用于改变延时模块的工作状态，以使其处于第一工作状态或者第二工作状态。
14.在一些实施例中，每个延时模块均包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门以及第六与非门；
15.第一与非门、第二与非门、第三与非门、第四与非门、第五与非门以及第六与非门均具有第一子输入端、第二子输入端以及输出端；
16.第一与非门的输出端与第二与非门的第一子输入端连接，第一与非门的第二子输入端用于接入控制信号；
17.第二与非门的第二子输入端用于接入控制信号，第二与非门的输出端与第三与非门的第一子输入端连接；
18.第三与非门的第二子输入端用于接入控制信号，第三与非门的输出端与第六与非门的第一子输入端连接；
19.第四与非门的第二子输入端用于接入控制信号，第四与非门的输出端与第五与非门的第一子输入端连接；
20.第五与非门的第二子输入端用于接入控制信号，第五与非门的输出端与第六与非门的第二子输入端连接；
21.其中，第一输入端为第一与非门的第一子输入端，第一输出端为第一与非门的输出端，第二输入端为第四与非门的第一子输入端，第二输出端为第六与非门的输出端。
22.在一些实施例中，控制端包括第一与非门的第二子输入端、第二与非门的第二子输入端、第三与非门的第二子输入端、第四与非门的第二子输入端、第五与非门的第二子输入端；
23.控制信号包括第一子控制信号、第二子控制信号、第三子控制信号、第四子控制信号以及第五子控制信号；
24.第一与非门的第二子输入端用于接入第一子控制信号；
25.第二与非门的第二子输入端用于接入第二子控制信号；
26.第三与非门的第二子输入端用于接入第三子控制信号；
27.第四与非门的第二子输入端用于接入第四子控制信号；
28.第五与非门的第二子输入端用于接入第五子控制信号；
29.当延时模块处于第一工作状态时，第一子控制信号、第四子控制信号以及第五子控制信号均为高电平信号，且第二子控制信号以及第三子控制信号均为低电平信号；
30.当延时模块处于第二工作状态时，第四子控制信号以及第五子控制信号均为低电平信号，且第一子控制信号、第二子控制信号以及第三子控制信号均为高电平信号。
31.在一些实施例中，串联结构中非尾端的延时模块还具有第三工作状态；
32.对于每一非尾端的延时模块，当该延时模块处于第三工作状态时，第一子控制信号以及第五子控制信号均为高电平信号，且第二子控制信号、第三子控制信号以及第四子控制信号均为低电平信号。
33.在一些实施例中，位于串联结构尾端的延时模块的第一与非门的第二子输入端用于接入高电平信号，第二与非门的第二子输入端用于接入高电平信号，第三与非门的第二子输入端用于接入高电平信号，第四与非门的第一子输入端以及第二子输入端均用于接入高电平信号，第五与非门的第二子输入端用于接入高电平信号。
34.第二方面，本技术提供一存储读写装置，包括如第一方面所述的信号延时电路。
35.本技术通过将多个延时模块串联，由于串联中第n个延时模块的第一输入端与第n-1个延时模块的第一输出端连接，且串联中第n个延时模块的第二输入端与第n+1个延时模块的第二输出端连接，同时延时模块可以将第一输入端和第二输入端输入的信号延时，时钟信号可以在第n个延时模块中经历两次延时处理，从而得到经过延时处理后的时钟信号，在控制芯片通过时钟信号访问外部存储装置时，可以避免由于数据采集时序紧张从而导致数据读写错误的现象。
附图说明
36.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
37.图1是本技术实施例中提供的信号延时电路的一种模块示意图；
38.图2是本技术实施例中提供的信号延时电路的另一种模块示意图；
39.图3是本技术实施例中提供的信号延时电路的一种工作状态示意图；
40.图4是本技术实施例中提供的信号延时电路的另一种工作状态示意图；
41.图5是本技术实施例中提供的延时模块的一种电路示意图；
42.图6是本技术实施例中提供的信号延时电路的一种电路示意图。
43.其中，10延时模块，11第一输入端，12第二输入端，13第一输出端，14第二输出端，15控制端；
44.第一与非门nand1，第二与非门nand2，第三与非门nand3，第四与非门nand4，第五与非门nand5，第六与非门nand6；
45.第一子控制信号cs1，第二子控制信号cs2，第三子控制信号cs3，第四子控制信号cs4，第五子控制信号cs5。
具体实施方式
46.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
47.在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
48.在本技术中，“示例性”一词用来表示“用作例子、例证或说明”。本技术中被描述为“示例性”的任何实施例不一定被解释为比其它实施例更优选或更具优势。为了使本领域任何技术人员能够实现和使用本实用新型，给出了以下描述。在以下描述中，为了解释的目的而列出了细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本实用新型。在其它实例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本实用新型的描述变得晦涩。因此，本实用新型并非旨在限于所示的实施例，而是与符合本技术所公开的原理和特征的最广范围相一致。
49.本技术实施例提供一种信号延时电路以及存储读写装置，以下分别进行详细说明。
50.首先，参阅图1，图1示出了本技术实施例中信号延时电路的一种模块示意图，其中信号延时电路包括：
51.多个延时模块10，每个延时模块10均具有第一输入端11、第二输入端12、第一输出端13以及第二输出端14，每个延时模块10用于对自该延时模块10的第一输入端11和第二输入端12输入的信号进行延时处理；
52.多个延时模块10依次串联结构，串联结构中第n个延时模块10的第一输入端11与第n-1个延时模块10的第一输出端13连接，串联结构中第n个延时模块10的第二输入端12与第n+1个延时模块10的第二输出端14连接；
53.其中，n为大于1且小于m的任意整数，m为多个延时模块10的数量。
54.具体地，多个延时模块10串联，延时模块10用于将第一输入端11和第二输入端12输入的信号延时，以便于得到经过延时处理后的时钟信号。一般地，延时模块10可以为多个门电路组成的电路模块，例如，延时模块10可以为多个与非门组成的电路模块，通过与非门实现信号延时处理。可以理解地，延时模块10还可以为多个非门或者多个异或门等组成的电路模块。
55.在本技术的一些实施例中，延时模块10可以将第一输入端11输入的信号延时并经第一输出端13输出，同时还可以将第二输入端12输入的信号延时并经第二输出端14输出，以便于同一延时模块10可以进行两次信号延迟处理。在本技术的一些实施例中，延时模块10可以将第一输入端11输入的信号延时并经第二输出端14输出，以便于将该延时模块10作为串联结构尾端的延时模块10，而无需提供第二输入端12的输入信号。
56.同时，在多个串联的延时模块10中，串联中第n个延时模块10的第一输入端11与第n-1个延时模块10的第一输出端13连接，串联中第n个延时模块10的第二输入端12与第n+1个延时模块10的第二输出端14连接，其中，n为大于1且小于m的任意整数，m为多个延时模块10的数量。
57.也就是说，对于串联结构中非尾端的延时模块10而言，该m-1个延时模块10的第一输入端11与第一输出端13组成一条信号延时处理通路，而m-1个延时模块10的第二输入端12与第二输出端14组成另外一条信号延时处理通路。在对信号进行延时处理时，第1个延时模块10接收到时钟信号后，可以将时钟信号延时并经第一输出端13输出，第2个延时模块10将第一输入端11接收的第1个延时模块10输出的信号进一步延时，并经第一输出端13输出，直至信号输入至第m个延时模块10的第一输入端11。当信号输入至第m个延时模块10的第一输入端11后，第m个延时模块10将其第一输入端11输入的信号延时并经其第二输出端14输出，而第m-1个延时模块10将第二输入端12接收的第m个延时模块10输出的信号进一步延
时，并经其第二输出端14输出，直至输入至第1个延时模块10的第二输入端12后，在第1个延时模块10的第二输出端14最终得到延时后的时钟信号，从而在多个串联的延时模块10中形成信号延时环路，使得单个延时模块10可以同时进行两次信号延时处理。
58.在本技术实施例中，本技术通过将多个延时模块10串联，由于串联中第n个延时模块10的第一输入端11与第n-1个延时模块10的第一输出端13连接，且串联中第n个延时模块10的第二输入端12与第n+1个延时模块10的第二输出端14连接，同时延时模块10可以将第一输入端11和第二输入端12输入的信号延时，时钟信号可以在第n个延时模块10中经历两次延时处理，从而得到经过延时处理后的时钟信号，在控制芯片通过时钟信号访问外部存储装置时，可以避免由于数据采集时序紧张从而导致数据读写错误的现象。
59.进一步地，在本技术的一些实施例中，继续参阅图1，位于串联结构首端的延时模块10(即串联中第1个延时模块10)的第一输入端11用于接收自外部传入的时钟信号，位于串联结构首端的延时模块10(即串联中第1个延时模块10)的第二输出端14用于输出延时后的时钟信号。
60.可以理解地，参阅图2，图2示出了本技术实施例中信号延时电路的另外一种模块示意图，实际上还可以在串联结构尾端的延时模块10(即串联中第m个延时模块10)的第二输入端12输入时钟信号，并在串联结构尾端的延时模块10(即串联中第m个延时模块10)的第一输出端13得到延时后时钟信号。
61.进一步地，在本技术的一些实施例中，继续参阅图1，位于串联结构尾端的延时模块10用于对自其第一输入端11输入的信号进行延时处理，并将经延时处理的信号自第二输出端14输出，以便于将m-1个延时模块10的第一输入端11与第一输出端13组成的一条信号延时处理通路转接至m-1个延时模块10的第二输入端12与第二输出端14组成的另外一条信号延时处理通路上，从而形成信号延时处理环路，使得m-1个延时模块10可以同时进行两次信号延时处理。
62.可以理解地，也可以将位于串联结构尾端的延时模块10的第一输出端13输出的信号处理后(例如反相)转接至其第二输入端12，从而形成信号延时处理环路。
63.在本技术的一些实施例中，例如对于延时模块10可以将第一输入端11输入的信号延时并经第二输出端14输出的实施例，继续参阅图3以及图4，图3示出了本技术实施例中信号延时电路的一种工作状态示意图，图4示出了本技术实施例中信号延时电路的另一种工作状态示意图，其中：
64.串联结构中非尾端的延时模块10均具有第一工作状态以及第二工作状态。对于每一非尾端的延时模块10，当该延时模块10处于第一工作状态时，延时模块10用于对从第一输入端11输入的信号进行延时处理，并将经延时处理后的信号从第一输出端13输出，以及对从第二输入端12输入的信号进行延时处理，并将经延时处理后的信号从第二输出端14输出。当该延时模块10处于第二工作状态时，延时模块10用于对从第一输入端11输入的信号进行延时处理，并将经延时处理后的信号从第二输出端14输出，以改变对时钟信号进行延时处理的延时模块10的数量。
65.需要说明的是，当延时模块10处于第一工作状态时，延时模块10正常对信号进行延时处理，即将其延时处理的信号经第一输出端13输入给下一延时模块10的第一输入端11，并将其延时处理的信号经第二输出端14输入给上一延时模块10的第二输入端12。而当
延时模块10处于第二工作状态时，该延时模块10则将第一输入端11输入的信号延时并经第二输出端14输出，以便于将第一输入端11与第一输出端13组成的一条信号延时处理通路转接至第二输入端12与第二输出端14组成的另外一条信号延时处理通路上，进而形成信号延时处理环路，并最终改变对时钟信号进行延时处理的延时模块10的数量，从而达到改变信号延时时长的目的。例如，如图3所示，串联中第1个、第2个延时模块10处于第一工作状态，而串联中第3个延时模块10处于第二工作状态，因此对时钟信号进行延时处理的延时模块10的数量为3个。又例如，如图4所示，串联中第1个延时模块10处于第二工作状态，因此对时钟信号进行延时处理的延时模块10的数量为1个。
66.进一步地，在本技术的一些实施例中，例如对于串联结构中非尾端的延时模块10均具有第一工作状态以及第二工作状态的实施例，继续参阅图3以及图4，其中，串联结构中非尾端的延时模块10还具有控制端15。控制端15用于接入控制信号，控制信号用于改变延时模块10的工作状态，以使其处于第一工作状态或者第二工作状态。例如，当控制信号为高电平信号时，则延时模块10处于第一工作状态，而当控制信号为低电平信号时，则延时模块10处于第二工作状态。
67.可以理解地，还可以在当控制信号为低电平信号时，使延时模块10处于第一工作状态，而当控制信号为高电平信号时，使延时模块10处于第二工作状态。
68.在本技术的一些实施例中，参阅图5以及图6，图5示出了本技术实施例中延时模块10的一种电路示意图，图6示出了本技术实施例中信号延时电路的一种电路示意图，其中，每个延时模块10均包括第一与非门nand1、第二与非门nand2、第三与非门nand3、第四与非门nand4、第五与非门nand5以及第六与非门nand6。第五与非门nand5以及第六与非门nand6均具有第一子输入端、第二子输入端以及输出端。
69.具体地，第一与非门nand1的输出端与第二与非门nand2的第一子输入端连接，第一与非门nand1的第二子输入端用于接入控制信号。第二与非门nand2的第二子输入端用于接入控制信号，第二与非门nand2的输出端与第三与非门nand3的第一子输入端连接。第三与非门nand3的第二子输入端用于接入控制信号，第三与非门nand3的输出端与第六与非门nand6的第一子输入端连接。第四与非门nand4的第二子输入端用于接入控制信号，第四与非门nand4的输出端与第五与非门nand5的第一子输入端连接。第五与非门nand5的第二子输入端用于接入控制信号，第五与非门nand5的输出端与第六与非门nand6的第二子输入端连接。其中，第一输入端11为第一与非门nand1的第一子输入端，第一输出端13为第一与非门nand1的输出端，第二输入端12为第四与非门nand4的第一子输入端，第二输出端14为第六与非门nand6的输出端。
70.需要说明的是，在延时模块10进行信号延时处理时，延时模块10的第一与非门nand1对其第一子输入端接入信号进行延时处理并经输出端输出，并最终输入给下一延时模块10的第一与非门nand1的第一子输入端，此时第一与非门nand1的第一子输入端即为第一输入端11，第一与非门nand1的输出端即为第一输出端13。同时，延时模块10的第四与非门nand4的第一子输入端接入信号并经第四与非门nand4、第五与非门nand5处理后从第六与非门nand6的输出端输出，并最终输入给上一延时模块10的第四与非门nand4的第一子输入端，此时，第四与非门nand4的第一子输入端即为第二输入端12，而第六与非门nand6的输出端即为第二输出端14。
71.进一步地，在本技术的一些实施例中，例如对于串联结构中非尾端的延时模块10均具有第一工作状态以及第二工作状态的实施例，继续参阅图5以及图6，其中，延时模块10的控制端15包括第一与非门nand1的第二子输入端、第二与非门nand2的第二子输入端、第三与非门nand3的第二子输入端、第四与非门nand4的第二子输入端、第五与非门nand5的第二子输入端。控制信号包括第一子控制信号cs1、第二子控制信号cs2、第三子控制信号cs3、第四子控制信号cs4以及第五子控制信号cs5。
72.具体地，第一与非门nand1的第二子输入端用于接入第一子控制信号cs1，第二与非门nand2的第二子输入端用于接入第二子控制信号cs2，第三与非门nand3的第二子输入端用于接入第三子控制信号cs3，第四与非门nand4的第二子输入端用于接入第四子控制信号cs4，第五与非门nand5的第二子输入端用于接入第五子控制信号cs5。
73.当延时模块10处于第一工作状态时，第一子控制信号cs1、第四子控制信号cs4以及第五子控制信号cs5均为高电平信号，且第二子控制信号cs2以及第三子控制信号cs3均为低电平信号；当延时模块10处于第二工作状态时，第四子控制信号cs4以及第五子控制信号cs5均为低电平信号，且第一子控制信号cs1、第二子控制信号cs2以及第三子控制信号cs3均为高电平信号。
74.需要说明的是，当延时模块10处于第一工作状态时，以第一与非门nand1的第一子输入端输入高电平信号为例，由于第一与非门nand1的第二子输入端接入的第一子控制信号cs1为高电平信号，因此第一与非门nand1的输出端输出低电平信号。又由于第二与非门nand2的第二子输入端接入的第二子控制信号cs2为低电平信号，而第三与非门nand3的第二子输入端接入的第三子控制信号cs3为低电平信号，因此第二与非门nand2、第三与非门nand3的输出端输出信号为高电平信号。同时，由于第四与非门nand4、第五与非门nand5的第二子输入端接入的第四子控制信号cs4、第五子控制信号cs5均为高电平信号，因此第六与非门nand6输出端输出高电平信号需要上一延时模块10向第四与非门nand4输入高电平信号，因此实现了延时模块10对信号正常进行延时处理的过程，即将其延时处理的信号经第一输出端13输入给下一延时模块10的第一输入端11，并将其延时处理的信号经第二输出端14输入给上一延时模块10的第二输入端12。
75.当延时模块10处于第二工作状态时，以第一与非门nand1的第一子输入端输入高电平信号为例，由于第一与非门nand1的第二子输入端接入的第一子控制信号cs1为高电平信号，因此第一与非门nand1的输出端输出低电平信号。又由于第二与非门nand2的第二子输入端接入的第二子控制信号cs2为高电平信号，而第三与非门nand3的第二子输入端接入的第三子控制信号cs3为高电平信号，因此第二与非门nand2的输出端为高电平信号，而第三与非门nand3的输出端输出信号为低电平信号，因此第六与非门nand6输出端输出高电平信号，从而实现将第一输入端11与第一输出端13组成的一条信号延时处理通路转接至第二输入端12与第二输出端14组成的另外一条信号延时处理通路上的过程，以便于改变对时钟信号进行延时处理的延时模块10的数量。
76.进一步地，在本技术的一些实施例中，继续参阅图5以及图6，其中，串联结构中非尾端的延时模块10还具有第三工作状态。对于每一非尾端的延时模块10，当该延时模块10处于第三工作状态时，第一子控制信号cs1以及第五子控制信号cs5均为高电平信号，且第二子控制信号cs2、第三子控制信号cs3以及第四子控制信号cs4均为低电平信号。
77.需要说明的是，由于第四子控制信号cs4为低电平信号，而第五子控制信号cs5为高电平信号，因此第六与非门nand6的第二子输入端始终输入高电平信号，此时第六与非门nand6输出端的输出信号受其的第一子输入端的信号控制，也就是说，此时第一输入端11与第一输出端13组成一条信号延时处理通路可以正常进行信号延时处理，而第二输入端12与第二输出端14组成另外一条信号延时处理通路无法进行正常延时处理，同时，第一输入端11输入的信号可以直接控制第一输出端13和第二输出端14的信号，使得每一延时模块10在第二输出端14产生不同延时时长的信号，以便于满足不同的信号延时需求，并扩宽单个延时模块的延时时长范围。
78.可以理解地，串联结构中非尾端的延时模块10还具有其他工作状态，例如，第四子控制信号cs4以及第五子控制信号cs5均为高电平信号，且第二子控制信号cs2、第三子控制信号cs3以及第一子控制信号cs1均为低电平信号。
79.在本技术的一些实施例中，例如对于位于串联结构尾端的延时模块10用于将第一输入端11输入的信号延时并经第二输出端14输出的实施例，继续参阅图5以及图6，其中，位于串联结构尾端的延时模块10的第一与非门nand1的第二子输入端用于接入高电平信号，第二与非门nand2的第二子输入端用于接入高电平信号，第三与非门nand3的第二子输入端用于接入高电平信号，第四与非门nand4的第一子输入端以及第二子输入端均用于接入高电平信号，第五与非门nand5的第二子输入端用于接入高电平信号。
80.需要说明的是，以位于串联结构尾端的延时模块10的第一与非门nand1的第一子输入端输入高电平信号为例，由于第一与非门nand1的第二子输入端用于接入高电平信号，因此第一与非门nand1的输出端输出低电平信号。由于第二与非门nand2、第三与非门nand3的第二子输入端均接入高电平信号，因此第六与非门nand6的第一子输入端输入的信号为低电平信号。同时，由于第四与非门nand4的第一子输入端以及第二子输入端用于接入高电平信号，第五与非门nand5的第二子输入端用于接入高电平信号，因此第六与非门nand6的第二子输入端输入的信号始终为高平信号，从而使得第六与非门nand6的输出端输出高电平信号，同时，第六与非门nand6的输出端(即第二输出端14)取决于第一与非门nand1的第一子输入端输入的信号(即第一输入端11输入的信号)，从而实现位于串联结构尾端的延时模块10可以将第一输入端11输入的信号延时并经第二输出端14输出的目的。
81.值得注意的是，上述关于信号延时电路的内容旨在清楚说明本技术的实施验证过程，本领域技术人员在本技术的指导下还可以做出等同的修改设计，例如，延时模块10通过一开关(例如pmos管或者nmos管)将第一输出端13输出的信号反相后输入给第二输出端14。
82.进一步地，为了更好的实施本技术实施例中的信号延时电路，在信号延时电路的基础上，本技术还提供一种存储读取装置，存储读取装置包括如上述任一实施例的信号延时电路，存储读取装置如电子产品(例如手机、平板电脑或只能手表)的数据传输接口。由于本技术实施例中的存储读取装置因设置有上述实施例的信号延时电路，从而具有上述信号延时电路的全部有益效果，在此不再赘述。
83.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见上文针对其他实施例的详细描述，此处不再赘述。
84.上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述详细披露仅仅作为示例，而并不构成对本技术的限定。虽然此处并没有明确说明，本领域技术人员可能会
对本技术进行各种修改、改进和修正。该类修改、改进和修正在本技术中被建议，所以该类修改、改进、修正仍属于本技术示范实施例的精神和范围。
85.同时，本技术使用了特定词语来描述本技术的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本技术至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一个替代性实施例”并不一定是指同一实施例。此外，本技术的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
86.同理，应当注意的是，为了简化本技术披露的表述，从而帮助对一个或多个实用新型实施例的理解，前文对本技术实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本技术对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
87.一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有
±
20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本技术一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。
88.针对本技术引用的每个专利、专利申请、专利申请公开物和其他材料，如文章、书籍、说明书、出版物、文档等，特此将其全部内容并入本技术作为参考，但与本技术内容不一致或产生冲突的申请历史文件除外，对本技术权利要求最广范围有限制的文件(当前或之后附加于本技术中的)也除外。需要说明的是，如果本技术附属材料中的描述、定义、和/或术语的使用与本技术所述内容有不一致或冲突的地方，以本技术的描述、定义和/或术语的使用为准。
89.以上对本技术实施例所提供的一种信号延时电路以及存储读取装置进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

技术特征：
1.一种信号延时电路，其特征在于，包括：多个延时模块，每个所述延时模块均具有第一输入端、第二输入端、第一输出端以及第二输出端，每个所述延时模块用于对自该延时模块的第一输入端和第二输入端输入的信号进行延时处理；所述多个延时模块依次串联形成串联结构，所述串联结构中第n个所述延时模块的第一输入端与第n-1个所述延时模块的第一输出端连接，所述串联结构中第n个所述延时模块的第二输入端与第n+1个所述延时模块的第二输出端连接；其中，所述n为大于1且小于m的任意整数，所述m为所述多个延时模块的数量。2.如权利要求1所述的信号延时电路，其特征在于，位于所述串联结构首端的所述延时模块的第一输入端用于接收自外部传入的时钟信号，位于所述串联结构首端的所述延时模块的第二输出端用于输出延时后的时钟信号。3.如权利要求2所述的信号延时电路，其特征在于，位于所述串联结构尾端的所述延时模块用于对自其第一输入端输入的信号进行延时处理，并将经延时处理的信号自所述第二输出端输出。4.如权利要求1所述的信号延时电路，其特征在于，所述串联结构中非尾端的所述延时模块均具有第一工作状态以及第二工作状态；对于每一非尾端的所述延时模块，当该延时模块处于第一工作状态时，用于对从所述第一输入端输入的信号进行延时，并将经延时处理的信号从所述第一输出端输出，以及对从所述第二输入端输入的信号进行延时处理，并将经延时处理的信号从所述第二输出端输出；当该延时模块处于第二工作状态时，用于对从所述第一输入端输入的信号进行延时处理，并将经延时处理的信号从所述第二输出端输出，以改变对时钟信号进行延时处理的所述延时模块的数量。5.如权利要求4所述的信号延时电路，其特征在于，所述串联结构中非尾端的所述延时模块还具有控制端；所述控制端用于接入控制信号，所述控制信号用于改变所述延时模块的工作状态，以使其处于所述第一工作状态或者所述第二工作状态。6.如权利要求5所述的信号延时电路，其特征在于，每个所述延时模块均包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门以及第六与非门；所述第一与非门、所述第二与非门、所述第三与非门、所述第四与非门、所述第五与非门以及所述第六与非门均具有第一子输入端、第二子输入端以及输出端；所述第一与非门的输出端与所述第二与非门的第一子输入端连接，所述第一与非门的第二子输入端用于接入所述控制信号；所述第二与非门的第二子输入端用于接入所述控制信号，所述第二与非门的输出端与所述第三与非门的第一子输入端连接；所述第三与非门的第二子输入端用于接入所述控制信号，所述第三与非门的输出端与所述第六与非门的第一子输入端连接；所述第四与非门的第二子输入端用于接入所述控制信号，所述第四与非门的输出端与所述第五与非门的第一子输入端连接；所述第五与非门的第二子输入端用于接入所述控制信号，所述第五与非门的输出端与
所述第六与非门的第二子输入端连接；其中，所述第一输入端为所述第一与非门的第一子输入端，所述第一输出端为所述第一与非门的输出端，所述第二输入端为所述第四与非门的第一子输入端，所述第二输出端为所述第六与非门的输出端。7.如权利要求6所述的信号延时电路，其特征在于，所述控制端包括所述第一与非门的第二子输入端、所述第二与非门的第二子输入端、所述第三与非门的第二子输入端、所述第四与非门的第二子输入端、所述第五与非门的第二子输入端；所述控制信号包括第一子控制信号、第二子控制信号、第三子控制信号、第四子控制信号以及第五子控制信号；所述第一与非门的第二子输入端用于接入所述第一子控制信号；所述第二与非门的第二子输入端用于接入所述第二子控制信号；所述第三与非门的第二子输入端用于接入所述第三子控制信号；所述第四与非门的第二子输入端用于接入所述第四子控制信号；所述第五与非门的第二子输入端用于接入所述第五子控制信号；当所述延时模块处于第一工作状态时，所述第一子控制信号、所述第四子控制信号以及所述第五子控制信号均为高电平信号，且所述第二子控制信号以及所述第三子控制信号均为低电平信号；当所述延时模块处于第二工作状态时，所述第四子控制信号以及所述第五子控制信号均为低电平信号，且第一子控制信号、所述第二子控制信号以及所述第三子控制信号均为高电平信号。8.如权利要求7所述的信号延时电路，其特征在于，所述串联结构中非尾端的所述延时模块均还具有第三工作状态；对于每一非尾端的所述延时模块，当该延时模块处于第三工作状态时，所述第一子控制信号以及所述第五子控制信号均为高电平信号，且所述第二子控制信号、所述第三子控制信号以及所述第四子控制信号均为低电平信号。9.如权利要求6所述的信号延时电路，其特征在于，位于所述串联结构尾端的所述延时模块的所述第一与非门的第二子输入端用于接入高电平信号，所述第二与非门的第二子输入端用于接入高电平信号，所述第三与非门的第二子输入端用于接入高电平信号，所述第四与非门的第一子输入端以及第二子输入端均用于接入高电平信号，所述第五与非门的第二子输入端用于接入高电平信号。10.一种存储读写装置，其特征在于，包括如权利要求1至9任一项所述信号延时电路。

技术总结
本申请提供一种信号延时电路以及存储读写装置，信号延时电路包括：多个延时模块，每个延时模块用于对自该延时模块的第一输入端和第二输入端输入的信号进行延时处理；多个延时模块依次串联形成串联结构，所述串联结构中第N个延时模块的第一输入端与第N-1个延时模块的第一输出端连接，所述串联结构中第N个延时模块的第二输入端与第N+1个延时模块的第二输出端连接；其中，N为大于1且小于M的任意整数，M为多个延时模块的数量。本申请利用多个延时模块得到经过延时处理后的时钟信号，在控制芯片通过时钟信号访问外部存储装置时，可以避免由于数据采集时序紧张从而导致数据读写错误的现象。现象。现象。


技术研发人员：许应新 陈乃军 张耀文
受保护的技术使用者：摩星半导体（广东）有限公司
技术研发日：2023.02.09
技术公布日：2023/9/19