一种肖特基二极管版图结构及其制作方法与流程

1.本发明涉及集成电路应用领域，尤其涉及一种肖特基二极管版图结构及其制作方法。


背景技术：

2.相比传统硅材料，碳化硅具有宽的带隙、高的熔点、低的介电常数、高的击穿场强、高的导热系数和高的饱和电子漂移速度等特性，可以让其制成器件在更高的温度、更近的距离、更高的功率级别的场景下工作。
3.但现有的碳化硅肖特基二极管（schottky barrier diode，sbd）芯片面积过大，成本高，且pn结面积大，导致结电容过大，开通和关断恢复时间较长，功耗增加。


技术实现要素：

4.鉴于以上现有技术存在的问题，本发明提出一种肖特基二极管版图结构及其制作方法，主要解决现有肖特基二极管芯片面积大导致晶圆利用率低的问题。
5.为了实现上述目的及其他目的，本发明采用的技术方案如下。
6.本技术提供一种肖特基二极管版图结构，包括：第一导电类型衬底；第一导电类型外延层，其设置于所述第一导电类型衬底的一侧；多个多边形微沟槽，设置于所述第一导电类型外延层背离所述第一导电类型衬底的一侧，所述多边形微沟槽的侧壁为斜面，相邻两个多边形微沟槽的邻边之间留有平台区，每个所述多边形微沟槽的底面以及所述平台区均设置有第二导电类型金属区；第一金属层，其覆盖所述多边形微沟槽和所述第二导电类型金属区，以在所述多边形微沟槽的侧壁与所述平台区的对接区域形成肖特基接触；第二金属层，设置于所述第一导电类型衬底背离所述第一导电类型外延层的一侧。
7.在本技术一实施例中，所述多边形微沟槽的开口截面为六边形。
8.在本技术一实施例中，所述多边形微沟槽的侧壁与所述平台区的对接位置为弧面结构。
9.在本技术一实施例中，所述多边形微沟槽的深度为1-1000nm。
10.在本技术一实施例中，所述第一导电类型衬底的掺杂浓度为1e19-1e21cm-3
，厚度为100-500μm；所述第一导电类型外延层的掺杂浓度为5e15-2e16，厚度为5-30μm；所述第二导电类型金属区的结深为0.6-1.8μm，掺杂浓度为1e16-5e18cm-3
。
11.本技术还提供一种肖特基二极管版图结构的制作方法，包括：提供第一导电类型衬底；在所述第一导电类型衬底上生长第一导电类型外延层；在所述第一导电类型外延层背离所述第一导电类型衬底的一侧制作多个垂直沟槽区，相邻两个垂直沟槽区的邻边之间留有平台区；在每个所述垂直沟槽区的底面以及所述平台区分别制作第二导电类型金属区；对所述垂直沟槽区的侧壁进行刻蚀，得到多边形微沟槽，所述多边形微沟槽的侧壁为斜面；制作第一金属层，所述第一金属层覆盖所述多边形微沟槽和所述第二导电类型金属区，以在所述多边形微沟槽的侧壁与所述平台区的对接区域形成肖特基接触；在所述第一导电
类型衬底背离所述第一导电类型外延层的一侧制作第二金属层。
12.在本技术一实施例中，对所述垂直沟槽区的侧壁进行刻蚀，得到多边形微沟槽的步骤包括：在所述第一导电类型外延层背离所述第一导电类型衬底层的一侧沉积0.1-10μm的二氧化硅，通过一次刻蚀形成垂直沟槽区；在所述垂直沟槽区进行二次刻蚀，形成侧壁为斜面的所述多边形微沟槽。
13.在本技术一实施例中，在每个所述垂直沟槽区的底面以及所述平台区分别制作第二导电类型金属区的步骤包括：在所述垂直沟槽区表面沉积二氧化硅；通过光刻在所述垂直沟槽区所在区域以及所述平台区分别形成开孔；在所述开孔的位置通过离子注入的方式注入铝离子，形成所述第二导电类型金属区。
14.在本技术一实施例中，制作第一金属层的步骤包括：在所述第一导电类型外延层背离所述第一导电类型衬底的一侧沉积1-10μm的镍或铝，经过退火后在所述多边形微沟槽的侧壁与所述平台区之间形成肖特基接触，以此得到所述第一金属层。
15.在本技术一实施例中，所述铝离子的注入计量为1e12-1e16cm-2
，注入能量为400-1500kev。
16.如上所述，本技术提出的一种肖特基二极管版图结构及其制作方法，具有以下有益效果。
17.本技术在通过多边形的微沟槽设计可增大晶圆面积利用率，微沟槽侧壁设置为斜面，可有效提高肖特基接触面积，提高单位面积电流密度。
附图说明
18.图1为本技术一实施例中肖特基二极管的剖面示意图。
19.图2为本技术一实施例中肖特基二极管版图结构的制作方法的流程示意图。
20.图3为本技术一实施例中一次刻蚀后的剖面示意图。
21.图4为本技术一实施例中离子注入后的剖面示意图。
22.图5为本技术一实施例中二次刻蚀后的剖面示意图。
23.图6为本技术一实施例中沉积第一金属层和第二金属层后的剖面示意图。
24.图7为本技术一实施例中整体版图的俯视结构示意图。
25.附图标号说明：1-第一导电类型衬底，2-第一导电类型外延层，3-多边形微沟槽，4-第二导电类型金属区，5-平台区，6-第二金属层，7-对接区域。
具体实施方式
26.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
27.需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸
绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
28.请参阅图1，本技术提供了一种肖特基二极管版图结构，该肖特基二极管版图结构包括第一导电类型衬底1、第一导电类型外延层2、多个多边形微沟槽3、第二导电类型金属区4、第一金属层和第二金属层6。其中，第一导电类型外延层2设置于第一导电类型衬底1层一侧，多个多边形微沟槽3均设置于第一导电类型外延层2背离第一导电类型衬底1层的一侧。每个多边形微沟槽3的侧壁均为斜面。在形成多边形微沟槽3结构过程中，任意相邻的两个多边形微沟槽3的邻边之间设置有平台区5，通过该平台区5将两个多边形微沟槽3分隔开。以此，得到的平台区5在多边形微沟槽3外侧形成多边形的包围结构。平台区5的宽度（即相邻的两个多边形微沟槽3的邻边之间的距离）可根据实际生产需求进行设置和调整，这里不作限制。在每个多边形微沟槽3的底部设置有第二导电类型金属区4，多边形微沟槽3底部的第二导电类型金属区4由多边形微沟槽3的底面向第一导电类型外延层2内部延伸得到。相邻的两个多边形微沟槽3的每组邻边之间的平台区5均可设置一第二导电类型金属区4，该第二导电类型金属区4可由平台区5的表面向第一导电类型外延层2内部延伸形成。第二导电类型金属区4可通过离子注入得到，注入元素可采用al离子。第二导电类型金属区4的结深为0.6-1.8μm，掺杂浓度为1e16-5e18cm-3
。
29.在一实施例中，多边形微沟槽3的深度可设置为1-1000nm，多边形微沟槽3的侧壁为斜面，该侧壁与平台区5的对接位置可设置为弧面，弧面结构可进一步增大肖特基接触区域的表面电流密度，提高正面走电流能力。
30.在一实施例中，多边形微沟槽3的开口截面为六边形，六边形结构设计可增加整体的芯片面积，此外，微沟槽斜面设计，可增强六边形结构的制作鲁棒性，即使受限于刻蚀工艺，难以达到理想的六边形微沟槽，也可基于斜面设计达到高电流密度导通的效果，可有效降低器件生产的工艺复杂度。同样规格的肖特基二极管，采用本技术实施例的方案可使得芯片尺寸更小，晶圆利用率更高，降低整个器件的生产成本。
31.在一实施例中，第一金属层可设置各多边形微沟槽3和平台区5的外侧，通过第一金属层覆盖多边形微沟槽3和平台区5的表面，使得多边形微沟槽3的底面与第一金属层接触，设置于多边形微沟槽3底部的第二导电类型金属区4与该第一金属层欧姆接触，设置于平台区5的第二导电类型金属区4也与该第一金属层欧姆接触。多边形微沟槽3的侧壁到邻接的平台区5的第二导电类型金属区4之间的对接区域7与该第一金属层形成肖特基接触。
32.在一实施例中，第二金属层6设置于第一导电类型衬底1背离第一导电类型外延层2的一侧，第二金属层6与第一导电类型衬底1欧姆接触。
33.在一实施例中，第一导电类型可以为n型，第二导电类型可以为p型。可采用碳化硅作为衬底，n型衬底的掺杂浓度为1e19-1e21cm-3
，厚度为100-500μm。n型外延层的掺杂浓度为5e15-2e16cm-3
，厚度为5-30μm。第二导电类型金属区4可采用重掺杂，形成p+区，多边形微沟槽3底部的p+区和邻近的平台区5的p+区域分别与第一金属层欧姆接触，两个p+区之间的对接区域7与第一金属层形成肖特基接触，以此形成mps结构，如遇到瞬时大电流，可进行相应的电导调制，防止器件失效，可提高抗浪涌能力。此外，每个p+区可形成向两侧扩散的耗尽层，使得相邻的两个p+区形成的耗尽层可连成一片，增强反向耐压，耗尽能力更强，有效降低反向漏电。
34.基于以上肖特基二极管版图结构，通过六边形微沟槽设计，在微沟槽结构的侧壁斜面形成肖特基接触，可使得肖特基接触区域在版图中占比更小，芯片尺寸更小，晶圆利用率高，进而有效降低成本；肖特基接触区域在版图中占比更小，即使遇到微沟槽刻蚀不完全，p+区之间的耗尽层连通也可保证器件的反向漏电性能，增强器件的鲁棒性；外延层也可采用碳化硅，在碳化硅表面形成p+区的欧姆接触，即可基于欧姆接触和肖特基接触形成mps结构，在遇到瞬时大电流时，可以进行相应的电导调制，防止器件失效。
35.请参阅图2，图2为本技术一实施例中肖特基二极管版图结构的制作方法的流程示意图。该制作方法包括以下步骤：步骤s200，提供第一导电类型衬底1。
36.在一实施例中，可采用碳化硅作为衬底，对碳化硅进行掺杂，得到第一导电类型衬底1。其中，第一导电类型可以为n型，对碳化硅进行n型掺杂，掺杂浓度为1e19-1e21cm-3
，厚度为100-500um。
37.步骤s210，在第一导电类型衬底1上生长第一导电类型外延层2。
38.在一实施例中，可在碳化硅衬底上外延生长碳化硅层作为外延层，对外延层进行n型掺杂，外延层的掺杂浓度为5e15-2e16 cm-3
，厚度为5-30um。
39.步骤s220，在第一导电类型外延层2背离第一导电类型衬底1的一侧制作多个垂直沟槽区，相邻两个垂直沟槽区的邻边之间留有平台区5。
40.请参阅图3，图3为本技术一实施例中一次刻蚀后的剖面示意图。在一实施例中，可通过沉积氧化层，再光刻、开孔形成侧壁垂直第一导电类型外延层2的垂直沟槽区。具体地，可在n型外延层远离n型衬底的表面沉积二氧化硅，沉积厚度在0.1-10μm。然后通过光刻在n型外延层表面刻蚀出多边形垂直沟槽区，刻蚀深度为1-1000nm。
41.步骤s230，在每个垂直沟槽区的底面以及平台区5分别制作第二导电类型金属区4。
42.请参阅图4，图4为本技术一实施例中离子注入后的剖面示意图。在一实施例中，第二导电类型可以为p型。可在一次刻蚀得到垂直沟槽区的基础上再次沉积二氧化硅，通过光刻、开孔露出垂直沟槽区底面和平台区5部分区域，方便离子注入时进行定位。可在露出的开孔区域注入al粒子，注入剂量为1e12-1e16cm-2
，注入能量为400-1500kev,结深为0.6-1.8μm，掺杂浓度范围为1e16-5e18cm-3
，在垂直沟槽区和平台区5分别形成p+区域（即第二导电类型金属区4）。
43.步骤s240，对垂直沟槽区的侧壁进行刻蚀，得到多边形微沟槽，其中多边形微沟槽的侧壁为斜面。
44.在一实施例中，对垂直沟槽区的侧壁进行刻蚀，得到多边形微沟槽的步骤包括：在第一导电类型外延层2背离所述第一导电类型衬底的一侧沉积0.1-10μm的二氧化硅，通过一次刻蚀形成垂直沟槽区；在垂直沟槽区进行二次刻蚀，形成侧壁为斜面的多边形微沟槽3。
45.请参阅图5，图5为本技术一实施例中二次刻蚀后的剖面示意图。可在完成垂直沟槽区刻蚀后，通过离子注入制作完成第二导电类型金属区4后，再进行二次刻蚀，使得沟槽区的侧壁形成1-90度的斜面。具体地，可依次对多边形垂直沟槽区的各边进行分别刻蚀，以六边形微沟槽为例，在刻蚀完一个方向后，旋转角度继续刻蚀，直到刻蚀完成六边后，沉积
牺牲氧化层1-500nm，防止进入下一生产工序过程中与空气接触影响器件性能。进入下一生产工序后可去除该牺牲氧化层得到如图5所示的结构。
46.在一实施例中，完成离子注入后，可在表面沉积碳膜，碳膜厚度可控制在0.1μm到2μm之间，进行退火操作，退火温度为1000℃-2000℃，退火时间为0.1-1小时，退火完成后，去除碳膜得到如图5所示的截面结构。
47.步骤s250，制作第一金属层，第一金属层覆盖多边形微沟槽3和第二导电类型金属区4，以在多边形微沟槽3的侧壁与平台区5的对接区域形成肖特基接触。
48.请参阅图6，图6为本技术一实施例中沉积第一金属层和第二金属层后的剖面示意图。在一实施例中，可在第一导电类型外延层2背离第一导电类型衬底1的一侧表面沉积第一金属层，通过第一金属层覆盖第一导电类型外延层2表面的多边形微沟槽3以及平台区5的第二导电类型金属区4。具体地，可在n型外延层表面沉积金属镍或铝作为第一金属层，沉积厚度为1-10μm，退火后，第一金属层与各第二导电类型金属区4形成欧姆接触。同时在多边形微沟槽3底部的第二导电类型金属区4与邻近的平台区5的第二导电类型金属区4之间，该第一金属层与第一导电类型外延层2形成肖特基接触，基于欧姆接触和肖特基接触的混合结构设置，可形成mps结构，如遇瞬时大电流，可以进行相应的电导调制，防止器件失效。同时由于多边形微沟槽3结构的侧壁为斜面，在侧壁区域形成肖特基接触，可增大肖特基面积，增强正面走电流能力。此外，通过调节多边形微沟槽3底部和平台区5的离子注入，可降低反向漏电。肖特基接触区域在版图中占比更小，如果遇到刻蚀不完全，也不会影响器件的反向漏电性能，鲁棒性更高。侧壁斜面的角度决定着电流密度的大小，可通过调整侧壁斜面的角度，实现高电流密度的导通。
49.步骤s260，在第一导电类型衬底1背离第一导电类型外延层2的一侧制作第二金属层6。
50.在一实施例中，第二金属层6可与第一导电类型衬底1形成欧姆接触，通过第一金属层和第二金属层6接入外部电路。
51.请参阅图7，图7为本技术一实施例中整体版图的俯视结构示意图。沿图7中的黑色直线切开可得到如图1所示的肖特基二极管的截面结构示意图。通过将多边形微沟槽3的侧壁刻蚀成斜面，可极大的增加电流密度，进而降低单位芯片面积的导通压降，芯片尺寸更小，晶圆面积利用率更高，可降低整个器件的生产成本；通过调节多边形微沟槽3底部和平台区5的离子注入，可有效降低反向漏电流，即使多边形微沟槽3的刻蚀结果不理想，也可实现高电流密度的导通；在第二导电类型金属区4形成欧姆接触，第二导电类型金属区4之间形成欧姆接触，可得到mps结构，抗浪涌能力更强，如遇瞬时大电流，可进行相应的电导调制，防止器件失效。
52.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

技术特征：
1.一种肖特基二极管版图结构，其特征在于，包括：第一导电类型衬底；第一导电类型外延层，其设置于所述第一导电类型衬底的一侧；多个多边形微沟槽，设置于所述第一导电类型外延层背离所述第一导电类型衬底的一侧，所述多边形微沟槽的侧壁为斜面，相邻两个多边形微沟槽的邻边之间留有平台区，每个所述多边形微沟槽的底面以及所述平台区均设置有第二导电类型金属区；第一金属层，其覆盖所述多边形微沟槽和所述第二导电类型金属区，以在所述多边形微沟槽的侧壁与所述平台区的对接区域形成肖特基接触；第二金属层，设置于所述第一导电类型衬底背离所述第一导电类型外延层的一侧。2.根据权利要求1所述的肖特基二极管版图结构，其特征在于，所述多边形微沟槽的开口截面为六边形。3.根据权利要求1所述的肖特基二极管版图结构，其特征在于，所述多边形微沟槽的侧壁与所述平台区的对接位置为弧面结构。4.根据权利要求1所述的肖特基二极管版图结构，其特征在于，所述多边形微沟槽的深度为1-1000nm。5.根据权利要求1所述的肖特基二极管版图结构，其特征在于，所述第一导电类型衬底的掺杂浓度为1e19-1e21cm-3
，厚度为100-500μm；所述第一导电类型外延层的掺杂浓度为5e15-2e16，厚度为5-30μm；所述第二导电类型金属区的结深为0.6-1.8μm，掺杂浓度为1e16-5e18cm-3
。6.一种肖特基二极管版图结构的制作方法，其特征在于，包括：提供第一导电类型衬底；在所述第一导电类型衬底上生长第一导电类型外延层；在所述第一导电类型外延层背离所述第一导电类型衬底的一侧制作多个垂直沟槽区，相邻两个垂直沟槽区的邻边之间留有平台区；在每个所述垂直沟槽区的底面以及所述平台区分别制作第二导电类型金属区；对所述垂直沟槽区的侧壁进行刻蚀，得到多边形微沟槽，其中，所述多边形微沟槽的侧壁为斜面；制作第一金属层，所述第一金属层覆盖所述多边形微沟槽和所述第二导电类型金属区，以在所述多边形微沟槽的侧壁与所述平台区的对接区域形成肖特基接触；在所述第一导电类型衬底背离所述第一导电类型外延层的一侧制作第二金属层。7.根据权利要求6所述的肖特基二极管版图结构的制作方法，其特征在于，对所述垂直沟槽区的侧壁进行刻蚀，得到多边形微沟槽的步骤包括：在所述第一导电类型外延层背离所述第一导电类型衬底的一侧沉积0.1-10μm的二氧化硅，通过一次刻蚀形成垂直沟槽区；在所述垂直沟槽区进行二次刻蚀，形成侧壁为斜面的所述多边形微沟槽。8.根据权利要求6所述的肖特基二极管版图结构的制作方法，其特征在于，在每个所述垂直沟槽区的底面以及所述平台区分别制作第二导电类型金属区的步骤包括：在所述垂直沟槽区表面沉积二氧化硅；通过光刻在所述垂直沟槽区所在区域以及所述平台区分别形成开孔；
在所述开孔的位置通过离子注入的方式注入铝离子，形成所述第二导电类型金属区。9.根据权利要求6所述的肖特基二极管版图结构的制作方法，其特征在于，制作第一金属层的步骤包括：在所述第一导电类型外延层背离所述第一导电类型衬底的一侧沉积1-10μm的镍或铝，经过退火后在所述多边形微沟槽的侧壁与所述平台区之间形成肖特基接触，以此得到所述第一金属层。10.根据权利要求8所述的肖特基二极管版图结构的制作方法，其特征在于，所述铝离子的注入计量为1e12-1e16cm-2
，注入能量为400-1500kev。

技术总结
本申请提供一种肖特基二极管版图结构及其制作方法，该肖特基二极管版图结构包括：第一导电类型衬底；第一导电类型外延层，其设置于所述第一导电类型衬底的一侧；多个多边形微沟槽，设置于所述第一导电类型外延层背离所述第一导电类型衬底的一侧，所述多边形微沟槽的侧壁为斜面，相邻两个多边形微沟槽的邻边之间留有平台区，每个所述多边形微沟槽的底面以及所述平台区均设置有第二导电类型金属区；第一金属层，其覆盖所述多边形微沟槽和所述第二导电类型金属区；第二金属层，设置于所述第一导电类型衬底背离所述第一导电类型外延层的一侧。本申请的肖特基二极管芯片尺寸更小，成本更低，制作鲁棒性更高。制作鲁棒性更高。制作鲁棒性更高。


技术研发人员：任真伟 王晓
受保护的技术使用者：重庆平创半导体研究院有限责任公司
技术研发日：2023.08.18
技术公布日：2023/9/20