AI模块的制作方法

ai模块
技术领域
1.本公开涉及ai模块。


背景技术：

2.专利文献1公开了一种层叠了多个具有处理器内核等功能单元的半导体裸片的多层半导体堆栈。
3.(现有技术文献)
4.(专利文献)
5.专利文献1：日本特开2010-263203号公报
6.(非专利文献)
7.非专利文献1：m.saito et.al.,“an extended xy coil for noise reduction in inductive-coupling link”,2009ieee asian solid-state circuits conference,dec.2009,pp.305-308
8.非专利文献2：k.niitsu et al.,“interference from power/signal lines and to sram circuits in 65nm cmos inductive-coupling link”,2007ieee asian solid-state circuits conference,jan.2007,pp.131-134


技术实现要素：

9.发明要解决的课题
10.近年来，期待以低功耗来进行基于人工智能(ai)的各种运算。若为了进行像这样的运算而利用专利文献1公开的多层半导体堆栈，则功能单元间的数据的移动距离变长，以至于难以减少功耗。
11.于是，本公开提供一种能够以低功耗来进行基于ai的运算的ai模块。
12.用于解决课题的手段
13.本公开的一个方式所涉及的ai模块具备第1半导体芯片，所述第1半导体芯片包括：多个第1处理部，该多个第1处理部的每一个都执行规定的运算；以及多个第2处理部，该多个第2处理部的每一个都包括存储器，所述多个第1处理部以及所述多个第2处理部在平面图中被排列成棋盘格状或条纹状。
14.发明效果
15.通过本公开，能够以低功耗来进行基于ai的运算。
附图说明
16.图1是示出实施方式所涉及的ai模块的概观的斜视图。
17.图2是实施方式所涉及的ai模块的截面图。
18.图3a是示出实施方式所涉及的ai模块的基础芯片的布局的平面图。
19.图3b是示出实施方式所涉及的ai模块的第1半导体芯片以及第3半导体芯片的布
局的平面图。
20.图3c是示出实施方式所涉及的ai模块的第2半导体芯片以及第4半导体芯片的布局的平面图。
21.图4是示出实施方式所涉及的ai模块的4个半导体芯片的层叠状态的截面图。
22.图5是示出实施方式所涉及的ai模块的提供电源用的贯通电极的连接部分的截面图。
23.图6是示出实施方式所涉及的ai模块的制造方法的流程图。
24.图7是示出实施方式的变形例1所涉及的ai模块的基础芯片以及各半导体芯片的布局的平面图。
25.图8是示出实施方式的变形例2所涉及的ai模块的基础芯片以及各半导体芯片的布局的平面图。
26.图9是示出实施方式的变形例2所涉及的ai模块的4个半导体芯片的层叠状态的截面图。
27.图10是示出实施方式的变形例3所涉及的ai模块的基础芯片以及各半导体芯片的布局的平面图。
28.图11是示出实施方式的变形例3所涉及的ai模块的4个半导体芯片的层叠状态的截面图。
29.图12是示出实施方式的变形例4所涉及的ai模块的基础芯片以及各半导体芯片的布局的平面图。
30.图13是实施方式的变形例5所涉及的ai模块的截面图。
31.图14是实施方式的变形例6所涉及的ai模块的截面图。
具体实施方式
32.(本公开的概要)
33.本公开的一个方式所涉及的ai模块具备第1半导体芯片，所述第1半导体芯片包括：多个第1处理部，该多个第1处理部的每一个都执行规定的运算；以及多个第2处理部，该多个第2处理部的每一个都包括存储器，所述多个第1处理部以及所述多个第2处理部在平面图中被排列成棋盘格状或条纹状。
34.据此，在1个半导体芯片内，进行运算的第1处理部和包括存储器的第2处理部被配置成相邻排列，所以能够缩短连接第1处理部与第2处理部的布线的距离。因此，第1处理部与第2处理部间的数据的移动距离变短，所以能够减少功耗。
35.并且，例如也可以是，所述多个第1处理部的每一个都根据机器学习模型来执行所述运算。
36.据此，能够实现基于ai的运算的精度的提高。
37.并且，例如也可以是，本公开的一个方式所涉及的ai模块还具备被层叠在所述第1半导体芯片上的第2半导体芯片，所述第2半导体芯片包括：多个第3处理部，该多个第3处理部的每一个都执行规定的运算；以及多个第4处理部，该多个第4处理部的每一个都包括存储器，并且所述多个第3处理部以及所述多个第4处理部在平面图中被排列成棋盘格状或条纹状。
38.据此，通过层叠2个半导体芯片，能够增大运算量以及存储容量。因此能够高速地进行运算。
39.并且，例如也可以是，所述多个第3处理部的每一个都根据机器学习模型来执行所述运算。
40.据此，能够实现基于ai的运算的精度的提高。
41.并且，例如也可以是，所述第1半导体芯片还包括第1通信部，所述第2半导体芯片还包括与所述第1通信部进行通信的第2通信部。
42.据此，半导体芯片之间能够直接进行数据的收发。
43.在半导体芯片之间进行的通信中，已知有利用tsv(through silicon via：穿透硅通孔)的技术。然而，想要利用tsv，则需要确保在半导体基板内设置贯通电极的区域，并且有必要针对静电放电(esd：electro-static discharge)对各处理部进行保护。因此，设置了第1处理部以及第2处理部的区域(即，有源区(active area))以外的区域的面积变大，所以半导体芯片难以小型化。
44.对此，在本公开的一个方式所涉及的ai模块中，例如也可以是，所述第1通信部以及所述第2通信部的每一个都包括线圈形状的天线。并且例如也可以是，所述第1通信部以及所述第2通信部通过彼此的所述天线进行磁场耦合来进行所述通信。
45.据此，能够利用使用了线圈形状的天线的相邻磁场耦合来实现层叠后的半导体芯片间的无线通信技术。由于没有利用tsv，所以能够减小有源区以外的区域的面积，进而能够实现半导体芯片的小型化即实现ai模块的小型化。另外，在不要求半导体芯片小型化的情况下，作为通信部也可以利用tsv。
46.在利用相邻磁场耦合通信的情况下，线圈形状的天线间的布线图案会受到限制。例如，当金属线等位于2个天线之间的情况下，该金属线会妨碍到磁场耦合而导致通信精度下降。
47.对此，在本公开的一个方式所涉及的ai模块中，例如也可以是，所述多个第1处理部一对一地对应于所述多个第3处理部，在平面图中重叠于对应的第3处理部，所述多个第2处理部一对一地对应于所述多个第4处理部，在平面图中重叠于对应的第4处理部。例如也可以是，所述第1通信部在平面图中重叠于所述多个第2处理部中的1个，或者，所述第2通信部在平面图中重叠于所述多个第4处理部中的1个。
48.存储器是通过包括布线以及存储部的规定图案被反复配置而形成的。因此，例如像仅除去与线圈形状的天线重叠的部分的图案等方法，就能够容易地应对为了利用相邻磁场耦合通信的限制。在本方式所涉及的ai模块中，例如第2处理部和第4处理部和各个线圈形状的天线被配置成在平面图中重叠，所以无需设置天线专用的区域也能够利用相邻磁场耦合通信。因此能够实现半导体芯片的小型化以及减少功耗。
49.并且，在层叠了多个半导体芯片的情况下，需要对工作时产生的热高效地进行散热。对此，在本公开的一个方式所涉及的ai模块中，例如也可以是，所述多个第1处理部一对一地对应于所述多个第4处理部，在平面图中重叠于对应的第4处理部，所述多个第2处理部一对一地对应于所述多个第3处理部，在平面图中重叠于对应的第3处理部。
50.与包括存储器的第2处理部以及第4处理部相比，进行运算的第1处理部以及第3处理部产生的热更多。在本方式所涉及的ai模块中，由于第1处理部和第3处理部被配置成在
平面图中不重叠，所以热不会集中在局部，能够高效地进行散热。
51.并且，例如也可以是，所述第1半导体芯片还包括1个以上的第5处理部，所述1个以上的第5处理部的每一个都包括存储器，所述第2半导体芯片还包括1个以上的第6处理部，所述1个以上的第6处理部的每一个都包括存储器，所述1个以上的第5处理部一对一地对应于所述1个以上的第6处理部，在平面图中重叠于对应的第6处理部。并且，例如也可以是，所述第1通信部在平面图中重叠于所述1个以上的第5处理部中的1个，所述第2通信部在平面图中重叠于所述1个以上的第6处理部中的1个。
52.据此，由于第5处理部和第6处理部和各个线圈形状的天线被配置成在平面图中重叠，所以无需设置天线专用的区域就能够利用相邻磁场耦合通信。因此能够实现半导体芯片的小型化以及减少功耗。
53.并且，例如也可以是，所述第1半导体芯片还包括第1半导体基板，所述第1半导体基板具有彼此背向的第1主面以及第2主面，所述多个第1处理部以及所述多个第2处理部被设置在所述第1半导体基板的、与所述第2主面相比距离所述第1主面更近的位置，所述第2半导体芯片还包括第2半导体基板，所述第2半导体基板具有彼此背向的第3主面以及第4主面，所述多个第3处理部以及所述多个第4处理部被设置在所述第2半导体基板的、与所述第4主面相比距离所述第3主面更近的位置，所述第1半导体芯片和所述第2半导体芯片被层叠为所述第1主面与所述第3主面相对。
54.据此，例如通过将具有相同构成的2个半导体芯片以正面侧主面相贴的方式进行层叠，从而形成上述的各方式所涉及的ai模块。也就是说，由于准备的半导体芯片的种类仅需1种即可，所以有助于设计的简单化以及减少成本。
55.并且，例如也可以是，本公开的一个方式所涉及的ai模块还具备第3半导体芯片以及第4半导体芯片，所述第3半导体芯片被层叠在所述第2半导体芯片上，所述第4半导体芯片被层叠在所述第3半导体芯片上，所述第3半导体芯片包括：第3半导体基板，具有彼此背向的第5主面以及第6主面；多个第7处理部，该多个第7处理部的每一个都执行规定的运算；以及多个第8处理部，该多个第8处理部的每一个都包括存储器，所述多个第7处理部以及所述多个第8处理部被设置在所述第3半导体基板的、与所述第6主面相比距离所述第5主面更近的位置，并且在平面图中被排列成棋盘格状或条纹状，所述第4半导体芯片包括：第4半导体基板，具有彼此背向的第7主面以及第8主面；多个第9处理部，该多个第9处理部的每一个都执行规定的运算；以及多个第10处理部，该多个第10处理部的每一个都包括存储器，所述多个第9处理部以及所述多个第10处理部被设置在所述第4半导体基板的、与所述第8主面相比距离所述第7主面更近的位置，并且在平面图中被排列成棋盘格状或条纹状，所述第3半导体芯片和所述第4半导体芯片被层叠为所述第5主面与所述第7主面相对，所述第2半导体芯片和所述第3半导体芯片被层叠为所述第4主面与所述第6主面相对。
56.据此，例如准备多个将正面侧主面彼此相贴后的2个半导体芯片的层叠体，通过将该层叠体的背面侧主面彼此进行层叠，能够进一步增大运算量以及存储容量。由于这种情况下需要准备的半导体芯片的种类也只要1种即可，所以有助于设计的简单化以及减少成本。
57.并且，例如也可以是，本公开的一个方式所涉及的ai模块还具备贯通所述第1半导体芯片的贯通电极，所述贯通电极用于将电源提供给所述第2半导体芯片。
58.据此，能够将电源电压充分地提供给各半导体芯片。
59.以下，参照附图具体地对实施方式进行说明。
60.另外，以下将要说明的实施方式均为示出概括性的或具体的例子。以下的实施方式所示的数值、形状、材料、构成要素、构成要素的配置位置以及连接方式、步骤、步骤的顺序等均为一个例子，其主旨并非是对本发明进行限定。并且，对于以下的实施方式的构成要素中没有记载在最上位概念的独立技术方案的构成要素，将作为任意的构成要素来说明。
61.另外，各个图为模式图，并非严谨的图示。因此，例如各个图中的比例尺等并非必须一致。并且，在各个图中，关于实质上相同的构成赋予相同的符号，并省略或简化重复说明。
62.并且，在本说明书中，“垂直”或“一致”等表示要素之间的关系的术语、“正方形”或“长方形”等表示要素形状的术语、以及数值范围，并非仅是严谨的表达，而且还表示实质上等同的范围，例如意味着可以有百分之几左右的误差。
63.并且，在本说明书中，“上方”以及“下方”这种术语并非是指绝对的空间概念中的上方向(铅垂上方)以及下方向(铅垂下方)，而是作为根据以层叠构成中的层叠顺序为基准的相对的位置关系而被规定的术语来利用。并且，“上方”以及“下方”这种术语不仅适用于2个构成要素被配置成彼此有间隔且这两个构成要素之间存在其他的构成要素的情况，也适用于2个构成要素被配置成紧密接触且2个构成要素相接的情况。在以下各实施方式的说明中，以基础芯片为基准，将层叠半导体芯片的方向作为“上方”，其相反方向作为“下方”。
64.并且，在本说明书中，“第1”、“第2”等序数词在没有特别注明的情况下，并非是表示构成要素的数量或顺序的术语，而是为了避免混淆相同类型的构成要素，以进行区別为目的而被使用的。
65.(实施方式)
66.[1.概要]
[0067]
首先，利用图1对实施方式所涉及的ai模块的概要进行说明。图1是示出本实施方式所涉及的ai模块1的概观的斜视图。
[0068]
图1所示的ai模块1是进行基于ai的运算的装置。基于ai的运算例如有自然语言处理、声音识别处理、图像识别处理和推荐系统、以及各种设备的控制处理。运算例如根据机器学习或深度学习等来进行。
[0069]
如图1所示，ai模块1具备中介片10、基础芯片20、以及1个以上的半导体芯片100。在本实施方式中，ai模块1具备作为1个以上的半导体芯片100的第1半导体芯片101、第2半导体芯片102、第3半导体芯片103以及第4半导体芯片104。
[0070]
中介片10、基础芯片20、1个以上的半导体芯片100以该顺序而依次被层叠。另外，图1仅示意性地示出了各要素的位置关系，例如并没有对各要素的厚度进行图示。并且，虽然图示的是1个以上的半导体芯片100彼此没有接触，但实际上1个以上的半导体芯片100与相邻的芯片彼此直接接触。或者，1个以上的半导体芯片100也可以经由其两者之间的部件(例如绝缘膜)使得半导体芯片100的每一个与该部件接触。
[0071]
中介片10是对基础芯片20与基板(未图示)的电连接进行中继的中继部件。
[0072]
基础芯片20是由中介片10支承的soc(system on a chip：系统芯片)。将利用图3a在后面对基础芯片20的具体的构成进行说明。
[0073]
1个以上的半导体芯片100的每一个都具备进行基于ai的运算的处理部、以及包括存储器的处理部，该包括存储器的处理部用于存储运算所需的程序或数据、或者运算结果等。半导体芯片100也被称为裸片。将利用图3b、图3c以及图4在后面对1个以上的半导体芯片100的具体的构成进行说明。
[0074]
图2是本实施方式所涉及的ai模块1的截面图。另外，在图2所示的截面图中，从容易看懂附图的角度出发，半导体基板上没有被标注表示截面的阴影。在后述的其他的截面图中也一样。
[0075]
如图2所示，ai模块1还具备daf(die attach film：晶片黏结薄膜)30、多个贯通电极40、多个突起电极50、多个接合焊盘60、以及多个键合线70。另外，贯通电极40、突起电极50、接合焊盘60、键合线70各自的个数也可以是1个。
[0076]
daf30是粘合中介片10和基础芯片20的粘合膜。
[0077]
贯通电极40是用于将电源提供给1个以上的半导体芯片100的电极。贯通电极40至少贯通1个以上的半导体芯片100中的1个。将利用图5在后面对贯通电极40的具体例进行说明。
[0078]
突起电极50与贯通电极40连接。突起电极50例如使用金等金属或焊锡等合金而被形成。突起电极50不仅经由贯通电极40将电源提供给1个以上的半导体芯片100，还支承和固定1个以上的半导体芯片100。多个突起电极50中也可以包括不承担提供电源的作用而主要是对半导体芯片100起到支承和固定的作用的突起电极50。另外，也可以在多个突起电极50间进行填充而将绝缘性的树脂部件设置在基础芯片20与第1半导体芯片101之间。
[0079]
接合焊盘60是被设置在基础芯片20的主面的导电性的端子部，而且是与键合线70连接的部分。接合焊盘60例如是使用金、铜、铝等金属或合金形成的布线图案的一部分。
[0080]
键合线70是进行中介片10与基础芯片20的电连接的导电性的导线。键合线70例如是使用金、铜、铝等金属或合金形成的金属线。键合线70被设置为用于向基础芯片20以及1个以上的半导体芯片100提供电源或收发数据。
[0081]
[2.基础芯片]
[0082]
接下来，利用图3a对基础芯片20的构成例进行说明。图3a是示出本实施方式所涉及的ai模块1的基础芯片20的布局的平面图。
[0083]
如图3a所示，基础芯片20具备多个运算块210以及多个内存块220。多个运算块210以及多个内存块220在平面图中被排列成棋盘格状。
[0084]
多个运算块210的每一个都是执行规定的运算的处理部的一个例子。规定的运算中包括基于ai的运算。规定的运算中也可以包括ai以外的逻辑运算等。也就是说，多个运算块210中的至少1个是进行基于ai的运算的ai加速器电路。例如，运算块210至少进行卷积运算、矩阵运算以及池化运算的其中之一。运算块210根据机器学习模型来执行运算。
[0085]
运算块210也可以包括对数处理电路。对数处理电路针对被对数量化后的输入数据进行运算。具体而言，对数处理电路进行对数量化后的输入数据的卷积运算。卷积运算中包括的乘法处理能够通过将运算对象的数据变换为对数区，从而以加法处理来执行。据此，实现基于ai的运算的高速化。
[0086]
并且也可以是，运算块210进行的运算包括利用了抖动的误差扩散法。具体而言，运算块210也可以包括抖动算法电路。抖动算法电路进行利用了误差扩散法的运算。据此，
即使是少的比特数也能够抑制运算精度的劣化。
[0087]
多个运算块210中的1个以上的运算块210也可以是进行逻辑运算的运算电路。
[0088]
多个内存块220的每一个都包括存储器。内存块220例如包括sram(static random access memory：静态随机存取存储器)。内存块220存储用于运算块210的运算的数据以及/或者运算结果。另外，内存块220包括的存储器既可以是dram(dynamic random access memory：动态随机存储器)，也可以是nand型闪存。
[0089]
并且，如图3a所示，基础芯片20具备cpu(central processing unit：中央处理器)230、dsp(digital signal processor：数字信号处理器)240、isp(image signal processor：图像信号处理器)250、功能电路260、周边装置输入输出接口270和280、以及存储器接口290。另外，基础芯片20也可以不具备这些构成要素中的至少任一个。并且，各构成要素的配置并非受图3a所示的例子所限。
[0090]
cpu230是对ai模块1的整体进行控制的处理器。具体而言，cpu230进行基础芯片20与1个以上的半导体芯片100之间的数据和信号的收发，并且执行运算以及指令。
[0091]
dsp240是进行与基于ai的运算有关的数字信号处理的处理器。
[0092]
isp250是对图像信号或影像信号进行处理的信号处理电路。
[0093]
功能电路260是实现ai模块1所执行的规定的功能的电路。
[0094]
周边装置输入输出接口270以及280是与ai模块1以外的其他装置之间进行数据和信号的收发的接口。例如，周边装置输入输出接口270虽然是qspi(quad serial peripheral interface：6线串行外设接口)、gpio(general purpose input/output：通用输入与输出)或调试接口等，但并非受这些所限。并且，周边装置输入输出接口280虽然是mipi(mobile industry processor interface：移动产业处理器接口)或pcie(peripheral component interconnect-express：高速串行计算机扩展总线标准)等，但并非受这些所限。
[0095]
存储器接口290是被设置在ai模块1的外部的dram用的接口。例如，存储器接口290虽然是依照lpddr(low power double data rate：低功耗双倍数据速率内存)标准的接口，但并非受此所限。
[0096]
图3a所示的各构成要素被设置在图2所示的有源区21。有源区21是包括构成基础芯片20的半导体基板的2个主面的其中一方的区域。
[0097]
[3.半导体芯片]
[0098]
接下来，对半导体芯片100的构成进行说明。
[0099]
在本实施方式中，具备作为多个半导体芯片100的第1半导体芯片101、第2半导体芯片102、第3半导体芯片103、以及第4半导体芯片104。第1半导体芯片101、第2半导体芯片102、第3半导体芯片103、第4半导体芯片104依次被层叠在基础芯片20的上方。
[0100]
图3b是示出本实施方式所涉及的ai模块1的第1半导体芯片101以及第3半导体芯片103的布局的平面图。图3c是示出本实施方式所涉及的ai模块1的第2半导体芯片102以及第4半导体芯片104的布局的平面图。图3b以及图3c均示出了在各半导体芯片被层叠在基础芯片20的状态下从上方看各半导体芯片时的平面布局。
[0101]
图4是示出实施方式所涉及的ai模块1的4个半导体芯片的层叠状态的截面图。具体而言，图4示出了第1半导体芯片101、第2半导体芯片102、第3半导体芯片103、以及第4半
导体芯片104的层叠状态。
[0102]
第1半导体芯片101如图3b以及图4所示，包括多个运算块211和多个内存块221。运算块211是执行基于ai的运算等这种规定的运算的第1处理部的一个例子。运算块211例如与运算块210相同，根据机器学习模型来执行运算。内存块221是包括存储器的第2处理部的一个例子。内存块221例如与内存块220相同，包括sram。
[0103]
并且，如图4所示，第1半导体芯片101包括第1半导体基板111和第1有源区121。
[0104]
第1半导体基板111具有彼此背向的正面侧主面111a以及背面侧主面111b。正面侧主面111a是第1主面的一个例子。背面侧主面111b是第2主面的一个例子。第1半导体基板111例如是硅基板。
[0105]
第1有源区121是设置了多个运算块211以及多个内存块221的区域。具体而言，第1有源区121是包括正面侧主面111a的区域。也就是说，多个运算块211以及多个内存块221被设置在与背面侧主面111b相比距离正面侧主面111a更近的位置。另外，“有源区”是发挥半导体芯片的主要功能的工作区域。在有源区形成有晶体管、电容器、电感器、电阻或二极管等多个电路元件。通过多个电路元件以电线进行电连接，从而形成运算块以及内存块。
[0106]
第2半导体芯片102如图3c以及图4所示，包括多个运算块212和多个内存块222。运算块212是执行基于ai的运算等这种规定的运算的第3处理部的一个例子。运算块212例如与运算块211相同，根据机器学习模型来执行运算。内存块222是包括存储器的第4处理部的一个例子。内存块222例如与内存块221相同，包括sram。
[0107]
并且，如图4所示，第2半导体芯片102包括第2半导体基板112和第2有源区122。
[0108]
第2半导体基板112具有彼此背向的正面侧主面112a以及背面侧主面112b。正面侧主面112a是第3主面的一个例子。背面侧主面112b是第4主面的一个例子。第2半导体基板112例如是硅基板。
[0109]
第2有源区122是设置了多个运算块212以及多个内存块222的区域。具体而言，第2有源区122是包括正面侧主面112a的区域。也就是说，多个运算块212以及多个内存块222被设置在与背面侧主面112b相比距离正面侧主面112a更近的位置。
[0110]
第3半导体芯片103如图3b以及图4所示，包括多个运算块213和多个内存块223。运算块213是执行基于ai的运算等这种规定的运算的第7处理部的一个例子。运算块213例如与运算块211相同，根据机器学习模型来执行运算。内存块223是包括存储器的第8处理部的一个例子。内存块223例如与内存块221相同，包括sram。
[0111]
并且，如图4所示，第3半导体芯片103包括第3半导体基板113和第3有源区123。
[0112]
第3半导体基板113具有彼此背向的正面侧主面113a以及背面侧主面113b。正面侧主面113a是第5主面的一个例子。背面侧主面113b是第6主面的一个例子。第3半导体基板113例如是硅基板。
[0113]
第3有源区123是设置了多个运算块213以及多个内存块223的区域。具体而言，第3有源区123是包括正面侧主面113a的区域。也就是说，多个运算块213以及多个内存块223被设置在与背面侧主面113b相比距离正面侧主面113a更近的位置。
[0114]
第4半导体芯片104如图3c以及图4所示，包括多个运算块214和多个内存块224。运算块214是执行基于ai的运算等这种规定的运算的第9处理部的一个例子。运算块214例如与运算块211相同，根据机器学习模型来执行运算。内存块224是包括存储器的第10处理部
的一个例子。内存块224例如与内存块221相同，包括sram。
[0115]
并且，如图4所示，第4半导体芯片104包括第4半导体基板114和第4有源区124。
[0116]
第4半导体基板114具有彼此背向的正面侧主面114a以及背面侧主面114b。正面侧主面114a是第7主面的一个例子。背面侧主面114b是第8主面的一个例子。第4半导体基板114例如是硅基板。
[0117]
第4有源区124是设置了多个运算块214以及多个内存块224的区域。具体而言，第4有源区124是包括正面侧主面114a的区域。也就是说，多个运算块214以及多个内存块224被设置在与背面侧主面114b相比距离正面侧主面114a更近的位置。
[0118]
如图3b所示，第1半导体芯片101与第3半导体芯片103具有彼此相同的布局。例如，在第1半导体芯片101中，多个运算块211以及多个内存块221在平面图中被排列成棋盘格状(也可以是表示同义的矩阵状或格子状)。具体而言，运算块211的每一个与内存块221的每一个，以彼此交替配置的方式在行方向(横方向)以及列方向(纵方向)上排列。另外也可以是，以多个运算块211与多个内存块221彼此交替配置的方式，在行方向以及列方向的至少一方上排列。
[0119]
如图3c所示，第2半导体芯片102与第4半导体芯片104具有彼此相同的布局。例如，在第2半导体芯片102中，多个运算块212以及多个内存块222在平面图中被排列成棋盘格状(也可以是表示同义的矩阵状或格子状)。另外，基础芯片20包括的运算块210以及内存块220的排列也和第2半导体芯片102包括的运算块212以及内存块222的排列相同。
[0120]
在本实施方式中，第1半导体芯片101的多个运算块211与第2半导体芯片102的多个内存块222为一一对应，在平面图中重叠于对应的内存块222。同样，第1半导体芯片101的多个内存块221与第2半导体芯片102的多个运算块212为一一对应，在平面图中重叠于对应的运算块212。换而言之，在平面图中，运算块彼此间不重叠，并且内存块彼此间也不重叠。
[0121]
在第3半导体芯片103和第4半导体芯片104中也一样，一方的运算块与另一方的内存块在平面图中重叠，运算块彼此间不重叠，并且内存块彼此间也不重叠。并且，在第3半导体芯片103和第2半导体芯片102中也一样，一方的运算块与另一方的内存块在平面图中重叠，运算块彼此间不重叠，并且内存块彼此间也不重叠。在基础芯片20和第1半导体芯片101中也一样，一方的运算块与另一方的内存块在平面图中重叠，运算块彼此间不重叠，并且内存块彼此间也不重叠。
[0122]
在本实施方式中，第2半导体芯片102以及第4半导体芯片104分别具有与第1半导体芯片101(或第3半导体芯片103)正好相反的构成。也就是说，如图4所示，第1半导体芯片101和第2半导体芯片102被层叠为其各自的正面侧主面111a与112a相对。据此，一方的运算块与另一方的内存块能够简单地在平面图中重叠，并且能够使运算块彼此间不重叠、以及内存块彼此间也不重叠。
[0123]
同样，第3半导体芯片103和第4半导体芯片104也被层叠为其各自的正面侧主面113a与114a相对。并且，第2半导体芯片102和第3半导体芯片103被层叠为其各自的背面侧主面112b与113b相对。
[0124]
如此，根据本实施方式所涉及的ai模块1，通过层叠多个半导体芯片100，能够增加运算能力以及存储容量。并且，由于在基础芯片20以及各半导体芯片100的每一个之中，运算块与内存块相邻，所以能够缩短数据的移动距离，据此能够减少功耗。
[0125]
并且，在层叠后的多个半导体芯片100的2个相邻的半导体芯片100中，被构成为一方的运算块和另一方的内存块重叠。也就是说，由于容易生热的运算块彼此不会重叠，所以热不会集中在局部，能够高效地进行散热。
[0126]
[4.半导体芯片间的通信]
[0127]
接下来，利用图2对半导体芯片100间的通信进行说明。
[0128]
在ai模块1中，基础芯片20以及多个半导体芯片100的每一个都包括用于相互进行数据和信号的收发的通信部。在本实施方式中，通信通过相邻磁场耦合通信来进行。具体而言，基础芯片20以及多个半导体芯片100的每一个都包括彼此磁场耦合的天线。
[0129]
如图2所示，在基础芯片20的有源区21设置有线圈形状的天线130。并且，在第1半导体芯片101的第1有源区121设置有线圈形状的天线131。在第2半导体芯片102的第2有源区122设置有线圈形状的天线132。在第3半导体芯片103的第3有源区123设置有线圈形状的天线133。在第4半导体芯片104的第4有源区124设置有线圈形状的天线134。另外，虽然没有进行图示，但在各有源区设置有用于进行无线通信的通信控制电路。
[0130]
天线130～134能够通过进行彼此磁场耦合来通信。具体而言，天线130～134被设置在平面图中彼此重叠的位置。例如，天线130～134被设置成线圈的轴共用。天线130～134的每一个例如是在对应的有源区中由金属布线形成的线圈状的图案天线。
[0131]
第1半导体基板111、第2半导体基板112以及第3半导体基板113的各自的厚度例如为15μm。并且，第4半导体基板114的厚度例如为100μm。第1半导体基板111的背面侧主面111b与基础芯片20的正面侧主面的距离(突起电极50的高度)例如为20μm。因此，基础芯片20的天线130与离得最远的天线即第4半导体芯片104的天线134的距离大约为65μm，是被设定在能够通过相邻磁场耦合通信来进行通信的范围内的。另外，这些尺寸仅为一个例子，并没有特殊的限定。
[0132]
[5.电源供给]
[0133]
接下来，利用图5对向半导体芯片100提供电源进行说明。
[0134]
图5是示出本实施方式所涉及的ai模块1的提供电源用的贯通电极的连接部分的截面图。图5示出了贯通电极41以及42这2个贯通电极。
[0135]
贯通电极41是用于将电源提供给第3半导体芯片103以及第4半导体芯片104的贯通电极，与图2所示的贯通电极40相同。贯通电极41是所谓的tsv。贯通电极41使用导电性多晶硅或铜等金属材料而被形成。
[0136]
贯通电极41与被设置在第3有源区123的端子部143、被设置在第4有源区124的端子部144连接。端子部143以及144例如分别是使用金、铜、铝等金属或合金形成的布线图案的一部分。电源经由端子部143或144被提供给运算块以及内存块。
[0137]
贯通电极42是用于将电源提供给第1半导体芯片101以及第2半导体芯片102的贯通电极。贯通电极42是所谓的tsv。贯通电极42使用导电性多晶硅或铜等金属材料而被形成。
[0138]
贯通电极42与被设置在第1有源区121的端子部141、被设置在第2有源区122的端子部142连接。端子部141以及142例如分别是使用金、铜、铝等金属或合金形成的布线图案的一部分。电源经由端子部141或142被提供给运算块以及内存块。
[0139]
如此，用于第3半导体芯片103以及第4半导体芯片104的贯通电极41与用于第1半
导体芯片101以及第2半导体芯片102的贯通电极42被分开设置。据此，能够以足够的精度针对各半导体芯片来提供电源。
[0140]
另外，在本实施方式中，虽然设置有贯通电极41以及42这两种长度不同的贯通电极，但并非受此所限。也可以不设置贯通电极42，而由贯通电极41来与端子部141以及142连接。在这种情况下，端子部141～144被设置在平面图中彼此重叠的位置。
[0141]
[6.制造方法]
[0142]
接下来，利用图6对ai模块1的制造方法进行说明。
[0143]
图6是示出本实施方式所涉及的ai模块1的制造方法的流程图。
[0144]
如图6所示，首先准备多个(在此为4枚)设置有多个运算块以及多个内存块的半导体晶圆(s10)。另外，运算块以及内存块例如能够通过cmos(complementary metal oxide semiconductor：互补金属氧化物半导体)工序等半导体工序来形成。
[0145]
接下来，将准备好的4枚半导体晶圆以每2枚为单位并且使彼此的正面侧主面相贴进行层叠后，进行一方的半导体晶圆的背面侧主面的研磨以及绝缘处理(s20)。研磨例如是背磨(bg)加工以及cmp(chemical mechanical polishing：化学机械抛光)的至少一方。绝缘处理例如是硅氧化膜等绝缘膜的成膜。
[0146]
接下来，将2个半导体晶圆的层叠体的、实施了研磨以及绝缘处理的背面侧主面相贴进行层叠后，进行一方的层叠体的背面侧主面(最上面或最下面)的研磨以及绝缘处理(s30)。据此，由相当于第1半导体芯片101、第2半导体芯片102、第3半导体芯片103以及第4半导体芯片104的这4枚半导体晶圆组成的层叠体被形成。
[0147]
接下来，形成贯通电极40(s40)。具体而言，通过以蚀刻来除去半导体晶圆的一部分而使贯通孔形成后，用绝缘膜来保护贯通孔的内表面，并且通过将导电材料填充于贯通孔内来形成贯通电极40。
[0148]
接下来，在第1半导体芯片101的背面侧主面111b形成重布线层(redistribution layer)，并形成突起电极50(s50)。
[0149]
接下来，对半导体晶圆的层叠体进行划片(s60)。据此，能够形成多个由第1半导体芯片101、第2半导体芯片102、第3半导体芯片103以及第4半导体芯片104组成的层叠体。另外，在划片前，也可以进行没有形成重布线层一侧的面的研磨。
[0150]
接下来，将划片后的层叠体层叠在基础芯片20上(s70)。据此，制造成图2所示的ai模块1。另外，在此所示的制造方法仅为一个例子，并没有特殊的限定。
[0151]
[7.变形例]
[0152]
接下来，对实施方式所涉及的ai模块1的变形例进行说明。在变形例1～4中，与实施方式相比，运算块以及内存块的布局不同。在变形例5以及6中，与实施方式相比，半导体芯片的层叠数量不同。以下以与实施方式1的不同之处为中心进行说明，省略或简化共通点的说明。
[0153]
[7-1.变形例1]
[0154]
首先，利用图7对变形例1进行说明。图7是示出本变形例所涉及的ai模块的基础芯片320以及各半导体芯片的布局的平面图。另外，在图7中，“#1”表示运算块以及内存块的第1层(即基础芯片)。“#2”～“#5”表示以基础芯片为第1层时的半导体芯片的层叠顺序。在后述的图8、图10以及图12中也一样。
[0155]
如图7所示，在基础芯片320、第1半导体芯片301、第2半导体芯片302、第3半导体芯片303以及第4半导体芯片304的每一个中，多个运算块以及多个内存块被排列成条纹状。
[0156]
具体而言，运算块的每一个与内存块的每一个，以彼此交替配置的方式在行方向上排列。运算块的每一个以及内存块的每一个，其种类相同的块以连续配置的方式在列方向上排列。另外也可以是，以多个运算块与多个内存块彼此交替配置的方式，在行方向上排列。
[0157]
与实施方式相同，基础芯片320和第2半导体芯片302和第4半导体芯片304的布局相同，第1半导体芯片301和第3半导体芯片303的布局相同。据此，图7的iv-iv线的截面与图4所示的截面相同。因此，与实施方式相同，由于容易生热的运算块彼此不会重叠，所以热不会集中在局部，能够高效地进行散热。并且，由于在基础芯片420以及各半导体芯片的每一个之中，运算块与内存块相邻，所以能够缩短数据的移动距离，据此能够减少功耗。
[0158]
[7-2.变形例2]
[0159]
接下来，利用图8以及图9对变形例2进行说明。图8是示出本变形例所涉及的ai模块的基础芯片420以及各半导体芯片的布局的平面图。图9是示出本变形例所涉及的ai模块的4个半导体芯片的层叠状态的截面图。图9表示图8在ix-ix线的截面。
[0160]
如图8所示，在基础芯片420、第1半导体芯片401、第2半导体芯片402、第3半导体芯片403以及第4半导体芯片404的每一个中，多个运算块以及多个内存块被排列成条纹状。
[0161]
在本变形例中，关于多个运算块以及多个内存块的排列，在基础芯片420、第1半导体芯片401、第2半导体芯片402、第3半导体芯片403以及第4半导体芯片404的各个中为彼此相同的排列。也就是说，第1半导体芯片401的多个运算块211一对一地对应于第2半导体芯片402的多个运算块212，在平面图中重叠于对应的运算块212。同样，第1半导体芯片401的多个内存块221一对一地对应于第2半导体芯片402的多个内存块222，在平面图中重叠于对应的内存块222。换而言之，在平面图中，运算块彼此间重叠、以及内存块彼此间重叠。
[0162]
在第3半导体芯片403和第4半导体芯片404中也一样，运算块彼此间重叠、以及内存块彼此间重叠。并且，在第3半导体芯片403和第2半导体芯片402中也一样，运算块彼此间重叠、以及内存块彼此间重叠。在基础芯片420和第1半导体芯片401中也一样，运算块彼此间重叠、以及内存块彼此间重叠。
[0163]
在本变形例中，通信部被设置在平面图中重叠于内存块的位置。具体而言，如图9所示，在第1半导体芯片401中，内存块221与线圈状的天线131重叠。在第2半导体芯片402、第3半导体芯片403以及第4半导体芯片404中也一样。在本变形例中，天线131～134与内存块221～224在平面图中彼此重叠。另外，被设置在基础芯片420的天线(未图示)也一样，与天线131～134在平面图中重叠。
[0164]
内存块221～224一般是通过包括布线以及存储部的规定图案被反复配置而形成的。因此，使仅除去与天线131～134重复的部分的重复图案等这样的设计变得容易。
[0165]
根据本变形例，由于能够将通信部与内存块重叠进行配置，所以在平面图中没有必要设置通信部专用的区域，据此能够实现半导体芯片的小型化即实现ai模块的小型化。并且，通过利用相邻磁场耦合通信能够减少功耗。并且，与实施方式以及变形例1相同，也能够通过数据的移动距离变短来减少功耗。
[0166]
[7-3.变形例3]
[0167]
接下来，利用图10以及图11对变形例3进行说明。图10是示出本变形例所涉及的ai模块的基础芯片520以及各半导体芯片的布局的平面图。图11是示出本变形例所涉及的ai模块的2个半导体芯片的层叠状态的截面图。图11表示图10在xi-xi线的截面。
[0168]
如图10所示，第1半导体芯片501在第1半导体芯片101的构成基础上，还包括多个内存块521。另外，内存块521的个数既可以是仅为1个，也可以是3个以上。内存块521是包括存储器的第5处理部的一个例子。
[0169]
多个内存块521被设置在第1半导体芯片501的中央。在图10所示的例子中，多个内存块521被设置在运算块211与内存块221所构成的4行4列的配置区域内的行方向的中央。具体而言，多个内存块521的每一个在平面图中具有在列方向上细长的长方形的形状，并在列方向上连续地排列配置。另外也可以是，多个内存块521具有在行方向上细长的长方形的形状，在4行4列的配置区域内，在列方向的中央位置在行方向上连续地排列配置。或者，运算块211以及内存块221也可以被排列成包围内存块521的上下左右。或者，内存块521也可以在斜方向上排列配置。
[0170]
第2半导体芯片502在第2半导体芯片102的构成基础上，还包括多个内存块522。另外，内存块522的个数既可以是仅为1个，也可以是3个以上。内存块522是包括存储器的第6处理部的一个例子。
[0171]
多个内存块522的形状、个数以及排列与多个内存块521相同。多个内存块522一对一地对应于多个内存块521，在平面图中重叠于对应的内存块521。
[0172]
第3半导体芯片503在第3半导体芯片103的构成的基础上，还包括多个内存块523。另外，内存块523的个数既可以是仅为1个，也可以是3个以上。内存块523是包括存储器的处理部的一个例子。多个内存块523的形状、个数以及排列与多个内存块521相同。
[0173]
第4半导体芯片504在第4半导体芯片104的构成的基础上，还包括多个内存块524。另外，内存块524的个数既可以是仅为1个，也可以是3个以上。内存块524是包括存储器的处理部的一个例子。多个内存块524的形状、个数以及排列与多个内存块521相同。多个内存块524一对一地对应于多个内存块523，在平面图中重叠于对应的内存块523。
[0174]
基础芯片520在图3a所示的基础芯片20的构成的基础上，还包括多个内存块525。另外，内存块525的个数既可以是仅为1个，也可以是3个以上。多个内存块525的形状、个数以及排列与多个内存块521相同。
[0175]
在本变形例中，通信部被设置在平面图中重叠于内存块521～524的位置。具体而言，如图11所示，在第1半导体芯片501中，内存块521与线圈状的天线131重叠。在第2半导体芯片502、第3半导体芯片503以及第4半导体芯片504中也一样。在本变形例中，天线131～134与内存块521～524在平面图中彼此重叠。另外，被设置在基础芯片520的天线(未图示)也一样，与天线131～134在平面图中重叠。
[0176]
据此，与变形例2相同，由于能够将通信部与内存块521～524重叠进行配置，所以在平面图中没有必要设置通信部专用的区域，据此能够实现半导体芯片的小型化即实现ai模块的小型化。并且，通过利用相邻磁场耦合通信能够减少功耗。并且，与实施方式以及变形例1相同，也能够通过数据的移动距离变短来减少功耗。并且，在本变形例中，与实施方式以及变形例1相同，由于运算块彼此在平面图中不重叠，所以热不会集中在局部，能够高效地进行散热。
[0177]
[7-4.变形例4]
[0178]
接下来，利用图12对变形例4进行说明。图12是示出本变形例所涉及的ai模块的基础芯片620以及各半导体芯片的布局的平面图。
[0179]
如图12所示，第1半导体芯片601、第2半导体芯片602、第3半导体芯片603、第4半导体芯片604、以及基础芯片620的每一个具有的是，针对变形例1所涉及的第1半导体芯片401、第2半导体芯片402、第3半导体芯片403、第4半导体芯片404、以及基础芯片420的每一个，分别添加了内存块521、522、523、524或525的构成。在这种情况下，能够得到与变形例3相同的效果。
[0180]
[7-5.变形例5]
[0181]
接下来，利用图13对变形例5进行说明。图13是本变形例所涉及的ai模块700的截面图。
[0182]
如图13所示，ai模块700与实施方式所涉及的ai模块1相比，半导体芯片的层叠数量不同。ai模块700具备2个半导体芯片100。另外，2个半导体芯片100以及基础芯片20也可以分别是变形例1～4所示的半导体芯片与基础芯片的组合。图13所示的ai模块700例如在图6所示的制造方法中，通过省略步骤s30而被形成。
[0183]
[7-6.变形例6]
[0184]
接下来，利用图14对变形例6进行说明。图14是本变形例所涉及的ai模块800的截面图。
[0185]
如图14所示，ai模块800与实施方式所涉及的ai模块1相比，半导体芯片的层叠数量不同。ai模块800仅具备1个半导体芯片100。另外，半导体芯片100以及基础芯片20也可以分别是变形例1～4所示的第1半导体芯片与基础芯片的组合。图14所示的ai模块800例如在图6所示的制造方法中，通过省略步骤s20～s40而被形成。
[0186]
(其他的实施方式)
[0187]
以上虽然基于实施方式对一个或多个方式所涉及的ai模块进行了说明，但本公开并非受这些实施方式所限。在不脱离本公开的主旨的范围内，将本领域技术人员所能够想到的各种变形执行于本实施方式而得到的形态、以及对不同的实施方式中的构成要素进行组合而构成的形态，均包括在本公开的范围之内。
[0188]
例如，本公开的一个方式所涉及的ai模块也可以不具备基础芯片以及中介片。ai模块可以是1个半导体芯片本身。或者，ai模块可以是基础芯片本身，而不具备层叠在基础芯片上的半导体芯片。
[0189]
被设置在各半导体芯片的运算块以及内存块的个数以及配置并非受实施方式以及变形例所示的例子所限。运算块与内存块的个数可以互不相同。运算块与内存块的形状也可以互不相同。并且也可以是，运算块以及内存块的形状不是正方形，而是长方形这样的其他多边形。
[0190]
并且，例如也可以是，第1半导体芯片中的运算块以及内存块的排列与第3半导体芯片中的运算块以及内存块的排列不同。并且也可以是，第2半导体芯片中的运算块以及内存块的排列与第4半导体芯片中的运算块以及内存块的排列不同。例如也可以是，实施方式所涉及的第1半导体芯片101以及第2半导体芯片102与变形例1～4的任一个所涉及的第3半导体芯片以及第4半导体芯片进行组合。
[0191]
并且，例如虽然示出了通信部包括磁场耦合的线圈状的天线的例子，但并非受此所限。通信部也可以利用贯通电极以有线来进行通信。
[0192]
并且，上述各实施方式在要求的范围或其均等的范围内，能够进行各种变更、置换、附加、省略等。
[0193]
产业上的可利用性
[0194]
本公开能够作为能以低功耗来进行基于ai的运算的ai模块来利用，例如能够利用于各种电器产品以及计算机设备等。
[0195]
符号说明
[0196]
1，700，800 ai模块
[0197]
10 中介片
[0198]
20，320，420，520，620 基础芯片
[0199]
21 有源区
[0200]
30 daf
[0201]
40，41，42贯通电极
[0202]
50 突起电极
[0203]
60 接合焊盘
[0204]
70 键合线
[0205]
100 半导体芯片
[0206]
101，301，401，501，601第1半导体芯片
[0207]
102，302，402，502，602第2半导体芯片
[0208]
103，303，403，503，603第3半导体芯片
[0209]
104，304，404，504，604第4半导体芯片
[0210]
111第1半导体基板
[0211]
111a，112a，113a，114a正面侧主面
[0212]
111b，112b，113b，114b背面侧主面
[0213]
112第2半导体基板
[0214]
113第3半导体基板
[0215]
114第4半导体基板
[0216]
121第1有源区
[0217]
122第2有源区
[0218]
123第3有源区
[0219]
124第4有源区
[0220]
130，131，132，133，134天线
[0221]
141，142，143，144端子部
[0222]
210，211，212，213，214运算块
[0223]
220，221，222，223，224，521，522，523，524，525内存块
[0224]
230cpu
[0225]
240dsp
[0226]
250isp
[0227]
260功能电路
[0228]
270，280周边装置输入输出接口
[0229]
290存储器接口。

技术特征：
1.一种ai模块，所述ai模块具备第1半导体芯片，所述第1半导体芯片包括：多个第1处理部，该多个第1处理部的每一个都执行规定的运算；以及多个第2处理部，该多个第2处理部的每一个都包括存储器，所述多个第1处理部以及所述多个第2处理部在平面图中被排列成棋盘格状或条纹状。2.如权利要求1所述的ai模块，所述多个第1处理部的每一个都根据机器学习模型来执行所述运算。3.如权利要求1或2所述的ai模块，所述ai模块还具备被层叠在所述第1半导体芯片上的第2半导体芯片，所述第2半导体芯片包括：多个第3处理部，该多个第3处理部的每一个都执行规定的运算；以及多个第4处理部，该多个第4处理部的每一个都包括存储器，所述多个第3处理部以及所述多个第4处理部在平面图中被排列成棋盘格状或条纹状。4.如权利要求3所述的ai模块，所述多个第3处理部的每一个都根据机器学习模型来执行所述运算。5.如权利要求3或4所述的ai模块，所述第1半导体芯片还包括第1通信部，所述第2半导体芯片还包括与所述第1通信部进行通信的第2通信部。6.如权利要求5所述的ai模块，所述第1通信部以及所述第2通信部的每一个都包括线圈形状的天线。7.如权利要求6所述的ai模块，所述第1通信部以及所述第2通信部通过彼此的所述天线进行磁场耦合来进行所述通信。8.如权利要求5至7的任一项所述的ai模块，所述多个第1处理部一对一地对应于所述多个第3处理部，在平面图中重叠于对应的第3处理部，所述多个第2处理部一对一地对应于所述多个第4处理部，在平面图中重叠于对应的第4处理部。9.如权利要求8所述的ai模块，所述第1通信部在平面图中重叠于所述多个第2处理部中的1个，或者，所述第2通信部在平面图中重叠于所述多个第4处理部中的1个。10.如权利要求5至7的任一项所述的ai模块，所述多个第1处理部一对一地对应于所述多个第4处理部，在平面图中重叠于对应的第4处理部，所述多个第2处理部一对一地对应于所述多个第3处理部，在平面图中重叠于对应的第3处理部。11.如权利要求5至9的任一项所述的ai模块，所述第1半导体芯片还包括1个以上的第5处理部，所述1个以上的第5处理部的每一个
都包括存储器，所述第2半导体芯片还包括1个以上的第6处理部，所述1个以上的第6处理部的每一个都包括存储器，所述1个以上的第5处理部一对一地对应于所述1个以上的第6处理部，在平面图中重叠于对应的第6处理部。12.如权利要求11所述的ai模块，所述第1通信部在平面图中重叠于所述1个以上的第5处理部中的1个，所述第2通信部在平面图中重叠于所述1个以上的第6处理部中的1个。13.如权利要求3至12的任一项所述的ai模块，所述第1半导体芯片还包括第1半导体基板，所述第1半导体基板具有彼此背向的第1主面以及第2主面，所述多个第1处理部以及所述多个第2处理部被设置在所述第1半导体基板的、与所述第2主面相比距离所述第1主面更近的位置，所述第2半导体芯片还包括第2半导体基板，所述第2半导体基板具有彼此背向的第3主面以及第4主面，所述多个第3处理部以及所述多个第4处理部被设置在所述第2半导体基板的、与所述第4主面相比距离所述第3主面更近的位置，所述第1半导体芯片和所述第2半导体芯片被层叠为所述第1主面与所述第3主面相对。14.如权利要求13所述的ai模块，所述ai模块还具备第3半导体芯片以及第4半导体芯片，所述第3半导体芯片被层叠在所述第2半导体芯片上，所述第4半导体芯片被层叠在所述第3半导体芯片上，所述第3半导体芯片包括：第3半导体基板，具有彼此背向的第5主面以及第6主面；多个第7处理部，该多个第7处理部的每一个都执行规定的运算；以及多个第8处理部，该多个第8处理部的每一个都包括存储器，所述多个第7处理部以及所述多个第8处理部被设置在所述第3半导体基板的、与所述第6主面相比距离所述第5主面更近的位置，并且在平面图中被排列成棋盘格状或条纹状，所述第4半导体芯片包括：第4半导体基板，具有彼此背向的第7主面以及第8主面；多个第9处理部，该多个第9处理部的每一个都执行规定的运算；以及多个第10处理部，该多个第10处理部的每一个都包括存储器，所述多个第9处理部以及所述多个第10处理部被设置在所述第4半导体基板的、与所述第8主面相比距离所述第7主面更近的位置，并且在平面图中被排列成棋盘格状或条纹状，所述第3半导体芯片和所述第4半导体芯片被层叠为所述第5主面与所述第7主面相对，所述第2半导体芯片和所述第3半导体芯片被层叠为所述第4主面与所述第6主面相对。15.如权利要求3至14的任一项所述的ai模块，所述ai模块还具备贯通所述第1半导体芯片的贯通电极，所述贯通电极用于将电源提供给所述第2半导体芯片。

技术总结
AI模块(1)具备第1半导体芯片(101)。第1半导体芯片(101)包括每一个都执行规定的运算的多个运算块(211)、以及每一个都包括存储器的多个内存块(221)。在平面图中，多个运算块(211)以及多个内存块(221)被排列成棋盘格状或条纹状。或条纹状。或条纹状。


技术研发人员：小畑幸嗣 笹子胜 中川雅通 可部达也 后明宽之 三桥正朋 园田豊
受保护的技术使用者：松下知识产权经营株式会社
技术研发日：2021.12.21
技术公布日：2023/10/5