保护电路的制作方法

1.本发明是有关于一种保护电路，特别是有关于一种具有高压容忍度且可快速提供放电路径的保护电路。


背景技术：

2.随着集成电路的半导体工艺的发展，半导体元件尺寸已缩小至次微米阶段，以增进集成电路的性能以及运算速度。然而，元件尺寸的缩减，导致半导体元件容易受到电压尖峰所导致的大电流破坏。因此，当集成电路所耦接的用于输出/入的焊垫(pad)上出现在极短时间内具有大电流/大电压时，需要能快速反应大电流/大电压而能稳定提供放电路径的保护电路。举例来说，静电放电(electrostatic discharge,esd)保护电路、瞬态电压抑制器(transient voltage suppressor，tvs)等保护装置或电路等可提供放电路径，以保护半导体元件不受大电流破坏。因此，这种保护装置或电路的放电效能(即保护能力)实为重要。


技术实现要素：

3.有鉴于此，本发明提出一种保护电路。保护电路耦接一焊垫(pad)且包括一触发电路以及一放电电路。触发电路包括串联耦接于焊垫与一接地端之间且具有一第一导电类型的一第一晶体管与一第二晶体管。触发电路检测在焊垫上是否发生一瞬变事件。放电电路耦接于焊垫与接地端之间，且受控于触发电路。当在焊垫上发生瞬变事件时，触发电路产生一触发电压以触发放电电路提供介于焊垫与接地端之间的一放电路径。
附图说明
4.图1表示根据本发明一实施例的保护电路。
5.图2表示根据本发明另一实施例的保护电路。
6.图3a与图3b表示图2的保护电路的操作示意图。
7.图4表示根据本发明另一实施例的保护电路。
8.图5表示图4的保护电路中的寄生npn型双极性接面晶体管。
9.图6表示根据本发明另一实施例的保护电路。
10.图7a与图7b表示图6的保护电路的操作示意图。
11.图8表示根据本发明另一实施例的保护电路。
12.图9表示图8的保护电路中的寄生npn型双极性接面晶体管。
13.图10a表示根据本发明一实施例的电子电路，其具有本发明任一实施例的保护电路。
14.图10b表示根据本发明另一实施例的电子电路，其具有本发明任一实施例的保护电路。
15.附图标号：
16.1,1a,1b,1c,1d:保护电路
17.10:触发电路
18.11:放电电路
19.12:焊垫(pad)
20.13a,13b:电子装置
21.20,21,23:nmos晶体管
22.22:电阻器
23.40:npn型双极性接面晶体管(bjt)
24.60,61,63:nmos晶体管
25.62:电阻器
26.80:npn型双极性接面晶体管(bjt)
27.100:核心电路
28.1000:电子元件或电路
29.600,610,630:漏极(第一电极端)
30.601,611,631:源极(第二电极端)
31.602,612,632:栅极(控制电极端)
32.633:基极
33.gnd:接地端
34.n20,n21,n60:节点
35.p30:放电路径
36.r30,r31,r60,r61:导通内阻
37.v30,v60:触发电压
38.vcc,vdd:供应电压
具体实施方式
39.为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
40.图1表示根据本发明一实施例的保护电路。参阅图1，为了能详细说明，图1除了显示保护电路1，还显示了焊垫(pad)12。如图1所示，保护电路1耦接焊垫12，且包括触发电路10以及放电电路11。触发电路10以及放电电路11皆耦接于焊垫12与接地端gnd之间。
41.当保护电路1在一正常操作模式下操作时，一供应电压提供至焊垫12。此时，触发电路10控制放电电路11不提供介于焊垫12与接地端gnd之间的任何放电路径。当保护电路1非在正常操作模式下操作时，焊垫12未接收任何供应电压。此时，触发电路10检测在焊垫12上是否发生一瞬变事件。当检测到在焊垫12上是否发生一瞬变事件时，触发电路10则产生一信号或电压，以控制或触发放电电路11提供介于焊垫12与接地端gnd之间的一放电路径。
42.在此实施例中，所述的瞬变事件可以是涉及大电压或大电流的事件。举例来说，瞬变事件可以是一静电放电(electrostatic discharge，esd)事件或是一浪涌(surge)事件。在一实施例中，保护电路1可以是静电放电(electrostatic discharge,esd)保护电路、瞬态电压抑制器(transient voltage suppressor，tvs)。
43.图2表示根据本发明另一实施例的保护电路。图1的保护电路1可以图2的保护电路
1a来实现。参阅图2，保护电路1a的触发电路10可包括晶体管20与21以及电阻器22。晶体管20与21具有相同的导电类型，且每一者具有三个电极端，分别为第一电极端、第二电极端、以及控制电极端。此实施例中，晶体管20与21皆以n型金氧半(n-type metal-oxide-semiconductor，nmos)晶体管来实现，即晶体管20与21的导电类型为n型。晶体管20与21的每一者的第一电极端、第二电极端、以及控制电极端分别为nmos晶体管的漏极、源极、以及栅极。如图2所示。nmos晶体管20的漏极(第一电极端)200耦接焊垫12，其源极(第二电极端)201耦接节点n20，且其栅极(控制电极端)202耦接节点n21。nmos晶体管21的漏极210耦接节点n20，其源极211接地端gnd，且其栅极212耦接节点n21。根据上述的连接架构可知，nmos晶体管20与21串联耦接于焊垫12与接地端gnd之间。电阻器22耦接于节点n21与接地端gnd之间。
44.如图2所示，放电电路11包括晶体管23。晶体管23具有三个电极端，分别为第一电极端、第二电极端、以及控制电极端。此实施例中，晶体管23亦以nmos晶体管来实现。晶体管23的第一电极端、第二电极端、以及控制电极端分别为nmos晶体管23的漏极、源极、以及栅极。nmos晶体管23的漏极230耦接焊垫12，其源极231接地端gnd，且其栅极232耦接节点n20。根据上述的连接架构可知，nmos晶体管23亦耦接于焊垫12与接地端gnd之间。
45.在本发明的实施例中，nmos晶体管23的耐压程度高于nmos晶体管20与21的耐压程度。在一例子中，nmos晶体管20与23为耐高压晶体管，且nmos晶体管23的耐压程度高于nmos晶体管20的耐压程度。举例来说，nmos晶体管20为耐压20v(伏特)的晶体管，nmos晶体管21为耐压5v的晶体管，且nmos晶体管23为耐压24v的晶体管，然而本发明并不以此为限。
46.在一实施例中，nmos晶体管20与23可借由增加其漏极的掺杂区尺寸(例如，厚度、侧向扩散距离)来实现为耐高压晶体管。
47.在一实施例中，nmos晶体管20与21的通道宽度大约为几百微米(um)，而nmos晶体管23的通道宽度大约为100～150千微米(kum)。电阻器22的电阻值大约在1～10千欧姆(kohm)的范围内。
48.以下将说明保护电路1a的详细操作。
49.参阅图3a，当保护电路1a在一正常操作模式下操作时，一供应电压vdd提供至焊垫12。在此实施例中，供应电压vdd例如为24v的电压。此时，由于电阻器22耦接于节点n21与接地端gnd之间，节点n21上的电压相对于供应电压vdd而处于一低位准，即nmos晶体管20与21的栅极202与212上的电压皆处于一低位准。基于栅极202与212上的低位准电压，nmos晶体管20与21皆关断。在图3a以及后续图示中，关断的晶体管将以“(off)”标示。由于nmos晶体管20与21皆关断，节点n20上的电压相对于供应电压vdd而处于一低位准，即nmos晶体管23的栅极232上的电压皆处于一低位准，这使得nmos晶体管23也关断(off)。
50.根据上述可得知，在正常操作模式下，保护电路1a内耦接于焊垫12与接地端gnd之间的所有nmos晶体管皆处于关断状态。换句话说，本案的保护电路1a截断了介于焊垫12与接地端gnd之间的任何放电路径。因此，在正常操作模式下，保护电路1a不会导致不必要的漏电流，避免保护电路1a的设置造成多余的功率消耗。
51.参阅图3b，在保护电路1a非处于正常操作模式的情况下，供应电压vdd不被提供至焊垫12，即焊垫12处于浮接状态，或者焊垫12的电压等于0v。当在焊垫12上发生一瞬变事件(例如，esd事件或浪涌事件)时，焊垫12的电压瞬间提高。晶体管20的漏极200与栅极202之
间具有寄生电容，其与电阻器22形成一rc电路。通过漏极200与栅极202之间的寄生电容的耦合效应，节点n21上的电压随着焊垫12的电压而瞬间提高。此时，反应于节点n21上电压的瞬间提高，nmos晶体管20与21瞬间导通。在图3b以及后续图示中，导通的晶体管将以“(on)”标示。
52.由于nmos晶体管20与21的导通，nmos晶体管20与21各自具有导通内阻r30与r31。导通内阻r30与r31形成了一分压器。此分压器对焊垫12与接地端gnd之间的电压差进行分压，以在节点n20上产生触发电压v30。通过分压操作所产生的触发电压v30具有一高位准电压以导通(on)nmos晶体管23。因此，在焊垫12与接地端gnd之间形成了一放电路径p30，以让焊垫12上瞬变事件伴随的大电流的电荷通过此放电路径p30传导至接地端gnd。
53.根据上述，当在焊垫12上发生一瞬变事件时，触发电路10通过nmos晶体管20与21、电阻器22的操作能快速地产生高位准的触发电压v30，以触发放电电路11提供放电路径p30，使得焊垫12上的大量电荷能快速通过放电路径p30传导至接地端gnd，借此保护耦接焊垫12的其他电路内的元件不被大电流破坏。
54.在图2的实施例中，虽然未在图2中显示，但nmos晶体管23的基极(bulk)可与其源极231连接。
55.图4表示根据本发明另一实施例的保护电路。图1的保护电路1可以图4的保护电路1b来实现。图4的保护电路1b的电路架构与图2的保护电路1a的电路架构大致相同。参阅图4，保护电路1b与1a之间的相异之处在于，nmos晶体管23基极(bulk)233。nmos晶体管23的基极233耦接节点n21，也就是基极233耦接nmos晶体管20与21的栅极202与212。
56.由于图4与图5的保护电路1b的电路架构与图2的保护电路1a的电路架构大致相同，因此，保护电路1b的操作也与保护电路1a的操作大致相同，可参阅上述关于图3a与图3b的说明。在下文中，相同的操作将省略记载，仅特别说明nmos晶体管23的操作。
57.参阅图4，nmos晶体管23的漏极230、源极231、以及基极233形成了一寄生的npn型双极性接面晶体管(bipolar junction transistor，bjt)40。nmos晶体管23的漏极230、源极231、以及基极233分别作为npn型bjt 40的集极(c)、射极(e)、以及基极(b)。当保护电路1b在一正常操作模式下操作时，节点n21上的电压相对于供应电压vdd而处于一低位准。基于节点n21上的低位准电压以及源极231耦接接地端gnd，npn型bjt 40关断。在保护电路1b非处于正常操作模式且在焊垫12上发生一瞬变事件的情况下，由于节点n21上的电压具有高位准，npn型bjt 40的基-射极电压(v
be
)大于0.7v，这使得npn型bjt 40导通。此时，焊垫12上瞬变事件伴随的大电流的电荷也通过导通的npn型bjt 40传导至接地端gnd。
58.根据上述，在图4的保护电路1b中，nmos晶体管23的基极233耦接节点n21。因此，当焊垫12上发生一瞬变事件时，寄生的npn型bjt 40可反应于节点n21的高位准电压而快速的导通，提高了nmos晶体管23的整体放电能力。
59.图6表示根据本发明另一实施例的保护电路。图1的保护电路1可以图6的保护电路1c来实现。参阅图6，保护电路1c的触发电路10可包括晶体管60与61以及电阻器62。晶体管60与61具有相同的导电类型，且每一者具有三个电极端，分别为第一电极端、第二电极端、以及控制电极端。此实施例中，晶体管60与61皆以nmos晶体管来实现，即晶体管60与61的导电类型为n型。晶体管60与61的每一者的第一电极端、第二电极端、以及控制电极端分别为nmos晶体管的漏极、源极、以及栅极。如图6所示。nmos晶体管60的漏极600耦接焊垫12，其源
极601耦接节点n60。nmos晶体管61的漏极610耦接节点n60，其源极611接地端gnd，且其栅极612耦接电源端t60。根据上述的连接架构可知，nmos晶体管60与61串联耦接于焊垫12与接地端gnd之间。电阻器62耦接于nmos晶体管60的栅极602与节点n60之间。
60.如图6所示，放电电路11包括晶体管63。晶体管63具有三个电极端，分别为第一电极端、第二电极端、以及控制电极端。此实施例中，晶体管63亦以nmos晶体管来实现。晶体管63的第一电极端、第二电极端、以及控制电极端分别为nmos晶体管63的漏极、源极、以及栅极。nmos晶体管63的漏极630耦接焊垫12，其源极631接地端gnd，且其栅极632耦接节点n60。根据上述的连接架构可知，nmos晶体管63亦耦接于焊垫12与接地端gnd之间。
61.在本发明的实施例中，nmos晶体管63的耐压程度高于nmos晶体管60与61的耐压程度。在一例子中，nmos晶体管60与63为耐高压晶体管，且nmos晶体管63的耐压程度高于nmos晶体管60的耐压程度。举例来说，nmos晶体管60为耐压20v(伏特)的晶体管，nmos晶体管61为耐压5v的晶体管，且nmos晶体管63为耐压24v的晶体管。
62.在一实施例中，nmos晶体管60与63可借由增加其漏极的掺杂区尺寸(例如，纵向掺杂深度或侧向扩散距离)来实现为耐高压晶体管，然而本发明并不以此为限。
63.在一实施例中，nmos晶体管60与61的通道宽度大约为几百微米(um)，而nmos晶体管63的通道宽度大约为100～150千微米(kum)。电阻器62的电阻值大约在1～10千欧姆(kohm)的范围内。
64.以下将说明保护电路1c的详细操作。
65.参阅图7a，当保护电路1c在一正常操作模式下操作时，一供应电压vdd提供至焊垫12，且另一供应电压vcc提供至电源端t60。在此实施例中，供应电压vdd例如为24v的电压，供应电压vcc例如为5v的电压。此时，由于5v的供应电压vcc通过电源端t60提供至nmos晶体管61的栅极612，因此，nmos晶体管61一直处于导通状态(on)。通过导通的nmos晶体管61，节点n60上的电压相对于供应电压vdd而处于一低位准，即nmos晶体管63的栅极632上的电压处于一低位准。基于栅极632上的低位准电压，nmos晶体管63关断(off)。此外，由通过耦接于nmos晶体管60的栅极602与节点n60之间的电阻器62，栅极602的电压相对于供应电压vdd而处于一低位准。基于栅极602的低位准电压，nmos晶体管60关断(off)。
66.根据上述可得知，在正常操作模式下，保护电路1c内耦接于焊垫12与接地端gnd之间的nmos晶体管60与63关断状态。换句话说，本案的保护电路1c截断了介于焊垫12与接地端gnd之间的任何放电路径。因此，在正常操作模式下，保护电路1c不会导致不必要的漏电流，避免保护电路1c的设置造成多余的功率消耗。
67.参阅图7b，在保护电路1c非处于正常操作模式的情况下，供应电压vdd不被提供至焊垫12，且供应电压vcc也不被提供至电源端t60，即焊垫12以及/或电源端t60处于浮接状态，或者焊垫12以及/或电源端t60的电压等于0v。当在焊垫12上发生一瞬变事件(例如，esd事件或浪涌事件)时，焊垫12的电压瞬间提高。晶体管60的漏极600与栅极602之间具有寄生电容，其与电阻器62形成一rc电路。通过漏极600与栅极602之间的寄生电容的耦合效应，nmos晶体管60的栅极602的电压随着焊垫12的电压而瞬间提高。此时，反应于栅极602的电压的瞬间提高，nmos晶体管60导通(on)。此外，由于电源端t60处于浮接状态或者电源端t60的电压等于0v，nmos晶体管61处于完全导通状态或弱导通状态(on)。
68.由于nmos晶体管60与61的导通，nmos晶体管60与61各自具有导通内阻r60与r61。
导通内阻r60与r61形成了一分压器。此分压器对焊垫12与接地端gnd之间的电压差进行分压，以在节点n60上产生触发电压v60。通过分压操作所产生的触发电压v60具有一高位准电压以导通nmos晶体管63。因此，在焊垫12与接地端gnd之间形成了一放电路径p60，以让焊垫12上瞬变事件伴随的大电流的电荷通过此放电路径p60传导至接地端gnd。
69.根据上述，当在焊垫12上发生一瞬变事件时，触发电路10通过nmos晶体管60与61、电阻器62的操作能快速地产生高位准的触发电压v60，以触发放电电路11提供放电路径p60，使得焊垫12上的大量电荷能快速通过放电路径p60传导至接地端gnd，借此保护耦接焊垫12的其他电路内的元件不被大电流破坏。
70.在图6的实施例中，虽然未在图6中显示，但nmos晶体管63的基极可与其源极631连接。
71.图8表示根据本发明另一实施例的保护电路。图1的保护电路1可以图8的保护电路1d来实现。图8的保护电路1d的电路架构与图6的保护电路1c的电路架构大致相同。参阅图8，保护电路1d与1c之间的相异之处在于，nmos晶体管63基极(bulk)633。nmos晶体管63的基极633耦接节点n60，也就是基极633耦接nmos晶体管63的栅极632。
72.由于图8的保护电路1d的电路架构与图6的保护电路1c的电路架构大致相同，因此，保护电路1d的操作也与保护电路1c的操作大致相同，可参阅上述关于图7a与图7b的说明。在下文中，相同的操作将省略记载，仅特别说明nmos晶体管63的操作。
73.参阅图8与图9，nmos晶体管63的漏极630、源极631、以及基极633形成了一寄生的npn型双极性接面晶体管(bjt)80。nmos晶体管63的漏极630、源极631、以及基极633分别作为npn型bjt 80的集极(c)、射极(e)、以及基极(b)。当保护电路1d在一正常操作模式下操作时，节点n60上的电压相对于供应电压vdd而处于一低位准。基于节点n60上的低位准电压以及源极631耦接接地端gnd，npn型bjt 80关断。在保护电路1d非处于正常操作模式且在焊垫12上发生一瞬变事件的情况下，由于节点n60上的触发电压v60具有高位准，npn型bjt 80的基-射极电压(v
be
)大于0.7v，这使得npn型bjt 80导通。此时，焊垫12上瞬变事件伴随的大电流的电荷也通过导通的npn型bjt 80传导至接地端gnd。
74.根据上述，在图8的保护电路1d中，nmos晶体管63的基极633耦接节点n60。因此，当焊垫12上发生一瞬变事件时，寄生的npn型bjt 80可反应于节点n60的高位准电压而快速的导通，提高了nmos晶体管63的整体放电能力。
75.图10a表示根据本发明实施例一实施例的电子电路。参阅图10a，电子装置13a包括核心电路100、焊垫12、以及本案图1所示的保护电路1。此保护电路1可以图2、图4、图6、图8所示的保护电路1a～1d的任一者来实现。在图10a的实施例中，保护电路1配置在核心电路100的外部。当在焊垫12发生一瞬变事件时，保护电路1提供或触发提供介于焊垫12与接地端gnd之间的一放电路径。焊垫12上的大量电荷能快速通过此放电路径传导至接地端gnd，借此保护核心电路100内的元件或电路不被瞬变事件伴随的大电流破坏。
76.在其他实施例中，保护电路1可设置在核心电路100的内部。如图10b所示，在电子装置13b的核心电路100内设置有保护电路1以及其他电子元件或电路1000。当在焊垫12发生一瞬变事件时，保护电路1提供或触发提供介于焊垫12与接地端gnd之间的一放电路径。焊垫12上的大量电荷能快速通过此放电路径传导至接地端gnd，借此保护核心电路100内的电子元件或电路1000不被瞬变事件伴随的大电流破坏。
77.虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视本技术权利要求所限定的范围为准。

技术特征：
1.一种保护电路，其特征在于，耦接一焊垫，包括：一触发电路，包括串联耦接于所述焊垫与一接地端之间且具有一第一导电类型的一第一晶体管与一第二晶体管，其中，所述触发电路检测在所述焊垫上是否发生一瞬变事件；以及一放电电路，耦接于所述焊垫与所述接地端之间，且受控于所述触发电路；其中，当在所述焊垫上发生所述瞬变事件时，所述触发电路产生一触发电压以触发所述放电电路提供介于所述焊垫与所述接地端之间的一放电路径。2.根据权利要求1所述的保护电路，其特征在于，当在所述焊垫上发生所述瞬变事件时，所述第一晶体管与所述第二晶体管皆导通。3.根据权利要求1所述的保护电路，其特征在于，所述放电电路包括耦接于所述焊垫与所述接地端之间且具有所述第一导电类型的一第三晶体管。4.根据权利要求3所述的保护电路，其特征在于，第一导电类型为n型。5.根据权利要求3所述的保护电路，其特征在于：所述触发电路还包括一电阻器；所述第一晶体管具有耦接所述焊垫的一第一电极端、耦接一第一节点的一第二电极端、以及耦接一第二节点的一控制电极端；所述第二晶体管具有耦接所述第一节点的一第一电极端、耦接所述接地端的一第二电极端、以及耦接所述第二节点的一控制电极端；所述第三晶体管具有耦接所述焊垫的一第一电极端、耦接所述接地端的一第二电极端、以及耦接所述第一节点的一控制电极端，且所述触发电压产生于所述第一节点；以及所述电阻器耦接于所述第二节点与所述接地端之间。6.根据权利要求5所述的保护电路，其特征在于，所述第三晶体管还具有一基极，以及所述第三晶体管的所述基极耦接所述第二节点。7.根据权利要求5或6所述的保护电路，其特征在于，当在所述焊垫上接收一供应电压时，所述第一晶体管、所述第二晶体管、与所述第三晶体管皆关断。8.根据权利要求3所述的保护电路，其特征在于：所述触发电路还包括一电阻器；所述第一晶体管具有耦接所述焊垫的一第一电极端、耦接一第一节点的一第二电极端、以及一控制电极端；所述第二晶体管具有耦接所述第一节点的一第一电极端、耦接所述接地端的一第二电极端、以及耦接一电源端的一控制电极端；所述第三晶体管具有耦接所述焊垫的一第一电极端、耦接所述接地端的一第二电极端、以及耦接所述第一节点的一控制电极端，且所述触发电压产生于所述第一节点；以及所述电阻器耦接于所述第一晶体管的所述控制电极端与所述第一节点之间。9.根据权利要求8所述的保护电路，其特征在于，所述第三晶体管还具有一基极，以及所述第三晶体管的所述基极耦接所述第一节点。10.根据权利要求8或9所述的保护电路，其特征在于，当在所述焊垫上接收一第一供应电压且所述电源端接收一第二供应电压时，所述第一晶体管与所述第三晶体管关断，且所述第二晶体管导通。
11.根据权利要求10所述的保护电路，其特征在于，所述第一供应电压大于所述第二供应电压。12.根据权利要求3所述的保护电路，其特征在于，当在所述焊垫上发生所述瞬变事件时，所述第一晶体管、所述第二晶体管、与所述第三晶体管皆导通。13.根据权利要求3所述的保护电路，其特征在于，所述第三晶体管的耐压程度高于所述第一晶体管与所述第二晶体管的耐压程度。14.根据权利要求1所述的保护电路，其特征在于，所述第一晶体管的耐压程度高于所述第二晶体管与所述第二晶体管的耐压程度。15.根据权利要求1所述的保护电路，其特征在于，所述保护电路为瞬态电压抑制器。

技术总结
一种保护电路。保护电路耦接一焊垫且包括一触发电路以及一放电电路。触发电路包括串联耦接于焊垫与一接地端之间且具有一第一导电类型的一第一晶体管与一第二晶体管。触发电路检测在焊垫上是否发生一瞬变事件。放电电路耦接于焊垫与接地端之间，且受控于触发电路。当在焊垫上发生瞬变事件时，触发电路产生一触发电压以触发放电电路提供介于焊垫与接地端之间的一放电路径。间的一放电路径。间的一放电路径。


技术研发人员：李建兴 周业宁 林志轩 林昌民 邱华琦
受保护的技术使用者：世界先进积体电路股份有限公司
技术研发日：2022.03.23
技术公布日：2023/10/6