半导体封装结构与半导体封装方法与流程

1.本公开涉及半导体技术领域，尤其涉及半导体封装结构与半导体封装方法。


背景技术：

2.在半导体封装工艺中，增加芯片的堆叠层数成为一种趋势，这样能够在有限的封装面积内，提高半导体器件的集成度，提升单个器件的存储容量等性能。
3.然而，随着芯片堆叠层数的增加，引线的长度同步增加，导致信号传输路径变长，响应延迟升高，并且不同层级的芯片引线长度差增大，对器件的性能产生不利影响。


技术实现要素：

4.本公开提供半导体封装结构与半导体封装方法，以至少在一定程度上解决半导体器件中引线长度增加的问题。
5.根据本公开的第一方面，提供一种半导体封装结构，包括：封装基板；第一芯片层，与所述封装基板的上表面形成键合；第一封装层，位于所述封装基板的上表面，包覆所述第一芯片层；第二芯片层，与所述封装基板的下表面形成键合；第二封装层，位于所述封装基板的下表面，包覆所述第二芯片层；底部布线层，位于所述第二封装层的底部，并至少部分地嵌入所述第二封装层内；垂直布线层，位于所述第二封装层内，所述垂直布线层的底部连接所述底部布线层，所述垂直布线层的顶部连接所述封装基板或通过导电层连接所述封装基板。
6.可选的，所述底部布线层的下表面具有焊盘，所述焊盘上形成有焊料，所述焊料的最低点低于所述第二封装层的下表面。
7.可选的，所述第二封装层的厚度为：所述第二芯片层的厚度、所述底部布线层位于所述第二封装层内的厚度与第一余量值之和；所述第一余量值大于或等于所述第二芯片层与所述底部布线层间的垂直距离。
8.可选的，所述第二封装层的底部形成有向上凹进的第一凹进部；所述底部布线层位于所述第一凹进部的内壁上，位于同一第一凹进部的内壁上的所述底部布线层形成凹槽；所述凹槽内填充有焊料。
9.可选的，所述第二封装层的厚度为：所述第二芯片层的厚度、所述第一凹进部的深度与第二余量值之和；所述第二余量值大于或等于所述第一凹进部的顶部与所述第二芯片层间的垂直距离。
10.可选的，所述垂直布线层的底部连接所述底部布线层沿水平方向的至少一端的端点。
11.根据本公开的第二方面，提供一种半导体封装方法，包括：提供封装基板、待封装的第一芯片层和第二芯片层；将所述第一芯片层与所述封装基板的上表面形成键合，在所述封装基板的上表面形成第一封装层，包覆所述第一芯片层；将所述第二芯片层与所述封装基板的下表面形成键合；形成从所述封装基板的下表面向下延伸的垂直布线层，并在所
述垂直布线层的底部形成底部布线层；在所述封装基板的下表面形成第二封装层，包覆所述第二芯片层、所述垂直布线层和所述底部布线层；研磨所述第一封装层，并研磨所述第二封装层，直至露出所述底部布线层的下表面或所述底部布线层的下表面的焊盘上的焊料。
12.根据本公开的第三方面，提供一种半导体封装方法，包括：提供封装基板、待封装的第一芯片层和第二芯片层；将所述第一芯片层与所述封装基板的上表面形成键合，在所述封装基板的上表面形成第一封装层，包覆所述第一芯片层；将所述第二芯片层与所述封装基板的下表面形成键合，在所述封装基板的下表面形成第二封装层，包覆所述第二芯片层；研磨所述第一封装层和所述第二封装层；在所述第二封装层内形成向上凹进的第一凹进部和第二凹进部，所述第二凹进部的顶部延伸至所述封装基板的下表面，所述第二凹进部的底部与所述第一凹进部连通；在所述第二凹进部内形成垂直布线层，在所述第一凹进部的内壁上形成底部布线层，位于同一第一凹进部的内壁上的所述底部布线层形成凹槽；在所述凹槽内填充焊料。
13.可选的，所述在所述第二凹进部内形成垂直布线层，在所述第一凹进部的内壁上形成底部布线层，包括：沉积导电材料，填充所述第二凹进部，覆盖所述第一凹进部的内壁和所述第二封装层的下表面；研磨以去除位于所述第二封装层的下表面的所述导电材料，位于所述第二凹进部内的所述导电材料形成所述垂直布线层，覆盖所述第一凹进部的内壁的所述导电材料形成所述底部布线层。
14.根据本公开的第四方面，提供一种半导体封装方法，包括：提供封装基板、待封装的第一芯片层和第二芯片层；将所述第一芯片层与所述封装基板的上表面形成键合，在所述封装基板的上表面形成第一封装层，包覆所述第一芯片层；将所述第二芯片层与所述封装基板的下表面形成键合；形成从所述封装基板的下表面向下延伸的垂直布线层；在所述封装基板的下表面形成第二封装层，包覆所述第二芯片层、所述垂直布线层；在所述第二封装层内形成向上凹进的第一凹进部，所述垂直布线层的底部与所述第一凹进部连通；在所述第一凹进部的内壁上形成底部布线层，位于同一所述第一凹进部的内壁上的所述底部布线层形成凹槽；在所述凹槽内填充焊料。
15.本公开的技术方案具有以下有益效果：
16.一方面，通过将芯片键合至封装基板的上下两侧，降低封装基板单侧的芯片堆叠层数，减小芯片与封装基板间的引线长度，能够缩短信号传输路径，降低响应延迟。并能够减小不同层级的芯片之间的引线长度差，如减小最下面一层芯片与最上面一层芯片的引线长度差，有利于改善不同层级的芯片响应延迟不一致的问题，提升器件性能。另一方面，降低封装基板单侧的封装层(即第一封装层或第二封装层)的厚度，有利于改善散热问题。再一方面，将底部布线层全部或部分地嵌入第二封装层内，对底部布线层起到保护与固定作用，能够加强整个半导体封装结构的稳定性。
附图说明
17.图1示出了一种半导体封装结构的示意图。
18.图2示出了本示例性实施方式中一种半导体封装结构的示意图。
19.图3示出了本示例性实施方式中设置导电层的半导体封装结构的示意图。
20.图4示出了本示例性实施方式中垂直布线层连接到底部布线层的中间部位的示意
图。
21.图5示出了本示例性实施方式中存在焊盘与焊料的半导体封装结构的示意图。
22.图6示出了本示例性实施方式中基于第一凹进部的半导体封装结构的示意图。
23.图7示出了本示例性实施方式中一种半导体封装方法的流程图。
24.图8示出了本示例性实施方式中第一芯片层键合与形成第一封装层的示意图。
25.图9示出了本示例性实施方式中第二芯片层键合的示意图。
26.图10示出了本示例性实施方式中形成垂直布线层和底部布线层的示意图。
27.图11示出了本示例性实施方式中形成焊盘与焊料的示意图。
28.图12示出了本示例性实施方式中形成第二封装层的示意图。
29.图13示出了本示例性实施方式中另一种半导体封装方法的流程图。
30.图14示出了本示例性实施方式中第一芯片层键合、形成第一封装层、第二芯片层键合、形成第二封装层的示意图。
31.图15示出了本示例性实施方式中研磨第一封装层和第二封装层的示意图。
32.图16示出了本示例性实施方式中形成第一凹进部和第二凹进部的示意图。
33.图17示出了本示例性实施方式中在第二凹进部和第一凹进部形成垂直布线层和底部布线层的示意图。
34.图18示出了本示例性实施方式中再一种半导体封装方法的流程图。
35.附图标记如下：
36.101：封装基板；102：第一芯片层；103：第一封装层；104：第二芯片层；105：第二封装层；106：底部布线层；1061：焊盘；1062：(焊盘1061上的)焊料；1063：(凹槽111内的)焊料；107：垂直布线层；108：导电层；109：第一凹进部；110：第二凹进部；111：凹槽。
具体实施方式
37.下文将结合附图更全面地描述本公开的示例性实施方式。
38.附图为本公开的示意性图解，并非一定是按比例绘制。本公开的技术方案能够以多种形式实施，不应被理解为限于在此阐述的范例。本公开所描述的特征、结构或特性可以以任何合适的方式结合在一个或多个实施方式中。在下文的描述中，提供许多具体细节从而给出对本公开实施方式的充分说明。然而，本领域技术人员能够理解，可以在实现本公开的技术方案时省略其中的一个或多个特定细节，或者可以采用其它的方法、组元、结构等替代一个或多个特定细节。
39.图1示出了一种半导体封装结构的示意图。封装基板上设置有4个层级的芯片，每一层级包括一层芯片颗粒(die)和一层芯片粘合膜(die attach film，daf)。芯片颗粒通过引线键合至封装基板上。处于较高层级的芯片(即处于靠上位置的芯片)的引线长度较大，导致信号传输路径较长，响应延迟较高。不同层级之间(特别是最低层级和最高层级之间)的引线长度差较大，这样不同层级芯片的响应延迟不一致，对器件的性能产生不利影响。此外，塑封材料需要完全包覆芯片和引线，若芯片层数较多，则塑封材料的厚度较大，不利于散热。
40.鉴于上述一个或多个问题，本公开的示例性实施方式提供一种半导体封装结构。
41.参考图2或图3所示，该半导体封装结构可以包括：封装基板101；第一芯片层102，
与封装基板101的上表面形成键合；第一封装层103，位于封装基板101的上表面，包覆第一芯片层102；第二芯片层104，与封装基板101的下表面形成键合；第二封装层105，位于封装基板101的下表面，包覆第二芯片层104；底部布线层106，位于第二封装层105的底部，并至少部分地嵌入第二封装层105内；垂直布线层107，位于第二封装层105内，垂直布线层107的底部连接底部布线层106，垂直布线层107的顶部连接封装基板101或通过导电层108连接封装基板101。
42.需要说明的是，本文中，为便于说明，将底部布线层106、垂直布线层107相对于封装基板101所在的方向称为“下”，其反方向为“上”。封装基板101的上表面或下表面平行于水平面或水平方向。应当理解，“上”与“下”的方向是相对的，如将整个半导体封装结构倒置后，原先的“下”将变为“上”。因此，本文中关于“上”与“下”的方向性表述不应对本公开中的半导体封装结构造成限定。
43.下面对半导体封装结构中的各部分进行具体说明。
44.封装基板101是用于封装芯片的载体，起到电连接、保护、支撑、散热、组装等作用。封装基板101内部设置有导电结构，其表面设置有键合部，键合部如可以是焊盘。本示例性实施方式中，封装基板101的上表面和下表面均设置有键合部，使得两个表面可分别与第一芯片层102、第二芯片层104形成键合。
45.第一芯片层102是芯片堆叠的结构，可以由多个第一芯片颗粒1021与第一芯片粘合膜1022交替堆叠形成。第一芯片粘合膜1022用于实现第一芯片颗粒1021与封装基板101之间、以及上下相邻的第一芯片颗粒1021之间的粘合与固定。也可以采用银浆等具有粘性的材质替代第一芯片粘合膜1022。半导体封装结构中可以包括一个或多个第一芯片层102，如图2或图3中示出半导体封装结构包括两个第一芯片层102。通过增加第一芯片层102的数量，能够增加封装的芯片数量。第一芯片层102位于封装基板101的上方，与封装基板101的上表面形成键合，如可以采用引线键合的方式，在第一芯片层102的键合部与封装基板101的上表面的键合部之间形成引线(图2或图3中未示出全部引线)。此外也可以采用倒装键合与引线键合混合的形式，如最下面的第一芯片颗粒1021进行倒装键合，上面的其他第一芯片颗粒1021进行引线键合。
46.第二芯片层104是芯片堆叠的结构，可以由多个第二芯片颗粒1041与第二芯片粘合膜1042交替堆叠形成。第二芯片粘合膜1042用于实现第二芯片颗粒1041与封装基板101之间、以及上下相邻的第二芯片颗粒1041之间的粘合与固定。半导体封装结构中可以包括一个或多个第二芯片层104，通过增加第二芯片层104的数量，同样能够增加封装的芯片数量。第二芯片层104位于封装基板101的下方，与封装基板101的下表面形成键合，键合方式可以与上述第一芯片层102与封装基板101的上表面的键合方式相同，也可以不同。
47.第一芯片层102、第二芯片层104的数量可以相同，也可以不同。在一种实施方式中，可以设置第一芯片层102与第二芯片层104的数量相同，这样封装基板101的上下两侧形成对称结构，有利于简化封装工艺，并提高封装空间的利用率。
48.第一芯片层102、第二芯片层104的堆叠层数可以相同，也可以不同。在一种实施方式中，为了充分利用封装基板101上下两侧的空间，并最大程度地减小引线长度，可以设置第一芯片层102与第二芯片层104的堆叠层数相同。例如，第一芯片层102、第二芯片层104的堆叠层数均可以为2，即第一芯片层102包括两个第一芯片颗粒1021与两个第一芯片粘合膜
1022，第二芯片层104包括两个第二芯片颗粒1041与两个第二芯片粘合膜1042。这样相当于实现了4层的芯片堆叠，与图1相比，芯片堆叠层数相同，而引线长度大大减小，有利于缩短信号传输路径，改善响应延迟。
49.第一芯片颗粒1021、第二芯片颗粒1041可以是随机存取存储(random access memory，ram)芯片颗粒或闪存芯片颗粒等，两者的类型可以相同，也可以不同。示例性的，第一芯片颗粒1021可以是dram(dynamic random access memory，动态随机存取存储器)芯片颗粒，第二芯片颗粒1041可以是ufs(universal flash storage，通用闪存)芯片颗粒。
50.第一封装层103位于封装基板101的上方，覆盖封装基板101的上表面，包覆第一芯片层102，能够对第一芯片层102以及第一芯片层102与封装基板101的键合结构形成保护。第二封装层105位于封装基板101的下方，覆盖封装基板101的下表面，包覆第二芯片层104，能够对第二芯片层104以及第二芯片层104与封装基板101的键合结构形成保护。第一封装层103与第二封装层105的材质可以相同，也可以不同。例如，第一封装层103与第二封装层105均可以采用emc(epoxy molding compound，环氧树脂注塑化合物)等注塑材料，通过注塑工艺形成。
51.底部布线层106位于第二封装层105的底部，即位于整个半导体封装结构的底部。底部布线层106可在后续工艺中与电路板进行键合，从而使整个半导体封装结构连接到电路板上。底部布线层106至少部分地嵌入第二封装层105内。示例性的，如图2或图3所示，底部布线层106可以全部嵌入第二封装层105内，而底部布线层106的下表面暴露于第二封装层105外，这样不影响底部布线层106后续的键合。或者，底部布线层106的一部分可以嵌入第二封装层105内，另一部分向下凸出于第二封装层105。底部布线层106全部或部分地嵌入第二封装层105，能够使第二封装层105对底部布线层106起到保护与固定作用。
52.垂直布线层107位于第二封装层105内，即底部布线层106与封装基板101之间的位置。垂直布线层107的底部连接底部布线层106，顶部可以直接连接封装基板101(图2所示的结构)，或者通过导电层108连接封装基板101(图3所示的结构)。导电层108能够改善垂直布线层107与封装基板101之间的接触与导电性，如可以采用锡膏等材料形成导电层108。
53.封装基板101与垂直布线层107、底部布线层106形成电连接。由于封装基板101位于半导体封装结构的中间，后续将底部布线层106而非封装基板101与电路板键合后，实现从芯片到封装基板101、垂直布线层107、底部布线层106、电路板的信号通路。与封装基板101相比，底部布线层106的机械稳定性通常要差一些，本示例性实施方式中通过将底部布线层106嵌入第二封装层105的方式，能够加强底部布线层106的机械稳定性以及整个半导体封装结构的稳定性。
54.垂直布线层107的底部可以连接到底部布线层106的任意位置。如参考图4所示，垂直布线层107的底部可以连接到底部布线层106的中间部位。在一种实施方式中，垂直布线层107的底部可以连接底部布线层106沿水平方向的至少一端的端点。这样垂直布线层107与底部布线层106形成“l”或“u”形结构，有利于简化制备垂直布线层107与底部布线层106的工艺，加强垂直布线层107对底部布线层106的固定作用。并且，封装基板101、垂直布线层107、底部布线层106围成的中间区域具有较大的空间，该空间用于放置第二芯片层104，有利于增加第二芯片层104的数量，或为第二芯片层104的键合结构留出充足空间。
55.示例性的，参考图2或图3所示，垂直布线层107的底部连接到底部布线层106的靠
近第二封装层105侧面边缘的一端端点。当然，也可以在底部布线层106的两个端点处均设置垂直布线层107以形成连接。
56.在本示例性实施方式的半导体封装结构中，一方面，通过将芯片键合至封装基板101的上下两侧，降低封装基板101单侧的芯片堆叠层数，减小芯片与封装基板101间的引线长度，能够缩短信号传输路径，降低响应延迟。并能够减小不同层级的芯片之间的引线长度差，如减小最下面一层芯片与最上面一层芯片的引线长度差，有利于改善不同层级的芯片响应延迟不一致的问题，提升器件性能。另一方面，降低封装基板101单侧的封装层(即第一封装层103或第二封装层105)的厚度，有利于改善散热问题。再一方面，将底部布线层106全部或部分地嵌入第二封装层105内，对底部布线层106起到保护与固定作用，能够加强整个半导体封装结构的稳定性。
57.在一种实施方式中，参考图5所示，底部布线层106的下表面具有焊盘1061，焊盘1061可用于后续与电路板进行键合。焊盘1061上形成有焊料1062，如可以是预置锡等，焊料1062可以形成凸点下金属(under bump metallization，ubm)结构。焊料1062的最低点低于第二封装层105的下表面，这样便于后续在焊料1062上形成金球等凸点(bump)结构。并且焊料1062的存在能够保护焊盘1061在可能的研磨工艺(如对第二封装层105的研磨)中不受损伤。
58.在一种实施方式中，第二封装层105的厚度可以为：第二芯片层104的厚度、底部布线层106位于第二封装层105内的厚度与第一余量值之和。其中，第一余量值是为容纳第二芯片层104、底部布线层106的空间留出的额外空间厚度，该额外空间可用于容纳第二芯片层104与封装基板101下表面间的键合结构的一部分，并隔离第二芯片层104与底部布线层106以防止短路。第一余量值可以大于或等于第二芯片层104与底部布线层106间的垂直距离。例如，若底部布线层106全部嵌入第二封装层105内，且焊料1062也部分地位于第二封装层105的下表面之上，则第一余量值可以是第二芯片层104与底部布线层106间的垂直距离加上位于第二封装层105之内的焊盘1061与焊料1062的厚度。可以根据经验与具体工艺、产品需求确定第一余量值，对第二封装层105的厚度进行灵活控制。并且，由于第二芯片层104的堆叠层数通常不会太多，底部布线层106的结构也较为简单，这两部分的厚度加起来的值较低，再加上第一余量值得到第二封装层105的厚度，使得第二封装层105的厚度能够处于降低的水平，由此进一步改善封装基板101的下方结构的散热。
59.在一种实施方式中，参考图6所示，第二封装层105的底部形成有向上凹进的第一凹进部。底部布线层106可以位于第一凹进部的内壁上，位于同一第一凹进部的内壁上的底部布线层106形成凹槽，凹槽内填充有焊料1063。其中，焊料1063与上述焊料1062可以是相同或不同的材料，如两者都可以是预置锡。后续可以在焊料1063上形成金球等凸点结构。为了实现不同第一凹进部内的底部布线层106之间的互连，可以使底部布线层106延伸到第一凹进部之外，如可以连通不同的第一凹进部。或者，也可以在第二封装层105内进行布线，以连通不同位置的底部布线层106。在第二封装层105内设置第一凹进部与底部布线层106的结构，有利于简化结构制备工艺，进一步减小第二封装层105的厚度以改善散热，并加强底部布线层106的机械稳定性。
60.在一种实施方式中，第二封装层105的厚度可以为：第二芯片层104的厚度、第一凹进部的深度与第二余量值之和。其中，第一凹进部的深度可以是底部布线层106的厚度与凹
槽的目标深度之和，凹槽的目标深度可以是焊料1063的厚度，其可以根据键合工艺的需求来确定，因此，底部布线层106的厚度、凹槽的目标深度可以是预先确定的产品结构参数，这样在形成第一凹进部之前，可以通过这两个参数之和计算出第一凹进部的深度，进而在第二封装层105内开设出相应深度的第一凹进部。第二余量值是为容纳第二芯片层104、第一凹进部的空间留出的额外空间厚度，该额外空间可用于容纳第二芯片层104与封装基板101下表面间的键合结构的一部分，并隔离第二芯片层104与底部布线层106以防止短路。应当理解，第二余量值与上述第一余量值是针对不同的底部布线层106结构，而为第二封装层105中的部分空间设置的厚度值。第二余量值可以大于或等于第一凹进部的顶部与第二芯片层104间的垂直距离。可以根据经验与具体工艺、产品需求确定第二余量值，对第二封装层105的厚度进行灵活控制。并且，由于第二芯片层104的堆叠层数通常不会太多，第一凹进部的深度也处于较低的水平，这两部分的数值加起来，再加上第二余量值得到第二封装层105的厚度，使得第二封装层105的厚度能够处于降低的水平，由此进一步改善封装基板101的下方结构的散热。
61.本公开的示例性实施方式还提供一种半导体封装方法。参考图7所示，该半导体封装方法可以包括以下步骤s710至s760：
62.步骤s710，提供封装基板101、待封装的第一芯片层102和第二芯片层104。
63.其中，第一芯片层102可以由多个第一芯片颗粒1021与第一芯片粘合膜1022交替堆叠形成。第二芯片层104可以由多个第二芯片颗粒1041与第二芯片粘合膜1042交替堆叠形成。
64.步骤s720，将第一芯片层102与封装基板101的上表面形成键合，在封装基板101的上表面形成第一封装层103，包覆第一芯片层102。
65.参考图8所示，将第一芯片层102与封装基板101的上表面进行引线键合，当然也可以采用其他键合方式。在键合后，通过注塑等工艺形成第一封装层103，其覆盖封装基板101的上表面，并包覆第一芯片层102，还可以包覆第一芯片层102与封装基板101的上表面间的键合结构(如包覆引线)。
66.步骤s730，将第二芯片层104与封装基板101的下表面形成键合。
67.参考图9所示，将第二芯片层104与封装基板101的下表面进行引线键合，当然也可以采用其他键合方式。虽然图9示出第二芯片层104位于封装基板101下方，在实际工艺中，可以将整个半导体封装结构倒置，使封装基板101的下表面朝上，将第二芯片层104从上方进行键合。
68.步骤s740，形成从封装基板101的下表面向下延伸的垂直布线层107，并在垂直布线层107的底部形成底部布线层106。
69.其中，可以将整个半导体封装结构倒置，使封装基板101的下表面朝上，从上方形成垂直布线层107与底部布线层106。垂直布线层107可以与封装基板101的下表面直接连接，也可以通过导电层108等其他结构与封装基板101的下表面间接连接。
70.在一种实施方式中，可以在封装基板101的下表面贴装预制的转接板，该转接板形成垂直布线层107和底部布线层106。例如，参考图10所示，转接板可以是“l”形，由两部分组成，将转接板通过焊锡等方式连接到封装基板101的下表面，焊锡部分形成导电层108，转接板的两部分分别形成垂直布线层107和底部布线层106。由此能够大大简化制备垂直布线层
107和底部布线层106的工艺。并且在预制转接板时，可以根据产品需求进行灵活布线。
71.在一种实施方式中，参考图11所示，在形成底部布线层106后，可以在底部布线层106的下表面进一步形成焊盘1061以及位于焊盘1061上的焊料1062。或者，在预制转接板时形成焊盘1061，通过贴装转接板形成垂直布线层107和底部布线层106后，在焊盘1061上形成焊料1062。或者，在预制转接板时形成焊盘1061和焊料1062，通过贴装转接板形成垂直布线层107和底部布线层106后，底部布线层106下表面已具有焊盘1061和焊料1062。
72.步骤s750，在封装基板101的下表面形成第二封装层105，包覆第二芯片层104、垂直布线层107和底部布线层106。
73.参考图12所示，通过注塑等工艺形成第二封装层105，其覆盖封装基板101的下表面(同样可以将整个半导体封装结构倒置后进行从上方进行注塑)，并包覆第二芯片层104、垂直布线层107和底部布线层106，还可以包覆第二芯片层104与封装基板101的下表面间的键合结构(如包覆引线)。
74.步骤s760，研磨第一封装层103，并研磨第二封装层105，直至露出底部布线层106的下表面或底部布线层106的下表面的焊盘1061上的焊料1062。
75.本公开对研磨第一封装层103和研磨第二封装层105的先后顺序不做限定。
76.在研磨第一封装层103时，可以以不露出第一芯片层102或其引线为标准，如可以计算引线的最高点与封装基板101的上表面高度差，并加上一定的余量，作为第一封装层103目标厚度，将第一封装层103研磨至目标厚度。
77.在研磨第二封装层105时，若底部布线层106的下表面未形成有焊盘1061和焊料1062，则可以以露出底部布线层106的下表面为研磨终点。若底部布线层106的下表面形成有焊盘1061和焊料1062，则可以以露出焊料1062为研磨终点，这样可以保护焊盘1061不被研磨损伤。并且，无论采用怎样的研磨终点，都可以使底部布线层106全部或部分地嵌入在第二封装层105内。
78.示例性的，图12所示的结构经过研磨后可以得到图5所示的结构。
79.通过对第一封装层103和第二封装层105进行研磨，可以使第一封装层103和第二封装层105的表面平整，并降低第一封装层103和第二封装层105的厚度，以提升散热。并且，对整个封装结构进行双面研磨，有利于降低累积公差。
80.举例来说，研磨前的公差为：
[0081][0082]
其中，e0表示封装基板101的公差，e1表示第一封装层103的公差，e2表示第二封装层105的公差。研磨后的公差约为20μm，由此大大降低累积公差。
[0083]
基于图7所示的方法，一方面，降低封装基板101单侧的芯片堆叠层数，减小芯片与封装基板101间的引线长度，能够缩短信号传输路径，降低响应延迟。并能够减小不同层级的芯片之间的引线长度差，改善不同层级的芯片响应延迟不一致的问题，提升器件性能。另一方面，降低封装基板101单侧的封装层的厚度，有利于改善散热问题。再一方面，底部布线层106全部或部分地嵌入在第二封装层105内，对底部布线层106起到保护与固定作用，能够加强整个半导体封装结构的稳定性。
[0084]
本公开的示例性实施方式还提供另一种半导体封装方法。参考图13所示，该半导体封装方法可以包括以下步骤s1310至s1370：
[0085]
步骤s1310，提供封装基板101、待封装的第一芯片层102和第二芯片层104。
[0086]
其中，第一芯片层102可以由多个第一芯片颗粒1021与第一芯片粘合膜1022交替堆叠形成。第二芯片层104可以由多个第二芯片颗粒1041与第二芯片粘合膜1042交替堆叠形成。
[0087]
步骤s1320，将第一芯片层102与封装基板101的上表面形成键合，在封装基板101的上表面形成第一封装层103，包覆第一芯片层102。
[0088]
步骤s1330，将第二芯片层104与封装基板101的下表面形成键合，在封装基板101的下表面形成第二封装层105，包覆第二芯片层104。
[0089]
本公开对步骤s1320和步骤s1330的先后顺序不做限定。
[0090]
参考图14所示，采用引线键合将第一芯片层102与封装基板101的上表面连接，并形成第一封装层103。以及采用引线键合将第二芯片层104与封装基板101的下表面连接，并形成第二封装层105。当然也可以采用其他键合方式。
[0091]
步骤s1340，研磨第一封装层103和第二封装层105。
[0092]
在研磨第一封装层103时，可以以不露出第一芯片层102或其引线为标准，如可以计算引线的最高点与封装基板101的上表面高度差，并加上一定的余量，作为第一封装层103目标厚度，将第一封装层103研磨至目标厚度。
[0093]
类似的，在研磨第二封装层105时，可以以不露出第二芯片层104或其引线为标准。考虑到第二封装层105内需要形成垂直布线层107和底部布线层106，可以使第二封装层105的剩余厚度大于第一封装层103的剩余厚度。
[0094]
通过研磨第一封装层103和第二封装层105，对整个封装结构实现双面研磨，有利于降低累积公差。
[0095]
图14所示的结构研磨后可以得到图15所示的结构，第一封装层103和第二封装层105的表面达到平整，厚度有所降低。
[0096]
步骤s1350，在第二封装层105内形成向上凹进的第一凹进部109和第二凹进部110，第二凹进部110的顶部延伸至封装基板101的下表面，第二凹进部110的底部与第一凹进部109连通。
[0097]
参考图16所示，第二凹进部110的数量可以小于第一凹进部109的数量，即只有一部分第一凹进部109与位于其上方的第二凹进部110连通。在一种实施方式中，可以通过激光开槽等工艺形成第一凹进部109和第二凹进部110。
[0098]
步骤s1360，在第二凹进部110内形成垂直布线层107，在第一凹进部109的内壁上形成底部布线层106，位于同一第一凹进部109的内壁上的底部布线层109形成凹槽111。
[0099]
参考图17所示，垂直布线层107可以完全填充第二凹进部110，连接到封装基板101的下表面。底部布线层106可以覆盖到第一凹进部109的内壁上。每个第一凹进部109内剩余的空间为凹槽111。
[0100]
在一种实施方式中，上述在第二凹进部110内形成垂直布线层107，在第一凹进部109的内壁上形成底部布线层106，可以包括以下步骤：
[0101]
沉积导电材料，填充第二凹进部110，覆盖第一凹进部109的内壁和第二封装层105的下表面；
[0102]
研磨以去除位于第二封装层105的下表面的导电材料，位于第二凹进部110内的导
电材料形成垂直布线层107，覆盖第一凹进部109的内壁的导电材料形成底部布线层106。
[0103]
其中，可以将整个半导体封装结构倒置后进行上述工艺，沉积导电材料，如可以采用溅射等工艺。导电材料完全填充第二凹进部110，并覆盖第一凹进部109的内壁和第二封装层105的下表面。然后，可以采用化学机械研磨等工艺研磨掉位于第二封装层105的下表面的导电材料，以露出第二封装层105的下表面。剩余的位于第二凹进部110内的导电材料形成垂直布线层107，覆盖第一凹进部109的内壁的导电材料形成底部布线层106。
[0104]
步骤s1370，在凹槽111内填充焊料1063。
[0105]
其中，焊料1063可以完全或部分填充凹槽111，具体可以根据后续植球的工艺确定。可以通过印刷锡膏等工艺填充焊料1063。示例性的，图17所示的结构中，将凹槽111完全填充焊料1063，得到图6所示的结构。后续可以在焊料1063上形成金球等凸点结构，如可以通过回流焊等工艺在焊料1063底部形成锡球。由此，锡球部分地嵌入到第二封装层105中，可以通过第二封装层105实现不同锡球之间的阻隔，降低短路风险，提高可靠性。
[0106]
基于图13所示的方法，第一方面，降低封装基板101单侧的芯片堆叠层数，减小芯片与封装基板101间的引线长度，能够缩短信号传输路径，降低响应延迟。并能够减小不同层级的芯片之间的引线长度差，改善不同层级的芯片响应延迟不一致的问题，提升器件性能。第二方面，降低封装基板101单侧的封装层的厚度，有利于改善散热问题。第三方面，底部布线层106全部或部分地嵌入在第二封装层105内，对底部布线层106起到保护与固定作用，能够加强整个半导体封装结构的稳定性。第四方面，通过干法工艺实现了在第二封装层105的内部与表面的布线，和常规的湿法工艺相比，工艺流程简单，成本较低。
[0107]
本公开的示例性实施方式还提供再一种半导体封装方法。参考图18所示，该半导体封装方法可以包括以下步骤s1810至1870：
[0108]
步骤s1810，提供封装基板101、待封装的第一芯片层102和第二芯片层104。
[0109]
步骤s1820，将第一芯片层102与封装基板101的上表面形成键合，在封装基板101的上表面形成第一封装层103，包覆第一芯片层102。
[0110]
步骤s1830，将第二芯片层104与封装基板101的下表面形成键合。
[0111]
步骤s1840，形成从封装基板101的下表面向下延伸的垂直布线层107。如可以采用预置的转接板，通过焊锡等方式连接到封装基板101的下表面，该转接板形成垂直布线层107。
[0112]
步骤s1850，在封装基板101的下表面形成第二封装层105，包覆第二芯片层104、垂直布线层107。
[0113]
步骤s1860，在第二封装层105内形成向上凹进的第一凹进部109，垂直布线层107的底部与第一凹进部109连通。如可以通过激光开槽等工艺开设第一凹进部109。
[0114]
步骤s1870，在第一凹进部109的内壁上形成底部布线层106，位于同一第一凹进部109的内壁上的底部布线层106形成凹槽111。如可以沉积导电材料，其覆盖第一凹进部109的内壁与第二封装层105的下表面，再通过化学机械研磨等工艺去除位于第二封装层105的下表面的导电材料，剩余的导电材料形成底部布线层106。每个第一凹进部109内剩余的空间为凹槽111。
[0115]
步骤s1880，在凹槽111内填充焊料1063。
[0116]
与图13所示的方法相比，图18所示的方法不需要开设第二凹进部110并在第二凹
进部110内形成垂直布线层107，而是在形成第二封装层105之前，通过贴装转接板等方式形成垂直布线层107，这样能够简化在第二封装层105形成凹进部的工艺(如激光开槽工艺)，并且也通过干法工艺实现了在第二封装层105表面的布线，工艺流程简单，成本较低。
[0117]
此外，图18所示的方法也具备降低芯片堆叠层数，减小引线长度与不同层级芯片的引线长度差，降低封装层的厚度，加强结构稳定性等优点。
[0118]
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本技术旨在涵盖技术方案的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理，并包括本文未公开的本技术领域中的公知常识或惯用技术手段。说明书的内容仅被视为示例性的，本公开的范围和精神由所附的权利要求指出。

技术特征：
1.一种半导体封装结构，其特征在于，包括：封装基板；第一芯片层，与所述封装基板的上表面形成键合；第一封装层，位于所述封装基板的上表面，包覆所述第一芯片层；第二芯片层，与所述封装基板的下表面形成键合；第二封装层，位于所述封装基板的下表面，包覆所述第二芯片层；底部布线层，位于所述第二封装层的底部，并至少部分地嵌入所述第二封装层内；垂直布线层，位于所述第二封装层内，所述垂直布线层的底部连接所述底部布线层，所述垂直布线层的顶部连接所述封装基板或通过导电层连接所述封装基板。2.根据权利要求1所述的半导体封装结构，其特征在于，所述底部布线层的下表面具有焊盘，所述焊盘上形成有焊料，所述焊料的最低点低于所述第二封装层的下表面。3.根据权利要求2所述的半导体封装结构，其特征在于，所述第二封装层的厚度为：所述第二芯片层的厚度、所述底部布线层位于所述第二封装层内的厚度与第一余量值之和；所述第一余量值大于或等于所述第二芯片层与所述底部布线层间的垂直距离。4.根据权利要求1所述的半导体封装结构，其特征在于，所述第二封装层的底部形成有向上凹进的第一凹进部；所述底部布线层位于所述第一凹进部的内壁上，位于同一第一凹进部的内壁上的所述底部布线层形成凹槽；所述凹槽内填充有焊料。5.根据权利要求4所述的半导体封装结构，其特征在于，所述第二封装层的厚度为：所述第二芯片层的厚度、所述第一凹进部的深度与第二余量值之和；所述第二余量值大于或等于所述第一凹进部的顶部与所述第二芯片层间的垂直距离。6.根据权利要求1所述的半导体封装结构，其特征在于，所述垂直布线层的底部连接所述底部布线层沿水平方向的至少一端的端点。7.一种半导体封装方法，其特征在于，包括：提供封装基板、待封装的第一芯片层和第二芯片层；将所述第一芯片层与所述封装基板的上表面形成键合，在所述封装基板的上表面形成第一封装层，包覆所述第一芯片层；将所述第二芯片层与所述封装基板的下表面形成键合；形成从所述封装基板的下表面向下延伸的垂直布线层，并在所述垂直布线层的底部形成底部布线层；在所述封装基板的下表面形成第二封装层，包覆所述第二芯片层、所述垂直布线层和所述底部布线层；研磨所述第一封装层，并研磨所述第二封装层，直至露出所述底部布线层的下表面或所述底部布线层的下表面的焊盘上的焊料。8.一种半导体封装方法，其特征在于，包括：提供封装基板、待封装的第一芯片层和第二芯片层；将所述第一芯片层与所述封装基板的上表面形成键合，在所述封装基板的上表面形成第一封装层，包覆所述第一芯片层；将所述第二芯片层与所述封装基板的下表面形成键合，在所述封装基板的下表面形成第二封装层，包覆所述第二芯片层；
研磨所述第一封装层和所述第二封装层；在所述第二封装层内形成向上凹进的第一凹进部和第二凹进部，所述第二凹进部的顶部延伸至所述封装基板的下表面，所述第二凹进部的底部与所述第一凹进部连通；在所述第二凹进部内形成垂直布线层，在所述第一凹进部的内壁上形成底部布线层，位于同一第一凹进部的内壁上的所述底部布线层形成凹槽；在所述凹槽内填充焊料。9.根据权利要求8所述的方法，其特征在于，所述在所述第二凹进部内形成垂直布线层，在所述第一凹进部的内壁上形成底部布线层，包括：沉积导电材料，填充所述第二凹进部，覆盖所述第一凹进部的内壁和所述第二封装层的下表面；研磨以去除位于所述第二封装层的下表面的所述导电材料，位于所述第二凹进部内的所述导电材料形成所述垂直布线层，覆盖所述第一凹进部的内壁的所述导电材料形成所述底部布线层。10.一种半导体封装方法，其特征在于，包括：提供封装基板、待封装的第一芯片层和第二芯片层；将所述第一芯片层与所述封装基板的上表面形成键合，在所述封装基板的上表面形成第一封装层，包覆所述第一芯片层；将所述第二芯片层与所述封装基板的下表面形成键合；形成从所述封装基板的下表面向下延伸的垂直布线层；在所述封装基板的下表面形成第二封装层，包覆所述第二芯片层、所述垂直布线层；在所述第二封装层内形成向上凹进的第一凹进部，所述垂直布线层的底部与所述第一凹进部连通；在所述第一凹进部的内壁上形成底部布线层，位于同一所述第一凹进部的内壁上的所述底部布线层形成凹槽；在所述凹槽内填充焊料。

技术总结
本公开提供半导体封装结构和半导体封装方法，涉及半导体技术领域。该半导体封装结构包括：封装基板；第一芯片层，与封装基板的上表面形成键合；第一封装层，位于封装基板的上表面，包覆第一芯片层；第二芯片层，与封装基板的下表面形成键合；第二封装层，位于封装基板的下表面，包覆第二芯片层；底部布线层，位于第二封装层的底部，并至少部分地嵌入第二封装层内；垂直布线层，位于第二封装层内，垂直布线层的底部连接底部布线层，垂直布线层的顶部连接封装基板或通过导电层连接封装基板。本公开能够减小引线长度，并减小不同层级的芯片之间的引线长度差，提升器件性能。提升器件性能。提升器件性能。


技术研发人员：朱志丹
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2023.07.05
技术公布日：2023/10/6