一种对高速运算放大器芯片进行测试的电路及方法

1.本发明涉及应用于集成电路的高速运算放大器芯片测试技术领域，具体设计一种易操作、低成本及高准确度参数测试等多维一体的高速运算放大器芯片测试技术。


背景技术：

2.随着芯片复杂度越来越高，为保证出厂的芯片没有问题，需要在出厂前进行测试以确保功能完整性。而芯片作为一个大规模生产的产品，大规模自动化测试是唯一的解决办法，靠传统的人工检测或bench test无法完成任务，也额外增加了系统成本。针对以上问题，本发明通过基于ate(automatic test equipment)自动化测试设备的新型机电一体化装置设计了一种高速运算放大器芯片的测试电路及测试方法，并将其进行小型化和产品化，可以为高速运算放大器芯片进行一套精度较高的参数测试装置，通过软件硬件适配，可以进一步拓展应用范围。


技术实现要素：

3.本技术实施例提供一种基于ate自动化测试设备的高速运算放大器芯片的测试电路及测试方法，用于提高高速运算放大器芯片的参数测试速度和良品率。
4.本发明的一种对高速运算放大器芯片进行测试的电路，包括高速运算放大器芯片测试电路pcb板；所述高速运算放大器芯片测试电路pcb板包括电路板主体，电路板主体上设有模块电路，模块电路上设有相连接的dut接口模块、测试芯片搭载平台模块、测试辅助高速运算放大器模块、继电器矩阵模块；
5.dut接口模块，使用一个pin总数为96p，间距为2.54mm，行数为3，公母属性为母，安装方式为直插，额定电流为3a的板对板连接器，用于与测试机相连接，传输信号和进行供电；
6.测试芯片搭载平台模块，兼容不同管脚数和不同种类型的高速运算放大器芯片，并使其按照芯片手册进行相应管脚的电流电压输入与输出；所述的测试辅助高速运算放大器模块，采用通用的高速运算放大器芯片，封装为soic-8，-3db带宽为200mhz，共模抑制比85db～95db，可以在较高的频率条件下为测试芯片构成测试辅助回路，进行输入失调电压电流，共模抑制比，开环电压增益，电源抑制比，电源静态功耗的测试；
7.所述的继电器矩阵模块，可以同时设置6个通道的接通与关断，模块具体由dut端口的cbit管脚串连电阻和npn型三极管，三极管集电极并连继电器线圈和二极管组成；其中，所述的继电器矩阵模块用于给芯片项目指标测试进行电路拓扑变化和信号输入输出。
8.本发明的一种对高速运算放大器芯片进行测试的电路的测试方法，用于支持测试机通过高速运算放大器芯片测试电路pcb板对高速运算放大器芯片进行输入失调电压电流，共模抑制比，开环电压增益，电源抑制比，电源静态功耗参数的测试，以验证其功能性是否正常，步骤包括基于c++编程语言设计，测试方法中根据测试项目大致分为8个阶段，包括系统启动及初始化段、系统复位段、测量输入失调电压电流段、测量共模抑制比段、测量开
环电压增益段、测量电源抑制比段、测量电源静态功耗段，测试方法具有普遍性，兼容不同管脚数和不同种类型的高速运算放大器芯片。
9.进一步，系统启动及初始化段和系统复位段，系统启动及初始化段在整个测试过程开始前执行一次，系统复位段在每个测量结束时执行。进一步，具体分为测试输入失调电压电流段、测试共模抑制比段、测试开环电压增益段、测试电源抑制比段、测试电源静态功耗段，其中输入失调电压测试为在高速运算放大器输出端获得恒定的零电压输出测试，输入失调电流测试为使电压反馈高速运算放大器的两个偏置电流相等测试，共模抑制比测试为高速运算放大器对差模信号的增益(开环增益)与对共模信号的增益(开环增益)之比测试，开环电压增益测试为运算放大器的放大倍数测试，电源抑制比测试为电路抑制任何电源变化传递到其输出信号的能力测试，电源静态功耗测试为测试电路无负载时高速运算放大器待机状态下的功耗测试，各个测量阶段全部按照与测试机资源通道连接、pcb板载继电器通断控制、测试机资源配置、测试机测量数据、数据处理与输出、结果比较与分bin、系统复位、保存记录并打印测试数据的顺序进行。
10.进一步，所述的方法具有普遍性，兼容不同管脚数和不同种类型的高速运算放大器芯片，只需根据测试项目及其原理的不同对测试方法中的参数变量进行调整，就可完成测试。
11.优选的，系统启动及初始化段在整个测试过程开始前执行一次，系统复位段在每个测量结束时执行。各个测量阶段全部按照与测试机资源通道连接、pcb板载继电器通断控制、测试机资源配置、测试机测量数据、数据处理与输出、结果比较与分bin、系统复位、保存记录并打印测试数据的顺序进行，根据测试项目及其原理的不同再进一步调整。
12.本发明的有益效果：高速运算放大器芯片测试方法基于c++编程语言设计，通过控制继电器接通与关断完成电路拓扑变换，实现对输入失调电压电流，共模抑制比，开环电压增益，电源抑制比，电源静态功耗共六个参数的测试，基于上述测试系统，本技术实施例对高速运算放大器芯片进行测试，同时降低了测试成本，简化了测试步骤，提高了芯片测试的速度和数据准确度。
附图说明
13.图1是实施例的芯片电路测试原理图；
14.图2是实施例的芯片电路软件测试流程图；
15.图3是实施例的芯片电路硬件测试流程图。
具体实施方式
16.下面将结合本发明实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
17.参阅图1所示，其为本技术实施例提供的一种可能的应用场景示意图，所示应用场景为高速运算放大器芯片opa842idr的测试电路及测试方法，本技术实施例中，信号源awg通过电阻电容构成的rc滤波器输入至被测芯片opa842高速运算放大器的反相输入端，被测
芯片opa842高速运算放大器的输出端通过电阻连接至测试辅助高速运算放大器的反相输入端，测试辅助高速运算放大器的输出端输出至负载ppmu0端口进行参数测试，其中被测芯片和辅助芯片由dps端口供电，测试不同参数所需的电路拓扑由cbit端口控制继电器k进行切换。图中，电阻r2和r6串接在被测芯片opa842高速运算放大器的输入正端，电阻r2和r6之间连接电阻r3至ppmu0端口，电阻r1和r7串接在被测芯片opa842高速运算放大器的输入负端，被测芯片opa842高速运算放大器的输出端通过电阻r4连接测试辅助高速运算放大器的输入负端，电阻r5也和测试辅助高速运算放大器的输入负端连接；之后通过对ate自动化设备编写如图2所示的芯片软件测试流程图的测试方法，进而使用如图3所示的芯片电路硬件测试流程图改变测试芯片的外围电路，测得输入失调电压电流、共模抑制比、开环电压增益、电源抑制比、电源静态功耗的六个芯片参数，并最后记录打印测试数据。
18.所述的高速运算放大器opa842idr芯片测试系统，包括以下步骤，以下提供芯片测试装置的具体使用方法：
19.输入失调电压测试为在高速运算放大器输出端获得恒定的零电压输出测试，输入失调电流测试为使电压反馈高速运算放大器的两个偏置电流相等测试，共模抑制比测试为高速运算放大器对差模信号的增益(开环增益)与对共模信号的增益(开环增益)之比测试，开环电压增益测试为运算放大器的放大倍数测试，电源抑制比测试为电路抑制任何电源变化传递到其输出信号的能力测试，电源静态功耗测试为测试电路无负载时高速运算放大器待机状态下的功耗测试，各个测量阶段全部按照与测试机资源通道连接、pcb板载继电器通断控制、测试机资源配置、测试机测量数据、数据处理与输出、结果比较与分bin、系统复位、保存记录并打印测试数据的顺序进行。
20.优选的，所述输入失调电压测试为在高速运算放大器输出端获得恒定的零电压输出测试。首先把被测芯片的电源管脚连接至ate的dps0\1端口，dps0\1端口向被测芯片v+、v-施加
±
5v电压，其次将高速运算放大器的反相输入端连接至ate的awg端口，awg端口作为信号源向被测芯片输出测试信号，再次通过连接至ate的cbit端口向继电器电枢绕组施加电压，使k1、k2闭合，k6切换到电阻r5，最后通过与ate的ppmu0端口相连接的测试辅助高速运算放大器的输出端使用电压测量单元测量辅助运放芯片输出点tp的输出电压u
o1
，通过公式
[0021][0022]
得出输入失调电压v
os
的值。
[0023]
优选的，所述输入失调电流测试为使电压反馈高速运算放大器的两个偏置电流相等测试。在上述输入失调电压基础测试的基础上，通过cbit端口控制断开k1、k2，电压测量单元辅助运放芯片输出点tp输出的电压u
o2
。通过公式
[0024][0025]
得出输入失调电流i
os
的值。
[0026]
优选的，所述共模抑制比测试为高速运算放大器对差模信号的增益(开环增益)与对共模信号的增益(开环增益)之比测试。首先把被测芯片的电源管脚连接至ate的dps0\1端口，dps0\1端口向测试芯片v+/v-端供电，电压相等，方向相反，其次将高速运算放大器的
反相输入端连接至ate的awg端口，awg端口作为信号源向被测芯片输出测试信号，再次通过连接至ate的cbit端口向继电器电枢绕组施加电压，使k1、k2闭合，k6切换到电阻r5，从此通过与ate的ppmu端口相连接的测试辅助高速运算放大器的输出端使用电压测量单元测量辅助运放芯片输出点tp的输出电压u
o1
，最后通过dps2\3端口为辅助运算放大器v+端施加电压+1v，v-端施加电压-1v，测量辅助运放芯片输出点tp端电压u
o2
。通过公式
[0027][0028]
得出芯片的共模抑制比。
[0029]
优选的，所述开环电压增益测试为运算放大器的放大倍数测试。首先把被测芯片的电源管脚连接至ate的dps0\1端口，dps0\1端口向测试芯片v+/v-端供电，电压相等，方向相反，其次将高速运算放大器的反相输入端连接至ate的awg端口，awg端口作为信号源向被测芯片输出测试信号，再次通过连接至ate的cbit端口向继电器电枢绕组施加电压，使k1、k2闭合，k6切换到电阻r5，从次通过与ate的ppmu端口相连接的测试辅助高速运算放大器的输出端使用电压测量单元测量辅助运放芯片输出点tp的输出电压u
o1
，最后通过cbit端口控制将k6切换到ppmu1端，由ppmu1供电1v，测量辅助运放芯片输出点tp端输出电压u
o2
，通过公式
[0030][0031]
得出开环电压增益。
[0032]
优选的，所述电源抑制比测试为电路抑制任何电源变化传递到其输出信号的能力测试。首先把被测芯片的电源管脚连接至ate的dps0\1端口，dps0\1端口向测试芯片v+/v-端供电，电压相等，方向相反，其次将高速运算放大器的反相输入端连接至ate的awg端口，awg端口作为信号源向被测芯片输出测试信号，再次通过连接至ate的cbit端口向继电器电枢绕组施加电压，使k1、k2闭合，k6切换到电阻r5，从次通过与ate的ppmu端口相连接的测试辅助高速运算放大器的输出端使用电压测量单元测量辅助运放芯片输出点tp的输出电压u
o1
，最后通过dps2\3端口为辅助运算放大器v+端施加电压+0.5v，v-端施加电压-0.5v，测量辅助运放芯片输出点tp端电压u
o2
，通过公式
[0033][0034]
得到芯片的共模抑制比。
[0035]
优选的，所述电源静态功耗测试为测试电路无负载时高速运算放大器待机状态下的功耗测试。优选的，所述电源抑制比测试为电路抑制任何电源变化传递到其输出信号的能力测试。首先把被测芯片的电源管脚连接至ate的dps0\1端口，dps0\1端口向测试芯片v+/v-端供电，电压相等，方向相反，其次将高速运算放大器的反相输入端连接至ate的awg端口，awg端口作为信号源向被测芯片输出测试信号，再次通过连接至ate的cbit端口向继电器电枢绕组施加电压，使k1、k2闭合，k6切换到电阻r5，最后通过cbit断开引脚外部测量单元的连接，最后在电源端v+及v-分别测得i
+
及i-，根据公式
[0036]
pd＝(v
+
×i+
)+(v-×
i-)
[0037]
计算得出静态功耗。
[0038]
优选的，所述记录打印测试数据为完成6个芯片数据参数测试和收集工作后，ate客户端将数据保存，展示数据测试表格和与芯片手册中与预计参数相比的误差率，最后打印成纸质材料保存记录。

技术特征：
1.一种对高速运算放大器芯片进行测试的电路，其特征在于，包括高速运算放大器芯片测试电路pcb板；所述高速运算放大器芯片测试电路pcb板包括电路板主体，电路板主体上设有模块电路，模块电路上设有相连接的dut接口模块、测试芯片搭载平台模块、测试辅助高速运算放大器模块、继电器矩阵模块；dut接口模块，使用一个pin总数为96p，间距为2.54mm，行数为3，公母属性为母，安装方式为直插，额定电流为3a的板对板连接器，用于与测试机相连接，传输信号和进行供电；测试芯片搭载平台模块，兼容不同管脚数和不同种类型的高速运算放大器芯片，并使其按照芯片手册进行相应管脚的电流电压输入与输出；所述的测试辅助高速运算放大器模块，采用通用的高速运算放大器芯片，封装为soic-8，-3db带宽为200mhz，共模抑制比85db～95db，可以在较高的频率条件下为测试芯片构成测试辅助回路，进行输入失调电压电流，共模抑制比，开环电压增益，电源抑制比，电源静态功耗的测试；所述的继电器矩阵模块，可以同时设置6个通道的接通与关断，模块具体由dut端口的cbit管脚串连电阻和npn型三极管，三极管集电极并连继电器线圈和二极管组成；其中，所述的继电器矩阵模块用于给芯片项目指标测试进行电路拓扑变化和信号输入输出。2.一种对高速运算放大器芯片进行测试的电路的测试方法，其特征在于，用于支持测试机通过高速运算放大器芯片测试电路pcb板对高速运算放大器芯片进行输入失调电压电流，共模抑制比，开环电压增益，电源抑制比，电源静态功耗参数的测试，以验证其功能性是否正常，步骤包括基于c++编程语言设计，测试方法中根据测试项目大致分为8个阶段，包括系统启动及初始化段、系统复位段、测量输入失调电压电流段、测量共模抑制比段、测量开环电压增益段、测量电源抑制比段、测量电源静态功耗段，测试方法具有普遍性，兼容不同管脚数和不同种类型的高速运算放大器芯片。3.根据权利要求2所述的方法，其特征在于，系统启动及初始化段和系统复位段，系统启动及初始化段在整个测试过程开始前执行一次，系统复位段在每个测量结束时执行。4.根据权利要求2所述的方法，其特征在于，具体分为测试输入失调电压电流段、测试共模抑制比段、测试开环电压增益段、测试电源抑制比段、测试电源静态功耗段，其中输入失调电压测试为在高速运算放大器输出端获得恒定的零电压输出测试，输入失调电流测试为使电压反馈高速运算放大器的两个偏置电流相等测试，共模抑制比测试为高速运算放大器对差模信号的增益(开环增益)与对共模信号的增益(开环增益)之比测试，开环电压增益测试为运算放大器的放大倍数测试，电源抑制比测试为电路抑制任何电源变化传递到其输出信号的能力测试，电源静态功耗测试为测试电路无负载时高速运算放大器待机状态下的功耗测试，各个测量阶段全部按照与测试机资源通道连接、pcb板载继电器通断控制、测试机资源配置、测试机测量数据、数据处理与输出、结果比较与分bin、系统复位、保存记录并打印测试数据的顺序进行。5.根据权利要求2所述的方法，其特征在于，所述的方法具有普遍性，兼容不同管脚数和不同种类型的高速运算放大器芯片，只需根据测试项目及其原理的不同对测试方法中的参数变量进行调整，就可完成测试。

技术总结
本发明提供一种对高速运算放大器芯片进行测试的电路及方法，所述高速运算放大器芯片测试的电路及方法包括高速运算放大器芯片测试电路PCB板和高速运算放大器芯片测试方法；高速运算放大器芯片测试电路PCB板作为高速运算放大器芯片的测试搭载平台，将其与测试机连接完成硬件设置；高速运算放大器芯片测试方法基于C++编程语言设计，通过控制继电器接通与关断完成电路拓扑变换，实现对输入失调电压电流，共模抑制比，开环电压增益，电源抑制比，电源静态功耗共六个参数的测试，基于上述测试系统，本申请实施例对高速运算放大器芯片进行测试，同时降低了测试成本，简化了测试步骤，提高了芯片测试的速度和数据准确度。了芯片测试的速度和数据准确度。了芯片测试的速度和数据准确度。


技术研发人员：徐雷钧 白雪 杨济名 张旭杰 张力文
受保护的技术使用者：江苏大学
技术研发日：2023.07.18
技术公布日：2023/10/15