电流孔径垂直电子晶体管及其制备方法与流程

1.本发明属于半导体集成电路设计及制造领域，特别是涉及一种电流孔径垂直电子晶体管及其制备方法。


背景技术：

2.目前，主流的功率半导体器件(电力电子器件)依然以硅材料为主，但是硅材料耐击穿电压低，以及设计、工艺上已经到达其材料极限，成为制约其发展的主要问题。以sic、gan为代表的第三代半导体(又称宽禁带半导体)在功率半导体领域逐渐渗透到电动汽车、电源、消费类电子等行业中，实现了部分对硅基材料的替代，在小型化、低功耗、高频率等方面均有优异表现。
3.当前gan功率器件的一种重要形式是电流孔径垂直电子晶体管(current aperture vertical electron transistor，cavet)。但是，目前电流孔径垂直电子晶体管主要由p型gan来充当电流阻挡层，通过栅极控制二维电子气实现沟道联通及夹断，在高压偏置下，电子会越过沟道并穿过本征gan层流向电流孔径，导致泄漏电流增大，栅极的控制作用降低，影响器件的可靠性。
4.应该注意，上面对技术背景的介绍只是为了方便对本技术的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本技术的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电流孔径垂直电子晶体管及其制备方法，用于解决现有技术中在高压偏置下，电子会越过沟道并穿过本征gan层流向电流孔径，导致泄漏电流增大，栅极的控制作用降低，影响器件的可靠性的问题。
6.为实现上述目的及其他相关目的，本发明提供一种电流孔径垂直电子晶体管，所述电流孔径垂直电子晶体管包括：衬底；接触层，设置于所述衬底上；漂移层，设置于所述接触层上；电流阻挡层，设置于所述漂移层上，所述电流阻挡层中设有电流孔，所述电流孔用于限定电流路径；背势垒层，设置于所述电流阻挡层上；沟道层，设置于所述电流阻挡层和所述背势垒层上并填入所述电流孔中；顶势垒层，设置于所述沟道层上，所述顶势垒层与所述沟道层形成二维电子气沟道；栅极，设置于顶势垒层上且对应设置于所述电流孔上方；漏极，设置于所述衬底底面；源极，设置于所述顶势垒层上，且设置于所述栅极结构外围；所述背势垒层对应于所述栅极的区域设有通孔，所述通孔的孔径小于或等于所述栅极的径向尺寸，且大于或等于所述电流阻挡层的电流孔的孔径。
7.可选地，所述背势垒层的通孔在所述栅极的投影被所述栅极完全覆盖。
8.可选地，所述背势垒层与所述电流阻挡层直接接触。
9.可选地，所述背势垒层嵌入于所述沟道层中，所述背势垒层与所述电流阻挡层之间由部分厚度的所述沟道层间隔，所述背势垒层的顶面与所述沟道层的顶面之间的距离为
30纳米～50纳米。
10.可选地，所述衬底为n型掺杂gan衬底或sic衬底，所述接触层为n型重掺杂gan层，其载流子浓度大于1e18/cm3，所述接触层的厚度范围为200纳米～500纳米，所述漂移层为n型轻掺杂gan层，其载流子浓度为1e15/cm3～1e17/cm3，所述漂移层的厚度范围为1微米～100微米，所述电流阻挡层为p型gan层。
11.可选地，所述背势垒层包括algan、ingan、alingan、inaln和aln中的一种或多种，所述背势垒层的厚度范围为15纳米～30纳米。
12.可选地，所述沟道层包括本征gan层，所述沟道层的厚度范围为100纳米～200纳米，所述顶势垒层包括algan、ingan、alingan、inaln及aln中的一种，所述顶势垒层的厚度范围为15纳米～30纳米。
13.可选地，所述栅极包括沟槽栅、p型导电栅、绝缘栅、浮栅、离子注入栅和肖特基栅中的一种。
14.本发明还提供一种电流孔径垂直电子晶体管的制备方法，所述制备方法包括步骤：提供衬底；在所述衬底上形成接触层；在所述接触层上形成漂移层；在所述漂移层上依次形成电流阻挡层和背势垒层，在所述背势垒层中形成通孔并在所述电流阻挡层中形成电流孔，所述电流孔用于限定电流路径，所述通孔大于或等于所述电流阻挡层的电流孔的孔径；在所述电流阻挡层和所述背势垒层上形成沟道层，且所述沟道层填入所述电流孔和所述通孔中；在所述沟道层上形成顶势垒层，所述顶势垒层与所述沟道层形成二维电子气沟道；在所述顶势垒层上形成栅极和源极，所述栅极设置于顶势垒层上且对应设置于所述电流孔上方，所述通孔的孔径小于或等于所述栅极的径向尺寸，所述源极置于所述栅极结构外围；减薄所述衬底，并在其底面形成漏极。
15.可选地，通过一次光刻工艺和刻蚀工艺同时在所述背势垒层和所述电流阻挡层中形成所述通孔和所述电流孔，所述通孔和所述电流孔的孔径相等；
16.或者通过一次光刻工艺和刻蚀工艺在所述背势垒层中形成通孔，然后通过另一次光刻工艺和刻蚀工艺在所述电流阻挡层中形成电流孔，所述通孔的孔径大于所述电流孔的孔径。
17.本发明还提供一种电流孔径垂直电子晶体管的制备方法，所述制备方法包括步骤：提供衬底；在所述衬底形成接触层；在所述接触层上形成漂移层；在所述漂移层上形成电流阻挡层，在所述电流阻挡层上形成底部沟道层，在所述底部沟道层上形成背势垒层，并在所述背势垒层和所述底部沟道层中形成通孔和在所述电流阻挡层中形成电流孔，所述电流孔用于限定电流路径，所述通孔大于或等于所述电流阻挡层的电流孔的孔径；在所述背势垒层上形成顶部沟道层，且所述顶部沟道层填入所述通孔和所述电流孔中；在所述顶部沟道层上形成顶势垒层，所述顶势垒层与所述顶部沟道层形成二维电子气沟道；在所述顶势垒层上形成栅极和源极，所述栅极设置于顶势垒层上且对应设置于所述电流孔上方，所述通孔的孔径小于或等于所述栅极的径向尺寸，所述源极置于所述栅极结构外围；减薄所述衬底，并在其底面形成漏极。
18.可选地，通过一次光刻工艺和刻蚀工艺同时在所述背势垒层、底部沟道层和所述电流阻挡层中形成所述通孔和所述电流孔，所述通孔和所述电流孔的孔径相等；或者通过一次光刻工艺和刻蚀工艺在所述背势垒层和所述底部沟道层中形成通孔，然后通过另一次
光刻工艺和刻蚀工艺在所述电流阻挡层中形成电流孔，所述通孔的孔径大于所述电流孔的孔径。
19.如上所述，本发明的电流孔径垂直电子晶体管及其制备方法，具有以下有益效果：
20.本发明提供了一种具有背势垒层的电流孔径垂直电子晶体管及其制备方法，该电流孔径垂直电子晶体管具有更好的电子限制作用，可以有效阻止电子在二维电子气之外的沟道层中的漂移，减少晶体管的漏电流，并提升晶体管的开关速度，使栅极可以更有效地控制晶体管的开关。
附图说明
21.所包括的附图用来提供对本技术实施例的进一步的理解，其构成了说明书的一部分，用于说明本技术的实施方式，并与文字描述一起来阐释本技术的原理。显而易见地，下面描述中的附图仅仅是本技术的一些实施例。
22.图1～图7显示为本发明实施例1的电流孔径垂直电子晶体管的制备方法各步骤所呈现的结构示意图。
23.图8～图14显示为本发明实施例2的电流孔径垂直电子晶体管的制备方法各步骤所呈现的结构示意图。
24.元件标号说明
25.101、201
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接触层
26.102、202
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漂移层
27.103、203
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电流阻挡层
28.104、204
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背势垒层
29.105、205
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通孔
30.106、206
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电流孔
31.107
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沟道层
32.207a
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底部沟道层
33.207b
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顶部沟道层
34.108、208
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顶势垒层
35.109、209
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漏极
36.110、210
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栅极
37.111、211
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源极
具体实施方式
38.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
39.应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
40.针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多
个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
41.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
42.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
43.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
44.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
45.实施例1
46.如图7所示，本实施例提供一种电流孔径垂直电子晶体管，所述电流孔径垂直电子晶体管包括：衬底、接触层101、漂移层102、电流阻挡层103、背势垒层104、沟道层107、顶势垒层108、栅极110、漏极109和源极111。
47.在一个实施例中，所述接触层101为n型重掺杂gan层，其载流子浓度大于1e18/cm3，所述接触层101的厚度范围为200纳米～500纳米。在一个具体示例中，所述接触层101的载流子浓度为5e18/cm3，所述接触层101的厚度为300纳米。在一个具体示例中，接触层101为衬底的一部分。在另一个具体示例中，接触层101形成于衬底之上。
48.在一个实施例中，如图7所示，所述漂移层102设置于所述接触层101上；所述漂移层102为n型轻掺杂gan层，其载流子浓度为1e15/cm3～1e17/cm3，所述漂移层102的厚度范围为1微米～100微米。在一个具体示例中，所述漂移层102的载流子浓度为1e16/cm3，所述漂移层102的厚度范围为50微米。
49.在一个实施例中，如图7所示，所述电流阻挡层103设置于所述漂移层102上，所述电流阻挡层103中设有电流孔106，所述电流孔106用于限定电流路径。在一个具体示例中，所述电流阻挡层103为p型gan层。
50.在一个实施例中，如图7所示，所述背势垒层104设置于所述电流阻挡层103上；所述背势垒层104对应于所述栅极110的区域设有通孔105，所述通孔105的孔径小于或等于所述栅极110的径向尺寸，且大于或等于所述电流阻挡层103的电流孔106的孔径。
51.在一个实施例中，如图7所示，所述背势垒层104的通孔105在所述栅极110的投影被所述栅极110完全覆盖。在此示例中，由于背势垒层104的通孔105在所述栅极110的投影被所述栅极110完全覆盖，即背势垒层104至少覆盖栅极110以外的二维电子气区域，可以提高栅极110对电流孔106附近的二维电子气沟道的控制能力，避免栅极110以外区域的二维电子气沟道的电子泄漏，进而降低漏电流。
52.在一个实施例中，如图7所示，所述背势垒层104与所述电流阻挡层103直接接触。本示例中背势垒层104与所述电流阻挡层103直接接触，可以有效减小工艺步骤，降低制造成本。
53.在一个实施例中，所述背势垒层104包括algan、ingan、alingan、inaln和aln中的一种或多种，所述背势垒层104的厚度范围为15纳米～30纳米。在一个具体示例中，所述背势垒层104的厚度可以为20纳米。一方面，所述势垒层可以有效阻止电子在二维电子气之外的沟道层中的漂移，减少晶体管的漏电流，并提升晶体管的开关速度，使栅极110可以更有效地控制晶体管的开关，另一方面，在满足上述效果的前提下，控制所述背势垒层104的厚度，可以避免沟道层107厚度的过多的增大，避免晶体管导通电阻的增加。
54.在一个实施例中，如图7所示，所述沟道层107设置于所述电流阻挡层103和所述背势垒层104上并填入所述电流孔106中。
55.在一个实施例中，所述沟道层107包括本征gan层，所述沟道层107的厚度范围为100纳米～200纳米，所述沟道层107在完全覆盖所述背势垒层104的基础上，还具有一定的厚度以利后续可以与顶势垒层108形成二维电子气沟道。在一个具体示例中，所述沟道层107的厚度范围为100纳米。
56.在一个实施例中，如图7所示，所述顶势垒层108设置于所述沟道层上，所述顶势垒层108与所述沟道层107形成二维电子气沟道。所述顶势垒层108包括algan、ingan、alingan、inaln及aln中的一种，所述顶势垒层108的厚度范围为15纳米～30纳米。在一个具体示例中，所述顶势垒层108为algan层，所述顶势垒层108的厚度为20纳米。
57.在一个实施例中，所述栅极110设置于顶势垒层108上且对应设置于所述电流孔106上方；所述漏极109设置于衬底底部或衬底减薄后裸露的所述接触层101底面(即所述衬底可以保留全部或部分厚度，也可以被全部去除以裸露出所述接触层101底面)；所述源极111设置于所述顶势垒层108上，且设置于所述栅极110结构外围；
58.在一个实施例中，所述栅极110包括沟槽栅、p型导电栅、绝缘栅、浮栅、离子注入栅和肖特基栅中的一种。在一个具体示例中，所述栅极110为p型导电栅，其可以耗尽其下方的二维电子气沟道，使晶体管呈常关状态。
59.如图1～图7所示，本实施例还提供一种电流孔径垂直电子晶体管的制备方法，所述电流孔径垂直电子晶体管的基本参数可参阅上述示例，所述制备方法包括步骤：
60.如图1所示，首先进行步骤1)，提供衬底；2)在所述衬底上形成接触层101；3)在所述接触层101上形成漂移层102。
61.在一个实施例中，所述衬底可以为n型掺杂的氮化镓单晶衬底或碳化硅单晶衬底等。
62.在一个实施例中，可以通过金属有机物化学气相沉积工艺(mocvd)或氢化物气相外延(hvpe)在所述衬底的接触层101上形成漂移层102。
63.如图2～图4所示，然后进行步骤4)，在所述漂移层102上依次形成电流阻挡层103和背势垒层104，在所述背势垒层104中形成通孔105并在所述电流阻挡层103中形成电流孔106，所述电流孔106用于限定电流路径，所述通孔105大于或等于所述电流阻挡层103的电流孔106的孔径。
64.例如，可以通过金属有机物化学气相沉积工艺(mocvd)或氢化物气相外延(hvpe)
在所述漂移层102上依次形成电流阻挡层103和背势垒层104。
65.然后，可以通过光刻工艺和刻蚀工艺(如icp刻蚀工艺)刻蚀出所述通孔105和所述电流孔106，具体地，可以通过如下方法形成所述通孔105和所述电流孔106：
66.通过一次光刻工艺和刻蚀工艺同时在所述背势垒层104和所述电流阻挡层103中形成所述通孔105和所述电流孔106，所述通孔105和所述电流孔106的孔径相等。
67.或者通过一次光刻工艺和刻蚀工艺在所述背势垒层104中形成通孔105，然后通过另一次光刻工艺和刻蚀工艺在所述电流阻挡层103中形成电流孔106，所述通孔105的孔径大于所述电流孔106的孔径，如图4所示。
68.如图5所示，然后进行步骤5)，在所述电流阻挡层103和所述背势垒层104上形成沟道层107，且所述沟道层107填入所述电流孔106和所述通孔105中。
69.例如，为获得平整的沟道层107表面，可以在高于1150℃条件下，通过金属有机物化学气相沉积工艺(mocvd)或氢化物气相外延(hvpe)在所述电流阻挡层103和所述背势垒层104上形成沟道层107。
70.如图6所示，然后进行步骤6)，在所述沟道层107上形成顶势垒层108，所述顶势垒层108与所述沟道层107形成二维电子气沟道。
71.例如，可以通过金属有机物化学气相沉积工艺(mocvd)或氢化物气相外延(hvpe)在所述沟道层107上形成顶势垒层108。
72.如图7所示，然后进行步骤7)，在所述顶势垒层108上形成栅极110和源极111，所述栅极110设置于顶势垒层108上且对应设置于所述电流孔106上方，所述通孔105的孔径小于或等于所述栅极110的径向尺寸，所述源极111置于所述栅极110结构外围；最后进行步骤8)，减薄所述衬底，使所述接触层101裸露，并在所述接触层101底面形成漏极109；或减薄所述衬底，并在保留的部分衬底的底面形成漏极109。
73.实施例2
74.如图14所示，本实施例提供一种电流孔径垂直电子晶体管，其基本结构与实施例1相同，其中，与实施例1的不同之处在于：所述背势垒层204嵌入于所述沟道层207a、207b中，所述背势垒层204与所述电流阻挡层203之间由部分厚度的所述沟道层207a间隔，所述背势垒层204的顶面与所述沟道层207b的顶面之间的距离为30纳米～50纳米。
75.如图8～图14所示，本实施例还提供一种电流孔径垂直电子晶体管的制备方法，所述电流孔径垂直电子晶体管的基本参数可参阅上述示例，所述制备方法包括步骤：
76.如图8所示，首先进行步骤1)，提供衬底；2)在所述衬底上形成接触层201；3)在所述接触层201上形成漂移层202。
77.在一个实施例中，所述衬底可以为氮化镓单晶衬底或碳化硅单晶衬底等。
78.在一个实施例中，可以通过金属有机物化学气相沉积工艺(mocvd)或氢化物气相外延(hvpe)在所述衬底的接触层201上形成漂移层202。
79.如图9～图11所示，然后进行步骤4)，在所述漂移层202上形成电流阻挡层203，在所述电流阻挡层203上形成底部沟道层207a，在所述底部沟道层207a上形成背势垒层204，并在所述背势垒层204和所述底部沟道层207a中形成通孔205和在所述电流阻挡层203中形成电流孔206，所述电流孔206用于限定电流路径，所述通孔205大于或等于所述电流阻挡层203的电流孔206的孔径。
80.例如，可以通过金属有机物化学气相沉积工艺(mocvd)或氢化物气相外延(hvpe)在所述漂移层202上依次形成电流阻挡层203、底部沟道层207a和背势垒层204。
81.然后，可以通过光刻工艺和刻蚀工艺(如icp刻蚀工艺)刻蚀出所述通孔205和所述电流孔206，具体地，可以通过如下方法形成所述通孔205和所述电流孔206：
82.通过一次光刻工艺和刻蚀工艺同时在所述背势垒层204、底部沟道层207a和所述电流阻挡层203中形成所述通孔205和所述电流孔206，所述通孔205和所述电流孔206的孔径相等；或者通过一次光刻工艺和刻蚀工艺在所述背势垒层204和所述底部沟道层207a中形成通孔205，然后通过另一次光刻工艺和刻蚀工艺在所述电流阻挡层203中形成电流孔206，所述通孔205的孔径大于所述电流孔206的孔径，如图4所示。
83.如图12所示，然后进行步骤5)，在所述背势垒层204上形成顶部沟道层207b，且所述顶部沟道层207b填入所述通孔205和所述电流孔206中。
84.例如，可以通过金属有机物化学气相沉积工艺(mocvd)或氢化物气相外延(hvpe)在所述电流阻挡层203和所述背势垒层204上形成顶部沟道层207b。
85.如图13所示，然后进行步骤6)，在所述顶部沟道层207b上形成顶势垒层208，所述顶势垒层208与所述顶部沟道层207b形成二维电子气沟道。
86.例如，可以通过金属有机物化学气相沉积工艺(mocvd)或氢化物气相外延(hvpe)在所述顶部沟道层207b上形成顶势垒层208。
87.如图14所示，然后进行步骤7)，在所述顶势垒层208上形成栅极210和源极211，所述栅极210设置于顶势垒层208上且对应设置于所述电流孔206上方，所述通孔205的孔径小于或等于所述栅极210的径向尺寸，所述源极211置于所述栅极210结构外围；最后进行步骤8)，减薄所述衬底，使所述接触层201裸露，并在所述接触层201底面形成漏极209或减薄所述衬底，并在保留的部分衬底的底面形成漏极209。
88.如上所述，本发明的电流孔径垂直电子晶体管及其制备方法，具有以下有益效果：
89.本发明提供了一种具有背势垒层的电流孔径垂直电子晶体管及其制备方法，该电流孔径垂直电子晶体管具有更好的电子限制作用，可以有效阻止电子在二维电子气之外的沟道层中的漂移，减少晶体管的漏电流，并提升晶体管的开关速度，使栅极可以更有效地控制晶体管的开关。
90.所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
91.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

技术特征：
1.一种电流孔径垂直电子晶体管，其特征在于，所述电流孔径垂直电子晶体管包括：衬底；接触层；漂移层，设置于所述接触层上；电流阻挡层，设置于所述漂移层上，所述电流阻挡层中设有电流孔，所述电流孔用于限定电流路径；背势垒层，设置于所述电流阻挡层上；沟道层，设置于所述电流阻挡层和所述背势垒层上并填入所述电流孔中；顶势垒层，设置于所述沟道层上，所述顶势垒层与所述沟道层形成二维电子气沟道；栅极，设置于顶势垒层上且对应设置于所述电流孔上方；漏极，设置于所述衬底底面；源极，设置于所述顶势垒层上，且设置于所述栅极结构外围；所述背势垒层对应于所述栅极的区域设有通孔，所述通孔的孔径小于或等于所述栅极的径向尺寸，且大于或等于所述电流阻挡层的电流孔的孔径。2.根据权利要求1所述的电流孔径垂直电子晶体管，其特征在于：所述背势垒层的通孔在所述栅极的投影被所述栅极完全覆盖。3.根据权利要求1所述的电流孔径垂直电子晶体管，其特征在于：所述背势垒层与所述电流阻挡层直接接触。4.根据权利要求1所述的电流孔径垂直电子晶体管，其特征在于：所述背势垒层嵌入于所述沟道层中，所述背势垒层与所述电流阻挡层之间由部分厚度的所述沟道层间隔，所述背势垒层的顶面与所述沟道层的顶面之间的距离为30纳米～50纳米。5.根据权利要求1所述的电流孔径垂直电子晶体管，其特征在于：所述衬底为n型掺杂gan衬底或碳化硅衬底，所述接触层为n型重掺杂gan层，其载流子浓度大于1e18/cm3，所述接触层的厚度范围为200纳米～500纳米，所述漂移层为n型轻掺杂gan层，其载流子浓度为1e15/cm3～1e17/cm3，所述漂移层的厚度范围为1微米～100微米，所述电流阻挡层为p型gan层。6.根据权利要求1所述的电流孔径垂直电子晶体管，其特征在于：所述背势垒层包括algan、ingan、alingan、inaln和aln中的一种或多种，所述背势垒层的厚度范围为15纳米～30纳米。7.根据权利要求1所述的电流孔径垂直电子晶体管，其特征在于：所述沟道层包括本征gan层，所述沟道层的厚度范围为100纳米～200纳米，所述顶势垒层包括algan、ingan、alingan、inaln及aln中的一种，所述顶势垒层的厚度范围为15纳米～30纳米。8.根据权利要求1所述的电流孔径垂直电子晶体管，其特征在于：所述栅极包括沟槽栅、p型导电栅、绝缘栅、浮栅、离子注入栅和肖特基栅中的一种。9.一种如权利要求1～8任意一项所述的电流孔径垂直电子晶体管的制备方法，其特征在于，包括步骤：提供衬底；在所述衬底上形成接触层；在所述接触层上形成漂移层；
在所述漂移层上依次形成电流阻挡层和背势垒层，在所述背势垒层中形成通孔并在所述电流阻挡层中形成电流孔，所述电流孔用于限定电流路径，所述通孔大于或等于所述电流阻挡层的电流孔的孔径；在所述电流阻挡层和所述背势垒层上形成沟道层，且所述沟道层填入所述电流孔和所述通孔中；在所述沟道层上形成顶势垒层，所述顶势垒层与所述沟道层形成二维电子气沟道；在所述顶势垒层上形成栅极和源极，所述栅极设置于顶势垒层上且对应设置于所述电流孔上方，所述通孔的孔径小于或等于所述栅极的径向尺寸，所述源极置于所述栅极结构外围；减薄所述衬底，并在其底面形成漏极。10.根据权利要求9所述的电流孔径垂直电子晶体管的制备方法，其特征在于：通过一次光刻工艺和刻蚀工艺同时在所述背势垒层和所述电流阻挡层中形成所述通孔和所述电流孔，所述通孔和所述电流孔的孔径相等；或者通过一次光刻工艺和刻蚀工艺在所述背势垒层中形成通孔，然后通过另一次光刻工艺和刻蚀工艺在所述电流阻挡层中形成电流孔，所述通孔的孔径大于所述电流孔的孔径。11.一种如权利要求1～8任意一项所述的电流孔径垂直电子晶体管的制备方法，其特征在于，包括步骤：提供衬底；在所述衬底上形成接触层；在所述接触层上形成漂移层；在所述漂移层上形成电流阻挡层，在所述电流阻挡层上形成底部沟道层，在所述底部沟道层上形成背势垒层，并在所述背势垒层和所述底部沟道层中形成通孔和在所述电流阻挡层中形成电流孔，所述电流孔用于限定电流路径，所述通孔大于或等于所述电流阻挡层的电流孔的孔径；在所述背势垒层上形成顶部沟道层，且所述顶部沟道层填入所述通孔和所述电流孔中；在所述顶部沟道层上形成顶势垒层，所述顶势垒层与所述顶部沟道层形成二维电子气沟道；在所述顶势垒层上形成栅极和源极，所述栅极设置于顶势垒层上且对应设置于所述电流孔上方，所述通孔的孔径小于或等于所述栅极的径向尺寸，所述源极置于所述栅极结构外围；减薄所述衬底，并在其底面形成漏极。12.根据权利要求11所述的电流孔径垂直电子晶体管的制备方法，其特征在于：通过一次光刻工艺和刻蚀工艺同时在所述背势垒层、底部沟道层和所述电流阻挡层中形成所述通孔和所述电流孔，所述通孔和所述电流孔的孔径相等；或者通过一次光刻工艺和刻蚀工艺在所述背势垒层和所述底部沟道层中形成通孔，然后通过另一次光刻工艺和刻蚀工艺在所述电流阻挡层中形成电流孔，所述通孔的孔径大于所述电流孔的孔径。

技术总结
本发明提供一种电流孔径垂直电子晶体管及其制备方法，晶体管包括：衬底；接触层；漂移层；电流阻挡层，电流阻挡层中设有电流孔；背势垒层；沟道层；顶势垒层，顶势垒层与沟道层形成二维电子气沟道；栅极，设置于顶势垒层上且对应设置于电流孔上方；漏极，设置于衬底底面；源极，设置于顶势垒层上；背势垒层对应于栅极的区域设有通孔，通孔的孔径小于或等于栅极的径向尺寸，且大于或等于电流阻挡层的电流孔的孔径。本发明的电流孔径垂直电子晶体管具有更好的电子限制作用，可以有效阻止电子在二维电子气之外的沟道层中的漂移，减少晶体管的漏电流，并提升晶体管的开关速度，使栅极可以更有效地控制晶体管的开关。效地控制晶体管的开关。效地控制晶体管的开关。


技术研发人员：卢敬权 殷淑仪
受保护的技术使用者：东莞市中器集成电路有限公司
技术研发日：2023.03.07
技术公布日：2023/7/11