显示设备的制作方法

1.本公开涉及一种显示设备。


背景技术：

2.lcd(液晶显示)设备和oled(有机发光二极管)显示设备被广泛用作显示设备。这种显示设备包括移位寄存器，用于驱动(选择)扫描线以选择要写入数据信号的像素行。
3.此外，测量显示设备(驱动晶体管，oled)的元件的特性并基于测量结果校正数据信号的oled显示设备也是已知的。这种对数据信号执行外部补偿的oled显示设备包括移位寄存器，该移位寄存器将用于测量的控制信号输出到测量控制线。
4.随着使用显示设备的应用的扩大，出于外观的考虑，对非矩形显示设备的需求已经增加。为了实现非矩形显示设备，需要通过在绝缘基板上执行的薄膜工艺来形成包括这种移位寄存器的驱动器电路。此外，显示设备被用于各种环境中，因此，可靠性是越来越重要的要求。


技术实现要素：

5.显示设备的驱动器电路顺序地选择选择线，诸如扫描线或发光控制线。驱动器电路将选择线连接到在选择周期期间施加低电位或高电位中的任一个的布线，并且连接到在非选择周期期间施加低电位或高电位中的另一个的布线。驱动器电路通过导通/截止薄膜晶体管(tft)将选择线连接到电位供给布线，薄膜晶体管(tft)将选择线连接到施加高电位或低电位的布线。
6.如果tft长时间处于导通状态，这会由于偏置应力而导致特性波动，从而导致驱动性能下降。如果向选择线施加低电位或高电位的tft的驱动性能下降，则这会导致显示设备的显示质量下降。
7.本公开的一个方面是一种显示设备，其包括：多个像素电路行；连接到多个像素电路行的多条选择线；以及包括多个链接的移位寄存器单元的移位寄存器。多个移位寄存器单元向多条选择线输出顺序选择脉冲。多个移位寄存器单元中的每一个将选择脉冲输出到多条选择线当中的对应选择线。每个移位寄存器单元包括并联连接的第一导电类型的多个薄膜晶体管，并且在导通状态期间，其将对应的选择线连接到固定电位布线，以用于对选择脉冲施加非选择电平。在每个帧周期期间，多个薄膜晶体管通过不同相位的时钟信号导通/截止。在每个所述帧周期期间，多个薄膜晶体管中的每一个的导通周期的占空比为12.5％或更小。
8.根据本公开的一个方面，可以减轻将显示设备的选择连接到电源线的tft的特性波动。
9.应当理解，前面的一般描述和以下详细描述都是示例性的和说明性的，并不是对本公开的限制。
附图说明
10.图1示意性地示出了液晶显示设备的配置示例；
11.图2示意性地示出了液晶显示设备的截面结构；
12.图3a和图3b示出了液晶显示设备的像素电路的相应示例；
13.图4示意性地示出了一级移位寄存器的电路配置；
14.图5是示出移位寄存器单元的输入信号、节点n1的电位、节点n2的电位和输出信号out随时间的变化的时序图；
15.图6a示出了可以安装在扫描驱动器中的移位寄存器的一部分；
16.图6b示出了可以安装在扫描驱动器中的移位寄存器的另一部分；
17.图7a示出了具有图6a和6b所示配置的移位寄存器中的信号的时序图；
18.图7b示出了具有图6a和6b所示配置的移位寄存器中的信号的另一时序图；
19.图8示意性地示出了时钟信号的数量与占空比之间的关系；
20.图9示出了栅极信号的占空比与非晶硅n型tft的特性波动之间的关系的测量结果；
21.图10示出了向一条扫描线输出输出信号的两侧的移位寄存器单元的配置示例；
22.图11a示出了可以安装在扫描驱动器中的移位寄存器的一部分；
23.图11b示出了可以安装在扫描驱动器中的移位寄存器的另一部分；
24.图12a示出了可以安装在扫描驱动器中的移位寄存器的一部分；
25.图12b示出了可以安装在扫描驱动器中的移位寄存器的另一部分；
26.图13示出了根据本说明书的一个实施例的移位寄存器单元的配置示例；
27.图14a示出了可以安装在扫描驱动器中的移位寄存器的一部分；以及
28.图14b示出了可以安装在扫描驱动器中的移位寄存器的另一部分。
具体实施方式
29.在下文中，将参考附图描述本公开的实施例。应当注意，实施例仅仅是实施本公开的示例，并不限制本公开的技术范围。附图中共有的元件用相同的附图标记表示。
30.《概述》
31.下面，将描述可以在lcd(液晶显示)设备、oled(有机发光二极管)显示设备等的扫描电路中使用的电路配置。根据本说明书的一个实施例的扫描电路包括移位寄存器，其可以输出lcd或oled显示设备的扫描信号、oled显示设备的发光控制信号等。移位寄存器包括多个连接的移位寄存器单元。
32.移位寄存器顺序地选择选择线，诸如扫描线或发光控制线。移位寄存器被连接到在选择期间施加低电位或高电位中的一个的布线，并且被连接到在非选择期间施加低电位或高电位中的另一个的布线。驱动器电路通过导通/截止tft将选择线连接到电位供给布线，tft将选择线连接到施加高电位或低电位的布线。
33.如果tft长时间处于导通状态，这会由于偏置应力而导致特性波动，从而导致驱动性能下降。如果向选择线施加低电位或高电位的tft的驱动性能下降，这会导致显示设备的显示质量下降。
34.根据本说明书的一个实施例的显示设备的扫描电路包括向选择线输出顺序选择
脉冲的移位寄存器。移位寄存器的每个移位寄存器单元包括并联连接的多个第一导电类型的薄膜晶体管，其将选择脉冲输出到对应的选择线，并将对应的选择线连接到在导通状态期间施加选择脉冲的非选择电平的布线。在每个帧周期期间，多个薄膜晶体管通过不同相位的时钟信号导通/截止。结果，可以降低薄膜晶体管的导通周期的占空比。
35.下面，将参照附图具体描述实施例。在各个附图中，相同的附图标记被分配给共同部件。为了增加描述的清晰度，所描绘对象的尺寸、形状等有时会被夸大。
36.《实施例1》
37.[整体配置]
[0038]
图1示意性地示出了液晶显示设备10的配置示例。本公开的特性也可以应用于其他显示设备，诸如oled显示设备。液晶显示设备10包括液晶显示面板和控制设备。液晶显示面板包括tft(薄膜晶体管)基板100、相对基板200和密封单元150，tft基板100上形成有用于向tft和液晶施加电场的电极，密封单元150将tft基板100结合到相对基板200。液晶材料被密封在tft基板100和相对基板200之间。
[0039]
扫描驱动器131和132以及驱动器ic 134被设置在tft基板100的显示区域125的外部。驱动器ic 134经由fpc(柔性印刷电路)135连接到外部设备。扫描驱动器131和132和驱动器ic 134被包括在控制设备中，并且也被称为驱动器电路。
[0040]
扫描驱动器131和132跨显示区域125彼此相对设置。在图1的示例中，扫描驱动器131和132分别被设置在显示区域125的左侧和右侧。扫描驱动器131和132驱动tft基板100的不同扫描线或同时驱动扫描线。这些步骤中的任何一个都可以被省略。
[0041]
例如，使用各向异性导电膜(acf)来安装驱动器ic 134。驱动器ic 134将电源和定时信号(控制信号)施加到扫描驱动器131和132，并且还将与图像数据相对应的信号施加到数据线。
[0042]
图2示意性地示出了液晶显示设备10的截面结构。图2示出了液晶显示设备10的部分配置，并且从描述中省略了包括背光单元的一些配置。液晶显示面板包括tft基板100和与tft基板100相对的相对基板200。液晶层111被夹在tft基板110和相对基板200之间。液晶显示设备10另外包括背光单元(未示出)。
[0043]
tft基板100包括绝缘基板102。绝缘基板102是由玻璃或树脂制成的绝缘透明基板。绝缘基板102例如是矩形的，并且其一个主表面与相对基板200的一个主面相对。偏振板101被附接到绝缘基板102的与液晶层111相对侧上的主表面。
[0044]
在面向液晶层111的绝缘基板102的主表面上，排列有用于向液晶层111施加电场的驱动电极103(也被称为像素电极)和公共电极104(也被称为相对电极)。每对驱动电极103和公共电极104向一个像素的液晶施加电场。像素处的透射光量根据所施加的电场而改变。用于选择要控制的像素的tft阵列(未示出)形成在绝缘基板102上。
[0045]
图2所示的配置示例是横向电场液晶显示设备。横向电场液晶显示设备的示例包括ips(面内切换)或ffs(边缘场切换)液晶显示设备。在图2中，仅多个像素之一的驱动电极和公共电极分别用附图标记103和104标记。
[0046]
取向膜105被分层堆积以覆盖包括驱动电极103和公共电极104的电极层。取向膜105与液晶层111接触，并且在不施加电场时限定液晶分子的取向状态。
[0047]
在图2的配置示例中，相对基板200是包括滤色器(cf)的cf基板。相对基板200可以
可替选地不包括滤色器。相对基板200是由玻璃或树脂制成的绝缘基板141。例如，绝缘基板141是矩形的。偏振板142被附接到绝缘基板141的与液晶层111相对侧上的主表面。
[0048]
在面向液晶层111的绝缘基板141的主表面上分层堆积有限定像素的栅格图案的黑矩阵124。例如，黑矩阵124是由铬型材料制成的黑色树脂或金属薄膜。在由黑矩阵124包围的每个像素区域中形成红色、绿色或蓝色的滤色器123。
[0049]
在滤色器123上分层堆积绝缘保护层122。保护层122可以被省略。取向膜121被分层堆积在保护层122上。取向膜121与液晶层111接触，并在没有施加电场时限定液晶分子的取向状态。
[0050]
背光单元(未示出)被设置在液晶显示面板的后表面(后侧)上。tft基板100和相对基板200中的任一个是观看图像的用户所在的前侧，并且另一个是后侧。即，背光单元被设置在图2所示的液晶显示面板的tft基板100侧或相对基板200侧上。
[0051]
液晶层111根据每个驱动电极103和公共电极104之间的电场来控制每个像素处从背光单元的光的透射量。驱动器ic 134控制每个像素的驱动电极103与公共电极104的电位。驱动器ic 134根据图像数据控制每个像素的驱动电极103和公共电极104的电位，以控制在像素处透射的光量。
[0052]
[像素电路配置]
[0053]
接下来，将描述液晶显示设备的像素电路的示例。图3a和图3b示出了液晶显示设备的像素电路的相应示例。图3a的像素电路示例包括n型开关tft202、存储电容器cst和公共电极与像素电极之间的液晶lc。公共电位vcom被施加到公共电极。例如，n型开关tft 202可以是非晶硅tft、氧化物半导体tft或低温多晶硅tft。
[0054]
扫描驱动器131和/或132向扫描线206输出选择脉冲，将n型开关薄膜晶体管202切换到导通状态。选择脉冲的选择电平(脉冲电平)是高电平，并且非选择电平(参考电平)是低电平。
[0055]
扫描线206被连接到扫描驱动器131和132中的一个或两个。数据线205经由处于导通状态的n型开关tft 202将数据信号施加到像素电极和存储电容器cst。数据信号从驱动器ic 134被施加到数据线205。
[0056]
图3b的像素电路示例包括p型开关tft 212、存储电容器cst和公共电极与像素电极之间的液晶lc。公共电位vcom被施加到公共电极。例如，p型开关tft 212可以是低温多晶硅tft。
[0057]
扫描驱动器131和/或132向扫描线206输出选择脉冲，将p型开关tft 212切换到导通状态。选择脉冲的选择电平(脉冲电平)是低电平，而非选择电平(参考电平)是高电平。
[0058]
扫描线206被连接到扫描驱动器131和132中的一个或两个，数据线205经由处于导通状态的p型开关tft 212将数据信号施加到像素电极和存储电容器cst。数据信号从驱动器ic 134被施加到数据线205。
[0059]
[扫描驱动器电路]
[0060]
下面，将描述控制包括图3a所示的n型开关tft的像素电路的扫描驱动器的电路配置示例。扫描线沿着图1的x轴方向延伸并在y轴方向上排列。扫描驱动器向在y轴方向上排列的扫描线顺序输出栅极信号(选择信号)。
[0061]
图4示意性地示出了一级移位寄存器310(也被称为触发器或移位寄存器单元)的
电路配置。扫描驱动器131和132各自包括移位寄存器，移位寄存器包括多级链接的多个移位寄存器单元310。扫描驱动器131和132的移位寄存器单元可以具有图4所示的配置。
[0062]
图4所示的移位寄存器单元310的输出信号out是图3a所示的像素电路的n型tft 202的栅极信号。移位寄存器单元向n型tft 202的栅极施加高电位电平输出信号脉冲。结果，n型tft 202导通。在下面描述的电路中，像素电路的n型tft 202和移位寄存器单元的n型tft可以是非晶硅tft。此外，移位寄存器单元的晶体管是导通或截止的开关tft。
[0063]
输入到移位寄存器单元310的信号包括信号in1、in2、dir1、dir2和clk1至clk8。信号dir1和dir2是用于选择移位寄存器的扫描方向(移位方向)的控制信号。clk1至clk8是时钟信号。信号in1是来自一个前级移位寄存器单元的输入信号，并且信号in2是来自另一个前级移位寄存器单元的输入信号。只有一个输入信号根据移位寄存器的扫描方向生成脉冲，并且另一个输入信号保持在vgl。移位寄存器中的第一移位寄存器单元的输入信号是起始信号。
[0064]
此外，恒定的低电源电位vgl被施加到移位寄存器单元310。输入到移位寄存器单元的信号in1、in2、dir1、dir2和clk1至clk8在恒定的高电源电位vgh(高电平)和低电源电位vgl(低电平)之间变化。
[0065]
移位寄存器单元310将来自输出线ot的输出信号out施加到扫描线206。移位寄存器单元310包括13个晶体管t0至t12和两个电容器c1和c2。
[0066]
晶体管t0的源极或漏极中的任一个被提供控制移位寄存器的扫描方向的控制信号dir1，并且另一个被连接到节点n1。晶体管t0的栅极被提供有输入信号in1。晶体管t1的源极或漏极中的任一个被提供控制移位寄存器的扫描方向的控制信号dir2，并且另一个被连接到节点n1。晶体管t1的栅极被提供输入信号in2。
[0067]
晶体管t2的源极或漏极中的任一个被提供低电源电位vgl，并且另一个被连接到节点n1。晶体管t2的栅极被连接到节点n2。晶体管t2的栅极经由电容器c2被提供时钟信号clk1，或者经由晶体管t3被提供低电源电位vgl。晶体管t2是下拉tft，其将节点n1的电位降低到低电源电位vgl。晶体管t2是第三薄膜晶体管的示例。
[0068]
晶体管t3的源极或漏极中的任一个被提供低电源电位vgl，并且另一个被连接到节点n2。晶体管t3的栅极被连接到节点n1。晶体管t3的栅极经由晶体管t0或t1被提供控制信号dir1或dir2，或者经由晶体管t2被提供低电源电位vgl。
[0069]
晶体管t4的源极或漏极中的任一个被提供时钟信号clk1，并且另一个被连接到输出线ot。晶体管t4的栅极被连接到节点n1。晶体管t4的栅极的电位与晶体管t3的栅极的电位相同。晶体管t4是第二薄膜晶体管的示例，其在导通状态期间提供选择脉冲的选择电平(高电平)。
[0070]
晶体管t5至t12是下拉n型tft，其将输出线ot的电位降低到低电源电位vgl。晶体管t5至t12被并联连接在输出线ot和提供低电源电位vgl的电源线之间。具体地，晶体管t5至t12中的每一个的源极和漏极中的任一个被连接到输出线ot，并且另一个被连接到提供低电源电位vgl的布线。
[0071]
晶体管t5的栅极被连接到节点n2。晶体管t5的栅极的电位与晶体管t2的栅极的电位相同。晶体管t6至t12的栅极分别被提供时钟信号clk2至clk8。如后所述，晶体管t6至t12和t5被顺序导通，并且低电源电位vgl被提供给输出线ot。在图4的配置示例中，在输出线上
执行下拉的所有晶体管由不同相位的时钟信号控制。例如，晶体管t5至t12具有相同的沟道宽度和相同的下拉性能。晶体管t5至t12可以具有相同的结构。
[0072]
电容器c1的第一端被连接到节点n1，并且第二端被连接到输出线ot。电容器c2的第一端被连接到节点n2，并且第二端被提供时钟信号clk1。电容器c1是对节点n1的电位施加自举效应的自举电容器。电容器c2可以适当地向节点n2施加时钟信号clk1和低电源电位vgl。
[0073]
图5是示出移位寄存器单元310的输入信号、节点n1的电位、节点n2的电位和输出信号out随时间的变化的时序图。时间tm1是与图像数据的一帧(图像帧)相对应的移位寄存器单元310的控制的开始时间。
[0074]
在图5的示例中，控制信号dir1总是处于高电平(vgh)，并且控制信号dir2总是处于低电平(vgl)。这表示移位寄存器的扫描方向保持在由控制信号dir1指示的方向上。
[0075]
在时间tm1处，输入信号in1从vgl切换到vgh。其他信号处于vgl。由于输入信号in1达到vgh，晶体管t0进入导通状态。控制信号dir1被施加到节点n1。控制信号dir1处于vgh，并且节点n1的电位从vgl上升到v1。节点n1的电位v1本质上是vgh，并且更准确地说是vgh-vt，其中晶体管t0的阈值是vt。
[0076]
由于节点n1的电位上升，晶体管t3进入导通状态。节点n2和低电源电位线经由晶体管t3彼此连接。节点n2的电位处于vgl。此外，由于节点n1的电位上升，晶体管t4进入导通状态。时钟信号clk1处于vgl，并且输出信号out也处于vgl。
[0077]
接下来，在时间tm2处，输入信号in1达到vgl，并且晶体管t0进入截止状态。此外，时钟信号clk1从vgl切换到vgh。晶体管t4处于导通状态，并且输出信号out的电位上升到高电平。输出信号out的电位本质上是vgh，更准确地说是vgh-vt，其中晶体管t0的阈值是vt。
[0078]
此时，节点n1处于浮动状态。因此，由于自举效应，节点n1的电位经由电容器c1从v1上升到v2。电位v2是2vgh-vgl-vt，并且是节点n1的最大电位。由于节点n1的电位上升，晶体管t4保持在导通状态。
[0079]
接下来，在时间tm3处，时钟信号clk1切换到vgl。结果，节点n1的电位达到vgl，并且晶体管t3和t4进入截止状态。节点n2处于浮动状态，并且电位保持在vgl。因此，晶体管t5处于截止状态。
[0080]
此外，时钟信号clk2切换到vgh。结果，晶体管t6进入导通状态。输出线ot和低电源线经由晶体管t6彼此连接，并且输出信号out切换到低电平(vgl)。输入信号in2根据下一级中移位寄存器单元的输出切换到vgh，但是信号dir2处于vgl，并且节点n1的电位不改变。
[0081]
时钟信号clk2至clk8从时间tm3至tm4以所述顺序顺序地生成高电平脉冲(导通脉冲)。结果，晶体管t6至t12顺序地进入导通状态。在图5的示例中，连续导通脉冲的上升和下降同时发生。在紧接着的前一个导通脉冲的下降和随后的导通脉冲的上升之间可能会经过一些时间。可替选地，可以采用一种配置，其中一部分连续的导通脉冲重叠，或者换句话说，紧接着的前一个导通脉冲的下降发生在随后的导通脉冲上升之后。
[0082]
在时间tm4处，时钟信号clk1切换到vgh，并且因此，节点n2的电位经由电容器c2上升到v3。电位v3是vgh-α，其中使用了考虑了晶体管t2和t5的栅极电容以及晶体管t3的漏极电容的系数α。晶体管t2和t5切换到导通状态，并且输出信号out保持在vgl。晶体管t2以类似于晶体管t5的方式导通/截止。
[0083]
在时间tm4之后，按照时钟信号clk1至clk8的顺序重复导通脉冲的生成。结果，晶体管t5至t12循环地且顺序地进入导通状态。在图5所示的示例中，时钟信号clk1至clk8分别周期性地生成导通脉冲。所有时钟信号clk1至clk8是同步的，并且在图5的示例中，其时钟频率和时钟宽度(导通脉冲宽度)是相同的。此外，所有时钟信号clk1至clk8的相位彼此不同。时钟信号clk1至clk8的时钟周期是脉冲宽度的八倍。
[0084]
在图5所示的示例中，连续的时钟信号同时到达vgh或vgl。可以采用一种配置，其中，从时间tm3开始，晶体管t5至t12中的任何一个处于导通状态直到输入信号in1上升，以便在下一帧周期内(直到下一帧周期的时间tm1)写入数据，输出线ot始终连接到低电源线。从最后一个下拉tft从导通状态切换到截止状态到下一帧周期的时间tm1，输出线可以是浮动的。
[0085]
图6a示出了可以安装在扫描驱动器131或132中的移位寄存器的一部分。具体地，图6a示出了最高级移位寄存器单元311和从其开始的较低级移位寄存器单元312(下一级或前一级)。移位寄存器单元311和312可以各自具有参考图4和图5描述的电路配置和操作。在该示例中，移位寄存器由8n个链接移位寄存器单元构成(n是正整数)。
[0086]
每个移位寄存器单元包括多个信号端子。一个信号端子是用于输出信号out的输出信号端子。其他信号端子是用于信号in1、in2、dir1、dir2和clk1至clk8以及参考图4和图5描述的低电源电位vgl的输入信号端子。
[0087]
输入信号端子有从外部输入的信号和低电源电位vgl。具体地，控制信号dir1和dir2被输入到其相应的信号端子。起始信号st1被输入到用于最高级移位寄存器单元311的信号in1的信号端子。上一级(前一级)移位寄存器单元311的输出信号out1被输入到用于下一级移位寄存器单元312的信号in1的信号端子。
[0088]
来自下一级(前一级)移位寄存器单元(未示出)的输出信号out被输入到用于移位寄存器单元312的信号in2的信号端子。下一级(前一级)移位寄存器单元312的输出信号out2被输入到用于移位寄存器单元311的信号in2的信号端子。
[0089]
已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号ca至ch中的任何一个。在移位寄存器单元311中，时钟信号ca至ch被分别输入到用于时钟信号clk1至clk8的信号端子。在移位寄存器单元312中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号cb至ch和ca。
[0090]
图6b示出了可以安装在扫描驱动器131或132中的移位寄存器的另一部分。具体地，图6b示出了最下级移位寄存器单元316和从其开始的上一级移位寄存器315(下一级或前一级)。移位寄存器单元315和316是从最高级起的第8n-1和第8n个移位寄存器单元。移位寄存器单元315和316可以各自具有参考图4和图5描述的电路配置和操作。
[0091]
这里将主要描述与移位寄存器单元311和312的区别。上一级(前一级)移位寄存器单元(未示出)的输出信号out被输入到用于移位寄存器单元315的信号in1的信号端子。上一级(前一级)移位寄存器单元315的输出信号out8n-1被输入到用于移位寄存器单元316的信号in1的信号端子。
[0092]
起始信号st2被输入到用于移位寄存器单元316的信号in2的信号端子。下一级(前一级)移位寄存器单元316的输出信号out8n被输入到用于移位寄存器单元315的信号in2的信号端子
[0093]
在移位寄存器单元315中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号cg、ch和ca至cf。在移位寄存器单元316中，时钟信号ch和ca至cg分别被输入到用于时钟信号clk1至clk8的信号端子。
[0094]
移位寄存器单元被分为八组，并且相同的时钟信号被输入到同一组中的移位寄存器单元的时钟信号端子。输入到时钟信号端子的时钟信号在不同组之间不同。具体地，在从最高级起的第8k-7个移位寄存器单元中，时钟信号ca至ch分别被输入到用于时钟信号clk1至clk8的信号端子。k是1或更大的整数。
[0095]
在第8k-6个移位寄存器单元中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号cb至ch和ca。在第8k-5个移位寄存器单元中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号cc至ch、ca和cb。在第8k-4个移位寄存器单元中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号cd至ch和ca至cc。
[0096]
在第8k-3个移位寄存器单元中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号ce至ch和ca至cd。在第8k-2个移位寄存器单元中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号cf至ch和ca至ce。在第8k-1个移位寄存器单元中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号cg、ch和ca至cf。在第8k个移位寄存器单元中，已经向用于时钟信号clk1至clk8的信号端子输入了时钟信号ch和ca至cg。
[0097]
图7a示出了具有图6a和6b所示配置的移位寄存器中的信号的时序图。在图7a所示的控制中，扫描方向是从最高级移位寄存器单元311到最低级移位寄存器单元316。时间tm10是每个帧周期的开始时间。在每个帧周期中，控制信号dir1处于高电平(vgh)，并且控制信号dir2处于低电平(vgl)。在时间tm10，生成起始信号st1的脉冲。然后，起始信号st1保持在低电平(vgl)直到下一个帧周期。
[0098]
随着起始信号st1的脉冲的结束，生成时钟信号ca的脉冲。起始信号st1的脉冲的结束时间基本上与时钟信号ca的脉冲的开始时间重合。随着起始信号st2的脉冲的结束，时钟信号ca至ch的脉冲被顺序地且重复地生成。关于时钟信号ca至ch，随着前一个脉冲的结束，生成后续脉冲。在图7a的示例中，连续脉冲的结束时间和开始时间基本重合。然而，这些时间不一定要重合。
[0099]
移位寄存器单元从最高级移位寄存器单元311向最低级移位寄存器单元316输出顺序的导通脉冲。在图7a中，在第一移位寄存器单元311的输出信号out1中生成脉冲，并且然后，在下一级移位寄存器单元312的输出信号out2中生成脉冲。然后，后续级移位寄存器单元输出顺序脉冲，并且最后，在最低级移位寄存器单元316的输出信号out8n中生成导通脉冲。
[0100]
图7b示出了具有图6a和6b所示配置的移位寄存器中的信号的另一时序图。在图7b所示的控制中，扫描方向是从最低级移位寄存器单元316到最高级移位寄存器单元311。时间tm10是每个帧周期的开始时间。在每个帧周期中，控制信号dir1处于低电平(vgl)，并且控制信号dir2处于高电平(vgh)。在时间tm10处，生成起始信号st2的脉冲。然后，起始信号st2保持在低电平(vgl)，直到下一个帧周期。
[0101]
随着起始信号st2的脉冲的结束，生成时钟信号ch的脉冲。起始信号st2的脉冲的结束时间基本上与时钟信号ch的脉冲的开始时间重合。随着起始信号st2的脉冲的结束，时钟信号ch至ca的脉冲被顺序地且重复地生成。关于时钟信号ch至ca，随着前一个脉冲的结
束，生成下一个脉冲。在图7b的示例中，连续脉冲的结束时间和开始时间基本重合。然而，这些时间不一定重合。
[0102]
移位寄存器单元从最低级移位寄存器单元316向最高级移位寄存器单元311输出顺序的导通脉冲。在图7b中，在第一移位寄存器单元361的输出信号out8n中生成脉冲，并且然后，在下一级移位寄存器单元315的输出信号out8n-1中生成脉冲。然后，后续级移位寄存器单元输出顺序脉冲，并且最后，在最高级移位寄存器311的输出信号out1中生成导通脉冲。
[0103]
移位寄存器单元中的下拉n型tft由于导通状态期间的正偏置应力而导致id-vg特性的波动(vth波动)。例如，在n型tft中，vth电压向高电压侧波动。结果，下拉tft的驱动性能降低，并且tft不能被精确地控制。这被认为是由于电荷注入到栅极绝缘膜中和半导体膜中的顺序形成。在非晶硅的情况下，特性波动特别高，并且也可能发生在其他半导体中，诸如氧化物半导体和低温多晶硅半导体，以及上拉p型tft。上拉tft是用于将给定节点提升到高电源电位vgh的tft。上拉tft的源极和漏极中的任一个被连接到给定节点，并且另一个被连接到高电源电位的电源线。
[0104]
如上所述，根据本说明书的一个实施例，多个下拉晶体管(tft)t5至t12被并联连接到移位寄存器单元的输出线ot，并且被不同的时钟信号clk1至clk8控制为导通/截止。并联连接的下拉tft被循环地且顺序地导通/截止。
[0105]
结果，以低占空比驱动每个下拉tft。结果，导通状态周期的比例减小，并且因此，可以减轻下拉tft的特性波动。此外，截止状态周期的比例增加，并且因此，促进了与导通状态的特性波动相反的特性波动。结果，有效地减轻了下拉tft的驱动性能的下降。此外，如参考图4和图5所述，晶体管t2是节点n1的下拉tft，并且其导通状态的比例与晶体管t5类似地小。因此，可以有效地减轻晶体管t2的驱动能力的下降。
[0106]
连接到输出线的下拉晶体管的占空比取决于控制晶体管的时钟信号的数量。下拉晶体管的占空比与时钟信号的高电平的占空比相匹配。图8示意性地示出了时钟信号的数量与占空比之间的关系。在时钟信号的数量为2、4、8、10、16和20的情况下，其占空比分别为50％、25％、12.5％、10％、6.25％和5％或更小。
[0107]
图9示出了栅极信号的占空比与非晶硅n型tft的特性波动之间的关系的测量结果。通过向非晶硅n型tft的栅极连续施加不同占空比的栅极信号500小时来进行测量。如图9的测量结果所示，从100％到25％的占空比，特性波动量没有实质性变化。随着占空比从25％减小到12.5％，特性波动量大大减小。因此，栅极信号的占空比对于有效地减轻下拉tft的特性波动是重要的，并且可以通过将占空比设置为12.5％或更小来大大降低特性波动。
[0108]
如上所述，tft的特性波动对于非晶硅最为突出。因此，通过将占空比设置为12.5％或更小，可以有效地减轻由氧化物半导体或低温多晶硅制成的下拉tft或上拉tft的特性波动。
[0109]
在参考图4和图5描述的配置示例中，八个下拉晶体管t5至t12由分别彼此不同的时钟信号clk1至clk8控制。通过对晶体管t5至t12施加非重叠(分离)的导通周期，可以将每个下拉晶体管的占空比降低到12.5％或更小。
[0110]
连接到输出线的下拉晶体管的数量由设计决定，并且可以大于或小于八个。通过
调整控制下拉晶体管的时钟信号，可以将每个下拉晶体管的占空比降低到12.5％或更小。一个时钟信号可以同时控制多个下拉晶体管。
[0111]
《实施例2》
[0112]
接下来，将描述由设置在显示区域125两侧的移位寄存器单元驱动每个扫描线206的配置示例。通过将液晶显示设备的左帧宽度和右帧宽度设置得更接近，可以提高液晶显示设备的显示特性。通过在显示区域125的两侧设置移位寄存器单元，可以在降低帧区域的尺寸的同时提高显示特性。
[0113]
图10示出了将输出信号输出到一条扫描线206的两侧上的移位寄存器单元320a和320b的配置示例。移位寄存器单元320a和320b同时将相同宽度的选择脉冲输出到扫描线206。这里将主要描述与图4所示的配置示例的不同之处。被分配与图4相同的附图标记的元件与图4中的元件相同。输入到移位寄存器单元320a的信号包括信号in1、in2、dir1、dir2、clk1、clk2、clk4、clk6和clk8。与图4的配置示例不同，省略了时钟信号clk3、clk5和clk7。
[0114]
移位寄存器单元320a包括晶体管t0a至t6a、t8a、t10a和t12以及两个电容器c1a和c2a。这些分别对应于图4的移位寄存器单元310的晶体管t0至t6、t8、t10和t12以及电容器c1和c2，并且具有与其类似的配置和类似的操作。节点n1a对应于节点n1，并且其电位变化是相同的。节点n2a对应于节点n2，并且其电位变化是相同的。
[0115]
移位寄存器单元320b包括晶体管t0b至t5b、t7b、t9b和t11b以及两个电容器c1b和c2b。这些分别对应于图4的移位寄存器单元310的晶体管t0至t5、t7、t9和t11以及电容器c1和c2，并且具有与其类似的配置和类似的操作。晶体管t7b、t9b和t11b是第四薄膜晶体管的示例。可替选地，晶体管t6a、t8a、t10a和t12a是第四薄膜晶体管的示例。节点n1b对应于节点n1，并且其电位变化是相同的。节点n2b对应于节点n2，并且其电位变化是相同的。
[0116]
图11a示出了可以安装在扫描驱动器131中的移位寄存器的一部分。具体地，图11a示出了最高级移位寄存器单元331a和从其开始的较低级移位寄存器332a(下一级或前一级)。移位寄存器单元331a和332a可以各自具有参考图10描述的移位寄存器单元320a的电路配置。在该示例中，移位寄存器由8n个链接的移位寄存器单元构成(n是正整数)。
[0117]
这里将主要描述与图6a所示的配置示例的不同之处。每个移位寄存器单元包括多个信号端子。一个信号端子是用于输出信号out的输出信号端子。其他信号端子是用于信号in1、in2、dir1、dir2、clk1、clk2、clk4、clk6和clk8以及低电源电位vgl的输入信号端子。与图6a的移位寄存器单元311和312相比，用于时钟信号clk3、clk5和clk7的输入端子被省略。
[0118]
起始信号st1被输入到用于最高级移位寄存器单元331a的信号in1的信号端子。上一级(前一级)移位寄存器单元331a的输出信号out1被输入到用于下一级移位寄存器单元322a的信号in1的信号端子。
[0119]
来自下一级(前一级)移位寄存器单元(未示出)的输出信号out被输入到用于移位寄存器单元332a的信号in2的信号端子。下一级(前一级)移位寄存器单元332a的输出信号out2被输入到用于移位寄存器单元331a的信号in2的信号端子。
[0120]
在移位寄存器单元331a中，已经向用于时钟信号clk1、clk2、clk4、clk6和clk8的信号端子输入了时钟信号ca、cb、cd、cf和ch。在移位寄存器单元332a中，已经向用于时钟信号clk1、clk2、clk4、clk6和clk8的信号端子输入了时钟信号cb、cc、ce、cg和ca。
[0121]
图11b示出了可以安装在扫描驱动器131中的移位寄存器的另一部分。具体地，图
11b示出了最下级移位寄存器单元336a和从其开始的上一级移位寄存器单元335a(下一级或前一级)。移位寄存器单元335a和336a是从最高级起的第8n-1和第8n个移位寄存器单元。移位寄存器单元335a和336a可以各自具有参考图10描述的移位寄存器单元320a的电路配置。
[0122]
这里将主要描述与移位寄存器单元331a和332a的不同之处。上一级(前一级)移位寄存器单元(未示出)的输出信号out被输入到用于移位寄存器单元335a的信号in1的信号端子。上一级(前一级)移位寄存器单元335a的输出信号out8n-1被输入到用于移位寄存器单元336a的信号in1的信号端子。
[0123]
起始信号st2被输入到用于移位寄存器单元336a的信号in2的信号端子。下一级(前一级)移位寄存器单元336a的输出信号out8n被输入到用于移位寄存器单元335a的信号in2的信号端子。
[0124]
在移位寄存器单元335a中，已经向用于时钟信号clk1、clk2、clk4、clk6和clk8的信号端子输入了时钟信号cg、ch、cb、cd和cf。在移位寄存器单元336a中，已经向用于时钟信号clk1、clk2、clk4、clk6和clk8的信号端子输入了时钟信号ch、ca、cc、ce和cg。
[0125]
已经向图11a和11b所示的移位寄存器的每一级的移位寄存器单元的每个时钟信号端子输入了与图6a和6b所示的配置示例中的对应级移位寄存器单元的对应时钟信号端子相同的时钟信号。
[0126]
图12a示出了可以安装在扫描驱动器132中的移位寄存器的一部分。具体地，图12a示出了最高级移位寄存器单元331b和从其开始的较低级移位寄存器332b(下一级或前一级)。移位寄存器单元331b和332b可以各自具有参考图10描述的移位寄存器单元320b的电路配置。在该示例中，移位寄存器由8n个链接的移位寄存器单元构成(n是正整数)。
[0127]
这里将主要描述与图6a所示的配置示例的不同之处。每个移位寄存器单元包括多个信号端子。一个信号端子是用于输出信号out的输出信号端子。其他信号端子是用于信号in1、in2、dir1、dir2、clk1、clk3、clk5和clk7以及低电源电位vgl的输入信号端子。与图6a的移位寄存器单元311和312相比，用于时钟信号clk2、clk4、clk6和clk8的输入端子被省略。
[0128]
起始信号st1被输入到用于最高级移位寄存器单元331b的信号in1的信号端子。上一级(前一级)移位寄存器单元331b的输出信号out1被输入到下一级移位寄存器单元322b的信号in1的信号端子。
[0129]
来自下一级(前一级)移位寄存器单元(未示出)的输出信号out被输入到用于移位寄存器单元332b的信号in2的信号端子。下一级(前一级)移位寄存器单元332b的输出信号out2被输入到移位寄存器单元331b的信号in2的信号端子。
[0130]
在移位寄存器单元331b中，已经向用于时钟信号clk1、clk3、clk5和clk7的信号端子输入了时钟信号ca、cc、ce和cg。在移位寄存器单元332b中，已经向用于时钟信号clk1、clk3、clk5和clk7的信号端子输入了时钟信号cb、cd、cf和ch。
[0131]
图12b示出了可以安装在扫描驱动器132中的移位寄存器的另一部分。具体地，图12b示出了最低级移位寄存器单元336b和从其开始的上一级移位寄存器335b(下一级或前一级)。移位寄存器单元335b和336b是从最高级起的第8n-1和第8n个移位寄存器单元。移位寄存器单元335b和336b可以各自具有参考图10描述的移位寄存器单元320b的电路配置。
[0132]
这里将主要描述与移位寄存器单元331b和332b的不同之处。上一级(前一级)移位寄存器单元(未示出)的输出信号out被输入到用于移位寄存器单元335b的信号in1的信号端子。上一级(前一级)移位寄存器单元335b的输出信号out8n-1被输入到用于移位寄存器单元336b的信号in1的信号端子。
[0133]
起始信号st2被输入到用于移位寄存器单元336b的信号in2的信号端子。下一级(前一级)移位寄存器单元336b的输出信号out8n被输入到用于移位寄存器单元335b的信号in2的信号端子。
[0134]
在移位寄存器单元335b中，已经向用于时钟信号clk1、clk3、clk5和clk7的信号端子输入了时钟信号cg、ca、cc和ce。在移位寄存器单元336b中，已经向用于时钟信号clk1、clk3、clk5和clk7的信号端子输入时钟信号ch、cb、cd和cf。
[0135]
已经向图12a和12b所示的移位寄存器的每一级的移位寄存器单元的每个时钟信号端子输入了与图6a和6b所示的配置示例中的对应级移位寄存器单元的对应时钟信号端子相同的时钟信号。参考图10至12b描述的两个移位寄存器的输入信号和输出信号随时间的变化以及移位寄存器的操作与参考图7a和7b描述的一样。
[0136]
在上述示例中，由每条扫描线206两侧上的移位寄存器单元分别输出的选择脉冲的上升和下降同时发生。移位寄存器单元320a的扫描线206的下拉tft的数量是5，并且移位寄存器单元320b的下拉tft的数量是4。因此，由于扫描线两侧的移位寄存器单元的下拉tft的数量差为一或更少，所以可以有效地降低帧区域的尺寸。
[0137]
晶体管t5a和t5b同时导通/截止。扫描线206的其他下拉tft在左移位寄存器单元320a和右移位寄存器单元320b之间交替地导通。即，晶体管6a、7b、8a、9b、10a、11b和12a按所述顺序导通。因此，通过在两侧的移位寄存器单元当中交替选择要导通的晶体管，可以降低使用两个移位寄存器单元来控制扫描线的电位的配置对显示质量的影响。
[0138]
《实施例3》
[0139]
在下面描述的本说明书的实施例中，移位寄存器单元的输出线(扫描线)的下拉tft间歇地导通。在输出线通过下拉tft连接到低电源线之后，下拉tft截止，并且输出线处于浮动状态，直到下一个下拉tft导通。处于浮动状态的输出线的电位保持在vgl。通过在一个或多个下拉tft导通的下拉周期之间插入所有下拉tft截止的浮动周期，可以降低下拉tft的数量。
[0140]
图13示出了根据本说明书的一个实施例的移位寄存器单元350的配置示例。与图4所示的移位寄存器单元310相比，晶体管t7、t9和t11被省略。其他构成元件与移位寄存器单元310的构成元件相同。此外，在要被输入到移位寄存器单元310的输入信号当中，省略了分别控制晶体管t7、t9和t11的时钟信号clk3、clk5和clk7。其他信号与要被输入到移位寄存器单元310的输入信号相同。
[0141]
时钟信号clk3、clk5和clk7被省略，并且因此，输出线在每个时钟信号被下拉。在每个时钟信号clk2、clk4、clk6和clk8的导通脉冲之间存在浮动周期。
[0142]
图14a示出了可以安装在扫描驱动器131或132中的移位寄存器的一部分。具体地，图14a示出了最高级移位寄存器单元351和较低级移位寄存器352(下一级或前一级)。移位寄存器单元351和352可以各自具有参考图13描述的电路配置和操作。在该示例中，移位寄存器由8n个链接的移位寄存器单元构成(n是正整数)。
[0143]
与图6a的配置示例相比，从移位寄存器单元351和352中省略了用于时钟信号clk3、clk5和clk7的输入端子。其他部分与图6a所示的配置示例相同。
[0144]
图14b示出了可以安装在扫描驱动器131或132中的移位寄存器的另一部分。具体地，图14b示出了最低级移位寄存器单元356和从其开始的上一级移位寄存器单元355(下一级或前一级)。移位寄存器单元355和356是从最高级起的第8n-1和第8n个移位寄存器单元。移位寄存器单元355和356可以各自具有参考图13描述的电路配置和操作。
[0145]
上一级(前一级)移位寄存器单元(未示出)的输出信号out被输入到用于移位寄存器单元355的信号in1的信号端子。上一级(前一级)移位寄存器单元355的输出信号out8n-1被输入到用于移位寄存器单元356的信号in1的信号端子。
[0146]
起始信号st2被输入到用于移位寄存器单元316的信号in2的信号端子，下一级(前一级)移位寄存器单元356的输出信号out8n被输入到用于移位寄存器单元355的信号in2的信号端子。
[0147]
在移位寄存器单元355中，已经向用于时钟信号clk1、clk2、clk4、clk6和clk8的信号端子输入了时钟信号cg、ch、cb、cd和cf。在移位寄存器单元356中，已经向用于时钟信号clk1、clk2、clk4、clk6和clk8的信号端子输入了时钟信号ch、ca、cc、ce和cg。
[0148]
移位寄存器的输入信号和输出信号随时间的变化如参考图7a和7b所述。除了时钟信号未被输入到移位寄存器单元之外，本实施例的移位寄存器具有与参考图4和图7b描述的配置类似的配置。
[0149]
在上面的示例中，浮动周期具有与下拉tft的每个导通周期相同的长度。可替选地，浮动周期可以长于导通周期。例如，图13所示的配置示例还可以省略晶体管t8和t12。
[0150]
如上所述，已经描述了本公开的实施例；然而，本公开不限于前述实施例。本领域技术人员可以在本公开的范围内容易地修改、添加或转换前述实施例中的每个元件。一个实施例的配置的一部分可以被另一个实施方式的配置代替，或者一个实施例的配置可以被并入到另一个实施例的配置中。

技术特征：
1.一种显示设备，包括：多个像素电路行；多条选择线，连接到所述多个像素电路行；以及移位寄存器，包括多个链接的移位寄存器单元，其中，所述多个移位寄存器单元向所述多条选择线输出顺序选择脉冲，其中，所述多个移位寄存器单元中的每个移位寄存器单元将所述选择脉冲输出到所述多条选择线当中的对应的选择线，其中，所述移位寄存器单元中的每个移位寄存器单元包括在导通状态期间将所述对应的选择线连接到用于施加所述选择脉冲的非选择电平的固定电位布线、并联连接的第一导电类型的多个薄膜晶体管，其中，在每个帧周期期间，所述多个薄膜晶体管通过不同相位的时钟信号导通/截止，以及其中，在每个所述帧周期期间，所述多个薄膜晶体管中的每个薄膜晶体管的所述导通周期的占空比为12.5％或更小。2.根据权利要求1所述的显示设备，其中，所述多个薄膜晶体管中的每个薄膜晶体管都是n型非晶硅薄膜晶体管，以及其中，所述非选择电平是低电平。3.根据权利要求1所述的显示设备，其中，每个移位寄存器单元还包括：所述第一导电类型的第二薄膜晶体管，其在导通状态下将所述选择脉冲的选择电平施加到所述对应的选择线；以及所述第一导电类型的第三薄膜晶体管，其在导通状态下将所述固定电位布线连接到所述第二薄膜晶体管的栅极，以及其中，所述第三薄膜晶体管由与所述多个薄膜晶体管之一相同的时钟信号控制。4.根据权利要求1所述的显示设备，其中，所述移位寄存器是第一移位寄存器，其中，所述显示设备还包括第二移位寄存器，所述第二移位寄存器跨越所述多条选择线与所述第一移位寄存器相对设置，其中，所述第二移位寄存器包括与所述第一移位寄存器一起将所述选择脉冲顺序输出到所述多条选择线的多个链接的第二移位移位寄存器单元，其中，所述多个第二移位寄存器单元中的每个第二移位寄存器单元包括在所述导通状态期间将所述对应的选择线连接到施加所述选择脉冲的非选择电平的所述固定电位布线、并联连接的所述第一导电类型的多个第四薄膜晶体管，其中，在每个所述帧周期期间，所述多个第四薄膜晶体管通过彼此不同相位的时钟信号导通/截止，其中，所述第一移位寄存器的所述时钟信号具有与控制所述多个第四薄膜晶体管的所述时钟信号不同的相位，以及其中，在每个所述帧周期期间，所述多个第四薄膜晶体管中的每个第四薄膜晶体管的导通周期的所述占空比为12.5％或更小。
5.根据权利要求4所述的显示设备，其中，将所述第一移位寄存器的每条选择线连接到施加所述非选择电平的所述布线的所述薄膜晶体管的数量与在所述第二移位寄存器中将每条所述选择线连接到施加所述非选择电平的所述固定电位布线的所述薄膜晶体管的数量之间的差为1或更小。6.根据权利要求5所述的显示设备，其中，从所述第一移位寄存器的所述多个薄膜晶体管当中选择的薄膜晶体管和从所述多个第四薄膜晶体管当中选择的第四薄膜晶体被交替地导通。7.根据权利要求1所述的显示设备，其中，在每个所述帧周期期间，所述多个薄膜晶体管被循环地且顺序地导通/截止，其中，在所述多个薄膜晶体管的连续导通周期之间存在浮动周期，在所述浮动周期期间，所有所述多个薄膜晶体管截止，以及其中，在所述浮动周期期间的所述对应的选择线处于浮动状态。8.根据权利要求7所述的显示设备，其中，所述连续导通周期的长度小于或等于所述浮动周期的长度。9.根据权利要求1所述的显示设备，其中，在每个所述帧周期期间，所述多个薄膜晶体管被循环地且顺序地导通/截止，以及其中，所述多个薄膜晶体管的连续导通周期的结束和开始基本匹配。10.根据权利要求1所述的显示设备，其中，将每个所述选择线连接到所述固定电位布线的所有所述薄膜晶体管由不同相位的时钟信号来控制。

技术总结
公开了一种显示设备。所述显示设备包括多个像素电路行、连接到像素电路行的多条选择线、以及包括链接的移位寄存器单元的移位寄存器。移位寄存器单元向多条选择线输出顺序选择脉冲。每个移位寄存器单元将选择脉冲输出到多条选择线当中对应的选择线。每个移位寄存器单元包括在导通状态期间将对应的选择线连接到用于施加选择脉冲的非选择电平的固定电位布线、并联连接的第一导电类型的薄膜晶体管。在每个帧周期期间，多个薄膜晶体管通过不同相位的时钟信号导通/截止。在每个所述帧周期期间，每个薄膜晶体管的导通周期的占空比为12.5％或更小。或更小。或更小。


技术研发人员：音濑智彦
受保护的技术使用者：上海天马微电子有限公司
技术研发日：2022.12.01
技术公布日：2023/7/11