半导体器件及形成方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体器件及形成方法。


背景技术：

2.目前，以硅为代表的传统半导体材料正在面临严峻挑战。通过原理创新、结构改善已经很难再大幅度提升硅基半导体器件的总体性能。作为有望取代硅基半导体材料的新一代半导材料，近年来二维半导体的研究进展迅猛。
3.二维半导体是指具有原子级别厚度且电子被限制在二维平面内运动的材料。体系维度降低所带来的量子限制效应和弱屏蔽效应赋予二维半导体许多新奇的物理和化学性质，使其在诸多领域具有重要应用前景。尤其是在高性能微电子器件方面，二维半导体具有天然优势，可显著提升器件集成度而且降低功耗，因此被认为是硅材料潜在“接班人”来续写摩尔定律。
4.然而，现有的二维材料晶体管通常采用平面结构，沟道有效带宽较小，载流子数量有限，从而导致栅极的控制能力及沟道电流密度受限，极大地影响了采用二维半导体材料(亦称二维材料)的器件的性能。


技术实现要素：

5.本发明的目的在于提供一种半导体器件及形成方法，提高采用二维半导体材料的半导体器件的沟道电流密度。
6.本发明的另一目的在于提高采用二维半导体材料的半导体器件的栅极控制能力。
7.为解决上述技术问题，本发明提供一种半导体器件，包括：衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的介质层及二维材料层，所述介质层及所述二维材料层均垂直于所述衬底的表面，所述堆叠结构中最外层及最内层均为介质层；包围所述堆叠结构的栅极结构，并以所述栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以所述栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。
8.可选的，所述衬底与所述堆叠结构之间还设有隔离层。
9.可选的，所述介质层还覆盖所述衬底的表面。
10.可选的，所述半导体器件包括至少两个堆叠结构，至少两个所述堆叠结构共用一个所述栅极结构，至少两个所述堆叠结构均沿第一方向延伸，所述栅极结构沿第二方向延伸，所述第一方向与所述第二方向正交。
11.可选的，所述堆叠结构中的介质层为高介电常数介质层。
12.可选的，所述二维材料层的材质包括二硫化钼、二硫化铪、二硫化锆、二硫化钨、硫化锡、或二硒化钨中的任意一种或两种以上的组合。
13.可选的，所述栅极结构包括覆盖所述堆叠结构的外壁的栅极介质层以及位于所述栅极介质层上的栅极导电层。
14.基于本发明的另一方面，本发明还提供了一种半导体器件形成方法，包括：提供一
衬底，所述衬底上形成有沿第一方向延伸的芯轴，所述芯轴具有侧表面及顶表面；形成堆叠层，所述堆叠层覆盖所述芯轴的侧表面，所述堆叠结构包括交替堆叠的介质层及二维材料层，所述介质层及所述二维材料层均垂直于所述衬底的表面，所述堆叠结构中最外层及最内层均为介质层；去除所述芯轴，形成栅极结构，所述栅极结构包围所述堆叠结构且沿所述第二方向延伸，所述第一方向与所述第二方向正交，并以所述栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以所述栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。
15.可选的，形成所述栅极结构的步骤包括：形成虚拟栅极，所述虚拟栅极沿所述第二方向延伸且覆盖所述堆叠结构及所述芯轴；形成层间介质层，所述层间介质层填充所述虚拟栅极之间；去除所述虚拟栅极以及所述虚拟栅极之下的芯轴，以形成沟槽；于所述沟槽内形成所述栅极结构，所述栅极结构包围所述堆叠结构。
16.可选的，所述芯轴的材质与所述虚拟栅极的材质相同。
17.综上所述，本发明提供的一种半导体器件及形成方法具有如下有益效果：利用垂直于衬底设置且被栅极结构包围的堆叠结构中的二维材料层作为半导体器件的导电沟道，导电沟道的宽度为堆叠结构在衬底表面的高度，在有限的底面积下，可通过延伸堆叠结构的高度提升沟道的宽度，由此提高导电沟道的电流密度，还可利用多层二维材料层与介质层相堆叠以提高导电沟道的有效厚度，进而继续提升沟道电流的密度，而且，还可利用栅极结构三面环绕导电沟道，可相应提高栅极对导电沟道的控制能力。
附图说明
18.本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
19.图1a及图1b是本技术实施例提供的一种半导体器件的俯视示意图及对应的剖视示意图；
20.图2a及图2b是本技术实施例提供的另一种半导体器件的俯视示意图及对应的剖视示意图；
21.图3至6b为本实施提供的一种半导体器件的形成方法的相应步骤对应的结构示意图；
22.7a至7c是本技术实施例提供的另一种半导体器件的形成方法的相应步骤的结构示意图；
23.图8是本技术实施例提供的半导体器件的形成方法的流程图。
24.附图中：
25.10-衬底；11-第一隔离层；12-芯轴；13-第二隔离层；
26.20-堆叠结构；21-介质层；22-二维材料层；
27.31-虚拟栅极；32-第一层间介质层；33-沟槽；
28.41-栅极结构；42-第二层间介质层；
29.43-局部互连层；431-源漏互连层；432-栅极互连层；
30.d1-第一方向；d2-第二方向。
具体实施方式
31.为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
32.如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
33.图1a及1b是本技术实施例提供的一种半导体器件的示意图。
34.如图1a及1b所示，本实施例提供的半导体器件，包括：衬底10、堆叠结构20以及栅极结构41。堆叠结构20位于衬底10上，堆叠结构20包括交替堆叠的介质层21及二维材料层22，介质层21及二维材料层22均垂直于衬底的表面，堆叠结构20中最外层及最内层均为介质层21。栅极结构41位于衬底10上，并包围堆叠结构20，其中，以栅极结构41包围的堆叠结构20中的二维材料层22为半导体器件的导电沟道，以栅极结构41两侧的堆叠结构中的二维材料层22为半导体器件的源漏结构。
35.为便于示例说明，图1a的俯视图仅示出半导体器件的部分结构，未示出例如层间介质层及局部互连层(例如源漏结构连接层、栅极结构连接层)等结构。在本实施例中，在衬底10的表面覆盖有第一隔离层11，用于电性隔离衬底10与衬底10上的其他结构。
36.其中，衬底10可以是本领域技术人员所熟知的任意合适的基底材料，例如可以是以下所提到的材料中的至少一种：硅、蓝宝石(al2o3)、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、氮化镓、砷化镓、磷化铟、氮化铝、碳化硅、石英或金刚石、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。本实施例中衬底10的材料以硅为例加以说明。
37.特别的，在本实施例中，衬底10仅为半导体器件提供工艺平台，故衬底10的晶体取向不限，例如可以是(111)晶面指数的硅衬底10，也可以是(100)晶面指数的硅衬底10，还可以是其他非晶体结构的衬底。
38.第一隔离层11为任意合适的绝缘介质层，可以是氧化硅、氧氮化硅或氮化硅等。在本实施例中第一隔离层11的材质为氮化硅。
39.芯轴12作为形成导电沟道及源漏结构过程中(层叠结构20)的承载体，可其材质可为任意合适的芯轴材料，例如晶体硅、不定形硅或其他绝缘材料。在本实施中，芯轴12的材料例如为不定形硅。
40.芯轴12为凸出于衬底10的立体形状，其沿第一方向d1(延伸方向)延伸，多个芯轴12在衬底10上沿第二方向d2间隔排列，第一方向d1与第二方向d2正交。芯轴12例如为长方体形，并可通过自对准多重图形技术形成。
41.堆叠结构20用于形成半导体器件的导电沟道及源漏结构(源极和漏极)，堆叠结构20沿第一方向d1覆盖芯轴12的两个侧壁，且堆叠结构20垂直于衬底10的表面。当然，实际中
可能受限于芯轴12的侧壁与衬底10的垂直度，堆叠结构20与衬底10的角度范围在87
°
～93
°
也是可以接受的。
42.堆叠结构20由至少两层介质层21和至少一层二维材料层22交替层叠而成，堆叠结构20的最外层及最内侧均为介质层21，在本实施例中，堆叠层20包括三层介质层21及依次层叠于三层介质层21之间的两层二维材料层22。介质层21优选为高介电常数介质层，例如为氧化铪，二维材料层22可例如二硫化钼、二硫化铪、二硫化锆、二硫化钨、硫化锡、或二硒化钨中的任意一种或两种以上的组合，并且还可根据需要对二维材料层22进行掺杂处理以提高相应的性能。
43.需要特别说明的是，堆叠结构20中二维材料层22可仅为一层，此时，对应的介质层21仅为两层。二维材料层22可以包括一次或多次(多层)形成的二维材料。当然，若二维材料多次堆叠于两层介质层21之间而导致厚度相对较厚时，厚度较厚的二维材料层22的性能相比于多层介质层21及二维材料层22堆叠的的性能有所降低，但其工艺步骤相对更简单，在实际应用中，堆叠结构20中介质层21及二维材料层22的层数和厚度有具体的半导体器件的需求而定。
44.请继续参照图1a及1b，栅极结构41位于衬底10(第一隔离层11)上沿第二方向d2延伸(沿第一方向d1间隔排列)，包围堆叠结构20并覆盖衬底10的表面。具体的，栅极结构41包括栅极介质层以及栅极导电层。，栅极介质层沿堆叠结构20的外壁包覆沿堆叠结构20，栅极介质层的材质可为高电介常数介质层，例如氧化铪；栅极导电层位于栅极介质层上，并填充由栅极介质层围成的间隙，栅极导电层可包括位于栅极介质层上的功函数层及位于功函数层上的金属层，功函数层可例如为氮化钛或氮化钽等，金属层可以为钨、钴、镍、铂等任意合适的金属。
45.需要特别说明的，由于堆叠结构20被栅极结构41从堆叠结构20的三面(两侧面及顶面)进行包围，相较于平面栅结构可相应提高栅极结构41对导电沟道的电流控制能力。
46.导电沟道的两端，即栅极结构41两侧的堆叠结构20中的二维材料层22，作为半导体器件的源漏结构(源极和漏极)。当然，在实际的半导体器件中还包括侧墙结构、层间介质层以及局部互连层等其他结构。其中，侧墙结构包覆栅极结构41的侧面，层间介质层填充于上述结构之间，局部互连层包括源漏连接层及栅极连接层，源漏连接层用于连接源漏结构并向上引出源漏结构，栅极连接层用于连接栅极结构并向上引出栅极结构。
47.从上述堆叠结构20及栅极结构41的位置关系不难看出，栅极结构41包围的堆叠层20中的二维材料层22均可作为半导体器件的导电沟道，导电沟道的宽度为堆叠结构20的高度(芯轴12凸出衬底10表面的高度)，在芯轴12的底面积有限(一定)的情况下，可通过延伸芯轴12的高度进而提升导电沟道的宽度，以此提高半导体器件的沟道电流的密度。
48.进一步的，还可利用多层二维材料层22与介质层21的堆叠以提高导电沟道的有效厚度(层数)，从而继续提升沟道电流的密度。
49.更进一步的，本实施例中的半导体器件还可包括至少两个沿第二方向间隔排列的堆叠结构20，相邻的至少两个堆叠结构20利用同一个栅极结构41进行并联控制，有利于半导体器件的沟道电流的继续提升。
50.图2a至图2b为本技术实施例提供的另一种半导体器件的示意图。该半导体器件与前述半导体器件的区别仅在于衬底10与衬底10上的结构的隔离的方式不同。
51.请参照图2a及图2b，芯轴12设置于衬底10上，在芯轴12的外壁(顶表面、侧表面)及衬底10暴露于芯轴12外的表面上覆盖有第二隔离层13，并利用第二隔离层13以隔离衬底10与衬底10上的结构。作为一种优选方案，第二隔离层13可为介质层21。
52.图8是本技术实施例提供的半导体器件的形成方法的流程图。
53.如图8所示，本技术实施例提供的半导体器件的形成方法，包括如下步骤：
54.s01：提供一衬底，所述衬底上形成有沿第一方向延伸的芯轴，所述芯轴具有侧表面及顶表面；
55.s02：形成堆叠层，所述堆叠层覆盖所述芯轴的侧表面，所述堆叠结构包括交替堆叠的介质层及二维材料层，所述介质层及所述二维材料层均垂直于所述衬底的表面，所述堆叠结构中最外层及最内层均为介质层；
56.s03：去除所述芯轴，形成栅极结构，所述栅极结构包围所述堆叠结构且沿所述第二方向延伸，所述第一方向与所述第二方向正交，并以所述栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以所述栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。
57.图3至6b为本实施提供的半导体器件的形成方法的相应步骤对应的结构示意图，接下来，将结合图3至6b对所述半导体器件的形成方法进行详细说明。
58.请参照图3，执行步骤s01，提供一衬底10，衬底10上形成有沿第一方向d1延伸的芯轴12芯轴，芯轴12具有侧表面及顶表面。
59.具体的，衬底10上还覆盖有第一隔离层11，多个芯轴12沿第二方向d2间隔排列(沿第一方向d1延伸)于衬底10的第一隔离层11上。芯轴12为长方体形，芯轴12的侧壁尽量垂直于衬底10的表面，以便于后续沟槽的形成。其中，芯轴12包括底面、侧表面(沿第一方向d1)及顶表面，芯轴12的底面贴合于第一隔离层11，顶表面与底面相对。
60.请参照图4a，执行步骤s02，形成介质层21，介质层21覆盖衬底10(隔离层11)及芯轴12的外壁(侧表面及顶表面)。其中，介质层21优选为高介电常数介质层，例如氧化铪，并通过ald工艺形成，以提高介质层21的膜层质量。
61.请参照图4b，垂直蚀刻介质层21以去除芯轴12的顶表面及第一隔离层11上的介质层21，保留仅覆盖芯轴12的侧表面的介质层21，作为堆叠结构的最内层。
62.请参照图4c，形成二维材料层22，二维材料层22覆盖隔离层11、芯轴12的顶表面及介质层21的表面。
63.请参照图4d，垂直蚀刻二维材料层22以去除芯轴12的顶表面上及第一隔离层11上的二维材料层22，保留仅覆盖介质层21的二维材料层22。实际中，限于目前二维材料薄膜的制备工艺水平，二维材料层22可能并非每一处均为单层，也可能存在少量两层以上的区域，而且，二维材料层22也可以是掺杂二维材料，掺杂元素可以是已知可掺杂二维材料的各种元素，掺杂二维材料例如可以是掺氮石墨烯。
64.请参照图4e及图4f，继续按照上述方法形成介质层21及二维材料层22，以形成堆叠结构20，堆叠结构20中最外层及最内层均为介质层21。在本实施例中，堆叠结构20包括三层介质层21及堆叠于三层介质层21之间的两层二维材料层22。实际中，堆叠结构中的介质层21及二维材料层22的层数和厚度可根据半导体器件的具体需求而定。
65.请参照图5a及5b，执行步骤s03，形成多个虚拟栅极31，多个虚拟栅极31沿第二方
向d2延伸且沿第一方向d1间隔排列，多个虚拟栅极31跨越多个芯轴12，并从芯轴12的顶表面及堆叠结构20的表面包围相应的芯轴12及堆叠结构20。其中，虚拟栅极31的材质不同于第一隔离层11的材质，虚拟栅极31的材质可例如为多晶硅。
66.请参照图5c及图5d，形成第一层间介质层32，第一层间介质层32填充于相邻虚拟栅极31之间，并延伸覆盖至虚拟栅极31的上方，对第一层间介质层32执行研磨工艺至与虚拟栅极31的顶表面齐平(高度差在预设范围内)。
67.请参照图5e及图5f，去除虚拟栅极31以及虚拟栅极31下的芯轴12，形成部分暴露衬底10表面(第一隔离层11)以及堆叠结构20的沟槽33，于沟槽33中形成栅极结构41，栅极结构41从堆叠结构20的三面包围堆叠结构20。栅极结构41包括覆盖堆叠结构的外壁的栅极介质层以及位于栅极介质层上的栅极导电层，其中，栅极介质层覆盖沟槽33的内壁(堆叠结构20及第一隔离层11)，栅极导电层覆盖栅极介质层并填充沟槽33。
68.优选的，虚拟栅极31的材质可与芯轴21的材质相同，例如多晶硅或不定形硅，以便在一并去除虚拟栅极31以及虚拟栅极31下的芯轴12，进而简化工艺步骤。
69.请参照图6a及图6b，形成局部互连层43，局部互连层43包括源漏连接层431以及栅极连接层432。
70.其形成过程可例如包括，首先形成第二层间介质层42覆盖栅极结构41及第一层间介质层32的表面，再形成暴露栅极结构41的第一开口以及栅极结构41两侧的堆叠结构20(源漏结构)的第二开口，并在第一开口中填充导电材料以形成栅极连接层432用于引出栅极结构41，并在第二开口中填充导电材料以形成源漏连接层431用于引出源漏结构。具体的，向下蚀刻第二层间介质层42形成第二开口以暴露栅极结构41的顶部的金属层，向下蚀刻第二层间介质层42及堆叠结构20以形成第二开口，并使第二开口的底部暴露第一隔离层11，且第二开口的侧面(朝向栅极结构的一面)沿深度方向暴露堆叠结构20中的二维材料层22，以便填充于第二开口中的导电材料与侧面的二维材料层(源漏结构)形成源漏连接层431。其中，第二开口沿第二方向d2的宽度略大于堆叠结构20的厚度且堆叠结构20位于第二开口的中间位置，以利于形成充分接触。
71.优选的，第二层间介质层42的材料可与第一层间介质层32的材料及形成工艺均相同，以便于后续一并刻蚀以形成相应的开口。
72.在实际中，半导体器件的源漏连接层431及栅极连接层432交错设置，以降低因位置偏移容差较小造成的短路风险，在图6a及图6b中，源漏连接层431及栅极连接层432位于d1方向的直线(aa)排列设置，仅是为便于示意说明。
73.当然，本实施例所举例的半导体器件的形成方法还包括位于上述半导体器件形成过程中的其他工艺制程及后续的后端制程，例如芯轴12的隔断、侧墙的形成、栅极结构41的隔断以及后续的互连工艺，在本技术其他实施例中也还包括其他相应的工艺步骤，但上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
74.本技术实施例还提供另一种半导体器件的形成方法，其形成方法与前述实施例提供的半导体器件的形成方法类似，仅在衬底10与位于衬底10上的结构所形成隔离的方法不同。
75.请参照图7a，提供一衬底10，衬底上形成有芯轴12。
76.请参照图7b，形成第二隔离层13，第二隔离层13覆盖芯轴12的外壁及衬底10的表
面，以第二隔离层13隔离衬底10和芯轴12上的其他结构。
77.请参照图7c，在芯轴12(第二隔离层13)形成堆叠结构20及栅极结构41(未示出)，其具体方法与前述相同，在此不做赘述。其中，去除虚拟栅极下的芯轴所暴露的衬底10，可利用栅极结构的栅极氧化层与衬底10隔离。优选的，第二隔离层13的材质与介质层21相同，以便于实际实施。
78.综上所述，本发明提供的一种半导体器件及形成方法具有如下有益效果：利用垂直于衬底设置且被栅极结构包围的堆叠结构中的二维材料层作为半导体器件的导电沟道，导电沟道的宽度为堆叠结构在衬底表面的高度，在有限的底面积下，可通过延伸堆叠结构的高度提升沟道的宽度，由此提高导电沟道的电流密度，还可利用多层二维材料层与介质层相堆叠以提高导电沟道的有效厚度，进而继续提升沟道电流的密度，而且，还可利用栅极结构三面环绕导电沟道，可相应提高栅极对导电沟道的控制能力。
79.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

技术特征：
1.一种半导体器件，其特征在于，包括:衬底；位于所述衬底上的堆叠结构，所述堆叠结构包括交替堆叠的介质层及二维材料层，所述介质层及所述二维材料层均垂直于所述衬底的表面，所述堆叠结构中最外层及最内层均为介质层；包围所述堆叠结构的栅极结构，并以所述栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以所述栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。2.根据权利要求1所述的半导体器件，其特征在于，所述衬底与所述堆叠结构之间还设有隔离层。3.根据权利要求1所述的半导体器件，其特征在于，所述介质层还覆盖所述衬底的表面。4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件包括至少两个堆叠结构，至少两个所述堆叠结构共用一个所述栅极结构，至少两个所述堆叠结构均沿第一方向延伸，所述栅极结构沿第二方向延伸，所述第一方向与所述第二方向正交。5.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述堆叠结构中的介质层为高介电常数介质层。6.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述二维材料层的材质包括二硫化钼、二硫化铪、二硫化锆、二硫化钨、硫化锡、或二硒化钨中的任意一种或两种以上的组合。7.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述栅极结构包括覆盖所述堆叠结构的外壁的栅极介质层以及位于所述栅极介质层上的栅极导电层。8.一种半导体器件的形成方法，其特征在于，包括：提供一衬底，所述衬底上形成有沿第一方向延伸的芯轴，所述芯轴具有侧表面及顶表面；形成堆叠层，所述堆叠层覆盖所述芯轴的侧表面，所述堆叠结构包括交替堆叠的介质层及二维材料层，所述介质层及所述二维材料层均垂直于所述衬底的表面，所述堆叠结构中最外层及最内层均为介质层；去除所述芯轴，形成栅极结构，所述栅极结构包围所述堆叠结构且沿所述第二方向延伸，所述第一方向与所述第二方向正交，并以所述栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以所述栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。9.根据权利要求8所述的半导体器件的形成方法，其特征在于，形成所述栅极结构的步骤包括：形成虚拟栅极，所述虚拟栅极沿所述第二方向延伸且覆盖所述堆叠结构及所述芯轴；形成层间介质层，所述层间介质层填充所述虚拟栅极之间；去除所述虚拟栅极以及所述虚拟栅极之下的芯轴，以形成沟槽；于所述沟槽内形成所述栅极结构，所述栅极结构包围所述堆叠结构。10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述芯轴的材质与所
述虚拟栅极的材质相同。

技术总结
本发明提供了一种半导体器件及形成方法，半导体器件包括：衬底；位于衬底上的堆叠结构，堆叠结构包括交替堆叠的介质层及二维材料层，介质层及二维材料层均垂直于衬底的表面，堆叠结构中最外层及最内层均为介质层；包围堆叠结构的栅极结构，并以栅极结构包围的堆叠结构中的二维材料层为半导体器件的导电沟道，以栅极结构两侧的堆叠结构中的二维材料层为半导体器件的源漏结构。本发明中，利用垂直于衬底设置且被栅极结构包围的堆叠结构中的二维材料层作为半导体器件的导电沟道，可通过延伸堆叠结构的高度提升沟道的宽度，以提高沟道电流的密度，并同时利用栅极结构三面环绕沟道区，相应提高栅极对沟道的控制能力。应提高栅极对沟道的控制能力。应提高栅极对沟道的控制能力。


技术研发人员：刘洋
受保护的技术使用者：上海集成电路研发中心有限公司
技术研发日：2021.12.27
技术公布日：2023/7/11