多层电子组件的制作方法

多层电子组件
1.本技术要求于2022年1月7日在韩国知识产权局提交的第10-2022-0002964号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
2.本公开涉及一种多层电子组件。


背景技术：

3.多层陶瓷电容器(mlcc，多层电子组件中的一种)可以是安装在各种电子产品(诸如成像装置(诸如液晶显示器(lcd)或等离子体显示面板(pdp))、计算机、智能电话或移动电话)中的任意一种的印刷电路板上以用于在其中充电或从其放电的片式电容器。
4.因为mlcc体积小、容量高且容易安装，所以可将mlcc用作各种电子装置中的任意一种的组件。由于诸如计算机和移动装置的各种电子装置具有更小的尺寸和更高的输出，因此对mlcc具有更小的尺寸和更高的电容的需求不断增加。
5.此外，近年来，随着在相关领域中对用于车辆的电子组件的关注的增加，还要求mcll具有高可靠性以用于车辆或信息娱乐系统。
6.就这一点而言，现有技术提出了通过使用焊料安装在板上的多层电子组件，该多层电子组件包括：玻璃层，直接位于烧结体层上，从而形成外电极的表面的一部分，该烧结体层位于主体的每个端表面上，以在垂直于主体的一个主表面和侧表面的方向上延伸；以及镀层，位于烧结体层的未被玻璃层覆盖的部分上，以抑制由于焊脚的热收缩引起的拉伸应力而导致的主体产生裂纹。
7.为了具有更小的尺寸和更高的电容，mlcc可能需要通过包括制造得更薄的内电极和介电层来增加堆叠的层数，并且通过使得与电容形成无关的部分具有最小体积来增加实现电容所需的有效体积分数。
8.此外，可能需要最小化安装mlcc的空间，以便在板的有限区域中安装尽可能多的组件。
9.此外，具有更小尺寸和更高电容的mlcc可能具有制造得更薄的边缘，因此，易受外部水分渗透或镀液渗透的影响，从而具有较低的可靠性。因此，需要一种用于保护mlcc免受外部水分渗透或镀液渗透的方法。


技术实现要素：

10.本公开的一方面可提供一种具有提高的每单位体积电容的多层电子组件。
11.本公开的另一方面可提供一种具有更高可靠性的多层电子组件。
12.本公开的另一方面可提供一种可安装在最小空间中的多层电子组件。
13.本公开的另一方面可提供一种多层电子组件，当所述多层电子组件包括形成其外电极的表面的一部分的绝缘层(例如玻璃层)和设置在外电极的未设置绝缘层的部分上的镀层时，所述多层电子组件可防止镀层和绝缘层彼此接触的部分处的结合力的减小。
14.然而，本公开不限于以上描述，并且可在本公开的示例性实施例的描述中更容易地理解本公开。
15.根据本公开的一方面，一种多层电子组件可包括：主体，包括介电层以及第一内电极和第二内电极，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间，并且所述主体具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极，包括设置在所述第三表面上的第一连接部、从所述第一连接部延伸到所述第一表面的一部分上的第一带部以及从所述第一连接部延伸到所述第二表面的一部分上的第三带部；第二外电极，包括设置在所述第四表面上的第二连接部、从所述第二连接部延伸到所述第一表面的一部分上的第二带部以及从所述第二连接部延伸到所述第二表面的一部分上的第四带部；绝缘层，设置在所述第一连接部和所述第二连接部上，并且覆盖所述第二表面以及所述第三带部和所述第四带部；第一镀层，设置在所述第一带部上；以及第二镀层，设置在所述第二带部上，其中，所述第一镀层的端部与所述绝缘层的端部在它们在所述第一外电极上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二外电极上的接触点处彼此接触，并且所述第一镀层的端部和所述绝缘层的端部均具有朝向它们的接触点越来越小的厚度，所述第二镀层的端部和所述绝缘层的端部均具有朝向它们的接触点越来越小的厚度。
16.根据本公开的另一方面，一种多层电子组件包括：主体，包括介电层以及第一内电极和第二内电极，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间，并且所述主体具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极，包括设置在所述第三表面上的第一连接部和从所述第一连接部延伸到所述第一表面的一部分上的第一带部；第二外电极，包括设置在所述第四表面上的第二连接部和从所述第二连接部延伸到所述第一表面的一部分上的第二带部；绝缘层，设置在所述第二表面上，并且延伸到所述第一连接部和所述第二连接部上；第一镀层，设置在所述第一带部上；以及第二镀层，设置在所述第二带部上，其中，所述第一镀层的端部和所述绝缘层的端部在它们在所述第一外电极上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二外电极上的接触点处彼此接触，并且所述第一镀层的端部与所述绝缘层的端部均具有朝向它们的接触点越来越小的厚度，所述第二镀层的端部和所述绝缘层的端部均具有朝向它们的接触点越来越小的厚度。
17.根据本公开的另一方面，一种多层电子组件包括：主体，包括介电层以及第一内电极和第二内电极，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间，并且所述主体具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极，包括设置在所述第三表面上的第一连接部、从所述第一连接部延伸到所述第一表面的一部分上的第一带部以及从所述第一连接部延伸到将所述第二表面和
所述第三表面彼此连接的拐角上的第一拐角部；第二外电极，包括设置在所述第四表面上的第二连接部、从所述第二连接部延伸到所述第一表面的一部分上的第二带部以及从所述第二连接部延伸到将所述第二表面和所述第四表面彼此连接的拐角上的第二拐角部；绝缘层，设置在所述第一连接部和所述第二连接部上，并且覆盖所述第二表面以及所述第一拐角部和所述第二拐角部；第一镀层，设置在所述第一带部上；以及第二镀层，设置在所述第二带部上，其中，b3≤g1且b4≤g2，其中，b3表示所述第一拐角部在所述第二方向上的从所述第三表面的延长线到所述第一拐角部的端部测量的平均尺寸，b4表示所述第二拐角部在所述第二方向上的从所述第四表面的延长线到所述第二拐角部的端部测量的平均尺寸，g1表示所述第三表面和所述第二内电极彼此间隔开的区域在所述第二方向上的平均尺寸，并且g2表示所述第四表面和所述第一内电极彼此间隔开的区域在所述第二方向上的平均尺寸，并且所述第一镀层的端部与所述绝缘层的端部在它们在所述第一外电极上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二外电极上的接触点处彼此接触，并且所述第一镀层的端部和所述绝缘层的端部均具有朝向它们的接触点越来越小的厚度，所述第二镀层的端部和所述绝缘层的端部均具有朝向它们的接触点越来越小的厚度。
18.根据本公开的另一方面，一种多层电子组件包括：主体，包括介电层以及第一内电极和第二内电极，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间，并且所述主体具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极，包括设置在所述第三表面上的第一连接电极和设置在所述第一表面上并连接到所述第一连接电极的第一带电极；第二外电极，包括设置在所述第四表面上的第二连接电极和设置在所述第一表面上并连接到所述第二连接电极的第二带电极；第一绝缘层，设置在所述第一连接电极上；第二绝缘层，设置在所述第二连接电极上；第一镀层，设置在所述第一带电极上；以及第二镀层，设置在所述第二带电极上，所述第一镀层的端部与所述第一绝缘层的端部在它们在所述第一外电极上的接触点处彼此接触，所述第二镀层的端部与所述第二绝缘层的端部在它们在所述第二外电极上的接触点处彼此接触，并且所述第一镀层的端部和所述第一绝缘层的端部均具有朝向它们的接触点越来越小的厚度，所述第二镀层的端部和所述第二绝缘层的端部均具有朝向它们的接触点越来越小的厚度。
附图说明
19.根据以下结合附图的具体实施方式，将更清楚地理解本公开的以上和其他方面、特征和优点，在附图中：
20.图1是示意性地示出根据本公开的示例性实施例的多层电子组件的立体图；
21.图2是示意性地示出图1的多层电子组件的主体的立体图；
22.图3是沿图1的线i-i'截取的截面图；
23.图4是图3的区域p1的放大图；
24.图5是图4的区域p1'的放大图；
25.图6是示意性地示出图2的主体的分解立体图；
26.图7是示出安装有图1的多层电子组件的安装板的立体图；
27.图8是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
28.图9是沿图8的线ii-ii'截取的截面图；
29.图10是图9的区域p2的放大图；
30.图11是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
31.图12是沿图11的线iii-iii'截取的截面图；
32.图13是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
33.图14是沿图13的线iv-iv'截取的截面图；
34.图15是图14的区域p3的放大图；
35.图16是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
36.图17是沿图16的线v-v'截取的截面图；
37.图18是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
38.图19是沿图18的线vi-vi'截取的截面图；
39.图20示出了图18的变型示例；
40.图21是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
41.图22是沿图21的线vii-vii'截取的截面图；
42.图23是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
43.图24是沿图23的线viii-viii'截取的截面图；
44.图25示出了图23的变型示例；
45.图26是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
46.图27是沿图26的线ix-ix'截取的截面图；
47.图28示出了图26的变型示例；
48.图29是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
49.图30是沿图29的线x-x'截取的截面图；
50.图31示出了图29的变型示例；
51.图32是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
52.图33是沿图32的线xi-xi'截取的截面图；
53.图34示出了图32的变型示例；
54.图35是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
55.图36是沿图35的线xii-xii'截取的截面图；
56.图37是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
57.图38是沿图37的线xiii-xiii'截取的截面图；
58.图39示出了图37的变型示例；
59.图40是示意性地示出根据本公开的另一示例性实施例的多层电子组件的立体图；
60.图41是沿图40的线xiv-xiv'截取的截面图；
61.图42是图41的区域k1的放大图；
62.图43是根据本公开的又一示例性实施例的多层电子组件的截面图；
63.图44示出了图18的另一变型示例；以及
64.图45示出了图18的又一变型示例。
具体实施方式
65.在下文中，将参照附图详细描述本公开的示例性实施例。
66.在附图中，第一方向可表示堆叠方向或厚度方向(t方向)，第二方向可表示长度方向(l方向)，并且第三方向可表示宽度方向(w方向)。
67.图1是示意性地示出根据本公开的示例性实施例的多层电子组件的立体图，图2是示意性地示出图1的多层电子组件的主体的立体图，图3是沿图1的线i-i'截取的截面图，图4是图3的区域p1的放大图，图5是图4的区域p1'的放大图，图6是示意性地示出图2的主体的分解立体图，并且图7是示出安装有图1的多层电子组件的安装板的立体图。
68.在下文中，参照图1至图7描述根据本公开的示例性实施例的多层电子组件1000。
69.根据本公开的示例性实施例的多层电子组件1000可包括：主体110，包括介电层111以及第一内电极121和第二内电极122，第一内电极121和第二内电极122交替设置，且介电层介于第一内电极121和第二内电极122之间，并且主体110具有在第一方向上彼此相对的第一表面1和第二表面2、连接到第一表面和第二表面并在第二方向上彼此相对的第三表面3和第四表面4以及连接到第一表面至第四表面并在第三方向上彼此相对的第五表面5和第六表面6；第一外电极131，包括设置在第三表面上的第一连接部131a、从第一连接部延伸到第一表面的一部分上的第一带部131b以及从第一连接部延伸到第二表面的一部分上的第三带部131c；第二外电极132，包括设置在第四表面上的第二连接部132a、从第二连接部延伸到第一表面的一部分上的第二带部132b以及从第二连接部延伸到第二表面的一部分上的第四带部132c；绝缘层151，设置在第一连接部和第二连接部上，并且覆盖第二表面以及第三带部131c和第四带部132c；第一镀层141，设置在第一带部131b上；以及第二镀层142，设置在第二带部132b上，其中，第一镀层141的端部s1与绝缘层151的端部在它们在第一外电极131上的接触点处彼此接触，第二镀层142的端部s1与绝缘层151的端部在它们在第二外电极132上的接触点处彼此接触，并且绝缘层151的端部和第一镀层141的端部可具有朝向它们的接触点越来越小的厚度，绝缘层151的端部与第二镀层142的端部可具有朝向它们的接触点越来越小的厚度。
70.主体110可包括彼此交替堆叠的介电层111以及内电极121和122。
71.主体110不限于特定形状，并且如图所示，可具有六面体形状或类似于六面体形状的形状。由于包括在主体110中的陶瓷粉末在烧结工艺中的收缩，主体110可不呈具有完美直线的六面体形状，主体110可基本上具有六面体形状。
72.主体110可具有在第一方向上彼此相对的第一表面1和第二表面2、连接到第一表面1和第二表面2并在第二方向上彼此相对的第三表面3和第四表面4以及连接到第一表面1和第二表面2、连接到第三表面3和第四表面4并在第三方向上彼此相对的第五表面5和第六表面6。
73.在示例性实施例中，主体110可具有将第一表面和第三表面彼此连接的1-3拐角、将第一表面和第四表面彼此连接的1-4拐角、将第二表面和第三表面彼此连接的2-3拐角以及将第二表面和第四表面彼此连接的2-4拐角，其中，1-3拐角和2-3拐角具有随着更靠近第三表面而朝向主体在第一方向上的中央收缩的形状，并且1-4拐角和2-4拐角具有随着更靠近第四表面而朝向主体在第一方向上的中央收缩的形状。
74.介电层111的没有设置内电极121和122的边缘区域可彼此叠置，因此，可能由于内
电极121和122的厚度而产生台阶差。因此，将第一表面与第三表面至第六表面中的一个或更多个彼此连接的拐角可基于第一表面朝向主体110的在第一方向上的中央收缩，和/或将第二表面与第三表面至第六表面中的一个或更多个彼此连接的拐角可基于第二表面朝向主体110的在第一方向上的中央收缩。可选地，由于主体在烧结工艺中的收缩现象，将第一表面1与第三表面3、第四表面4、第五表面5和第六表面6彼此连接的拐角可基于第一表面朝向主体110的在第一方向上的中央收缩，和/或将第二表面2与第三表面3、第四表面4、第五表面5和第六表面6彼此连接的拐角可基于第二表面朝向主体110的在第一方向上的中央收缩。可选地，为了防止碎裂缺陷等，可执行单独的倒圆工艺以对将主体110的相应表面彼此连接的拐角倒圆，因此，将第一表面与第三表面至第六表面彼此连接的拐角和/或将第二表面与第三表面至第六表面彼此连接的拐角可均具有圆化形状。
75.拐角可包括将第一表面和第三表面彼此连接的1-3拐角、将第一表面和第四表面彼此连接的1-4拐角、将第二表面和第三表面彼此连接的2-3拐角以及将第二表面和第四表面彼此连接的2-4拐角。另外，拐角还可包括将第一表面和第五表面彼此连接的1-5拐角、将第一表面和第六表面彼此连接的1-6拐角、将第二表面和第五表面彼此连接的2-5拐角以及将第二表面和第六表面彼此连接的2-6拐角。主体110的第一表面至第六表面通常可以是平坦表面，并且非平坦区域可以是拐角。在下文中，每个表面的延长线可表示基于每个表面的平坦部分延伸的线。
76.这里，外电极131和132的设置在主体110的拐角上的区域可以是拐角部，外电极131和132的设置在主体110的第三表面和第四表面上的区域可以是连接部，并且外电极131和132的设置在主体110的第一表面和第二表面上的区域可以是带部。
77.另外，为了抑制由内电极121和122引起的台阶差，可通过以下方式形成边缘部114和115：将印刷有用于内电极的导电膏的陶瓷生片彼此堆叠以获得堆叠体，然后切割堆叠体以使得内电极暴露于电容形成部ac在第三方向(即宽度方向)上的两个侧表面，并且在电容形成部ac在第三方向(即宽度方向)上的两个侧表面上堆叠一个介电层或者两个或更多个介电层。在这种情况下，将第一表面与第五表面彼此连接的拐角和将第一表面与第六表面彼此连接的拐角以及将第二表面与第五表面彼此连接的拐角和将第二表面与第六表面彼此连接的拐角可不收缩。
78.包括在主体110中的多个介电层111可处于烧结状态，并且相邻的介电层111可彼此一体化，使得在不使用扫描电子显微镜(sem)的情况下不容易区分它们之间的边界。
79.根据本公开的示例性实施例，介电层111的原材料没有特别限制，只要利用原材料获得足够的电容即可。例如，介电层可使用诸如钛酸钡基材料、铅复合钙钛矿基材料或钛酸锶基材料的材料。钛酸钡基材料可包括钛酸钡(batio3)基陶瓷粉末，并且该batio3基陶瓷粉末可以是例如batio3或者钙(ca)、锆(zr)等部分固溶在batio3中的(ba
1-x
ca
x
)tio3(0《x《1)、ba(ti
1-y
cay)o3(0《y《1)、(ba
1-x
ca
x
)(ti
1-y
zry)o3(0《x《1、0《y《1)或ba(ti
1-y
zry)o3(0《y《1)。
80.另外，基于本公开的目的，可通过将各种陶瓷添加剂、有机溶剂、粘合剂、分散剂等添加到诸如钛酸钡(batio3)粉末的粉末中来制备介电层111的原材料。
81.另外，介电层111的平均厚度td没有特别限制。
82.然而，当介电层具有小于0.6μm的低厚度时，特别是当介电层具有0.35μm或更小的厚度时，多层电子组件通常可能具有较低的可靠性。
83.根据本公开的示例性实施例的多层电子组件可包括设置在外电极的连接部上的绝缘层151以及设置在外电极的带部上的镀层141和142，以防止外部水分的渗透、镀液的渗透等，从而具有更高的可靠性，因此，即使当介电层111具有0.35μm或更小的平均厚度时也确保优异的可靠性。
84.因此，当介电层111具有0.35μm或更小的平均厚度时，根据本公开的多层电子组件可表现出更显著提高的可靠性。
85.介电层111的平均厚度td可表示设置在第一内电极121和第二内电极122之间的介电层111的平均厚度。介电层111的平均厚度td可表示介电层111中的至少一个的平均厚度。
86.可在通过使用放大倍数为10000的扫描电子显微镜(sem)扫描主体110在长度-厚度(l-t)方向上的截面而获得的图像中测量介电层111的平均厚度。更具体地，可通过在扫描图像中测量一个介电层的在长度方向上的三十个等间隔点处的厚度然后计算平均值来获得介电层的平均厚度。可在电容形成部ac中指定三十个等间隔点。另外，当测量十个或更多个介电层的平均厚度时，可获得更一般化的介电层的平均厚度。
87.主体110可划分为包括电容形成部ac以及盖部112和113，电容形成部ac设置在主体110中，并且在电容形成部ac中，第一内电极121和第二内电极122设置成彼此相对且使介电层111介于第一内电极121和第二内电极122之间，以形成电容器的电容，盖部112和113设置在电容形成部ac在第一方向上的上表面和下表面上。
88.另外，电容形成部ac可以是对于形成电容器的电容有贡献的部分，并且通过将多个第一内电极121和多个第二内电极122彼此交替且重复地堆叠且使介电层111介于第一内电极121和第二内电极122之间而形成。
89.盖部112和113可包括在第一方向上设置在电容形成部ac的上表面上的上盖部112和在第一方向上设置在电容形成部ac的下表面上的下盖部113。
90.上盖部112和下盖部113可通过在厚度方向上分别在电容形成部ac的上表面和下表面上堆叠一个介电层或者两个或更多个介电层来形成，并且可基本上用于防止由物理应力或化学应力引起的对内电极的损坏。
91.上盖部112和下盖部113不包括内电极，并且可包括与介电层111的材料相同的材料。
92.也就是说，上盖部112和下盖部113可包括陶瓷材料(诸如钛酸钡(batio3)基陶瓷材料)。
93.另外，盖部112和113的平均厚度没有特别限制。然而，为了使多层电子组件更容易具有更小的尺寸和更高的电容，盖部112和113的平均厚度tc可以是15μm或更小。另外，根据本公开的示例性实施例的多层电子组件可包括设置在外电极的连接部上的绝缘层以及设置在外电极的带部上的镀层141和142，以防止外部水分的渗透、镀液的渗透等，从而具有更高的可靠性，因此，即使当盖部112和113具有15μm或更小的平均厚度时也确保优异的可靠性。
94.盖部112和113的平均厚度tc可表示其在第一方向上的尺寸，并且可以是通过如下方式获得的值：对在电容形成部ac的上表面上的五个等间隔点和下表面上的五个等间隔点处测量的盖部112和113在第一方向上的尺寸求平均。
95.另外，边缘部114和115可各自设置在电容形成部ac的侧表面上。
96.边缘部114和115可包括设置在电容形成部ac在宽度方向上的一个侧表面上的第一边缘部114和设置在电容形成部ac在宽度方向上的另一侧表面上的第二边缘部115。也就是说，边缘部114和115可设置在电容形成部ac在宽度方向上的侧表面上。
97.如图2所示，基于主体110的沿宽度-厚度(w-t)方向切割的截面，边缘部114和115可各自表示第一内电极121和第二内电极122的一端和另一端与主体110的外表面之间的区域。
98.边缘部114和115可基本上用于防止由物理应力或化学应力引起的对内电极的损坏。
99.边缘部114和115可通过如下方式形成：在通过在陶瓷生片上涂覆导电膏形成内电极时，在陶瓷生片的将要形成边缘部的部分上不涂覆导电膏。
100.可选地，为了抑制由于内电极121和122而产生的台阶差，可通过如下方式来形成边缘部114和115：将印刷有用于内电极的导电膏的陶瓷生片彼此堆叠以获得堆叠体，然后切割堆叠体以使内电极暴露于电容形成部ac在第三方向(即宽度方向)上的两个侧表面，然后在电容形成部ac在第三方向(即宽度方向)的两个侧表面上堆叠一个介电层或者两个或更多个介电层。
101.另外，边缘部114和115的厚度没有特别限制。然而，为了使多层电子组件更容易具有更小的尺寸和更高的电容，边缘部114和115的平均厚度可以是15μm或更小。另外，根据本公开的示例性实施例的多层电子组件可包括设置在外电极的连接部上的绝缘层以及设置在外电极的带部上的镀层141和142，以防止外部水分的渗透、镀液的渗透等，从而具有更高的可靠性，因此，即使当边缘部114和115具有15μm或更小的平均厚度时也确保优异的可靠性。
102.边缘部114和115的平均厚度可表示其在第三方向上的尺寸，并且可以是通过如下方式获得的值：对在电容形成部ac在第三方向上的每个侧表面上的五个等间隔点处测量的边缘部114和115在第三方向上的尺寸求平均。
103.内电极121和122可彼此交替堆叠，且介电层介于内电极121和122之间。
104.内电极121和122可包括第一内电极121和第二内电极122。第一内电极121和第二内电极122可交替设置成彼此相对，且包括在电容形成部ac中的介电层111介于第一内电极121和第二内电极122之间，并且第一内电极121和第二内电极122可分别暴露于主体110的第三表面3和第四表面4。
105.参照图3，第一内电极121可与第四表面4间隔开并且通过第三表面3暴露，并且第二内电极122可与第三表面3间隔开并且通过第四表面4暴露。第一外电极131可设置在主体的第三表面3上以连接到第一内电极121，并且第二外电极132可设置在主体的第四表面4上以连接到第二内电极122。
106.也就是说，第一内电极121不连接到第二外电极132，而是连接到第一外电极131，并且第二内电极122不连接到第一外电极131而是连接第二外电极132。因此，第一内电极121可与第四表面4间隔开预定距离，并且第二内电极122可与第三表面3间隔开预定距离。
107.这里，第一内电极121和第二内电极122可通过介于它们之间的介电层111彼此电分离。
108.主体110可通过以下方式形成：将其上印刷有用于第一内电极121的导电膏的陶瓷
生片和其上印刷有用于第二内电极122的导电膏的陶瓷生片彼此交替堆叠，然后对所形成的堆叠体进行烧结。
109.用于形成内电极121和122的材料没有特别限制，并且可以是具有优异导电性的材料。例如，内电极121和122可包括镍(ni)、铜(cu)、钯(pd)、银(ag)、金(au)、铂(pt)、锡(sn)、钨(w)、钛(ti)以及它们的合金中的至少一种。
110.此外，内电极121和122可通过在陶瓷生片上印刷用于内电极的导电膏来形成，该导电膏包括镍(ni)、铜(cu)、钯(pd)、银(ag)、金(au)、铂(pt)、锡(sn)、钨(w)、钛(ti)以及它们的合金中的至少一种。印刷用于内电极的导电膏的方法可以是丝网印刷法、凹版印刷法等，并且本公开不限于此。
111.另外，内电极121和122的平均厚度te没有特别限制。
112.然而，当内电极具有小于0.6μm的低厚度时，特别是当内电极具有0.35μm或更小的厚度时，多层电子组件通常可能具有较低的可靠性。
113.根据本公开的示例性实施例的多层电子组件可包括设置在外电极的连接部上的绝缘层以及设置在外电极的带部上的镀层141和142，以防止外部水分的渗透、镀液的渗透等，从而具有更高的可靠性，因此，即使当内电极121和122具有0.35μm或更小时也确保优异的可靠性。
114.因此，当内电极121和122具有0.35μm或更小的平均厚度时，根据本公开的多层电子组件可具有更显著提高的可靠性，因此，可更容易地具有更小的尺寸和更高的电容。
115.内电极121和122的平均厚度te可表示内电极121和122中的至少一个的平均厚度。
116.可在通过使用放大倍数为10000的扫描电子显微镜(sem)扫描主体110在长度-厚度(l-t)方向上的截面而获得的图像中测量内电极121和122的平均厚度。更具体地，可通过在扫描图像中测量一个内电极的在长度方向上的三十个等间隔点处的厚度然后计算平均值来获得内电极的平均厚度。可在电容形成部ac中指定三十个等间隔点。此外，当通过将平均值的测量目标扩展到十个内电极来测量其平均值时，可获得更一般化的内电极的平均厚度。
117.外电极131和132可分别设置在主体110的第三表面3和第四表面4上。外电极131和132可包括分别设置在主体110的第三表面3和第四表面4上并且分别连接到第一内电极121和第二内电极122的第一外电极131和第二外电极132。
118.外电极131和132可包括第一外电极131和第二外电极132，第一外电极131包括设置在第三表面上的第一连接部131a和从第一连接部延伸到第一表面的一部分上的第一带部131b，第二外电极132包括设置在第四表面上的第二连接部132a和从第二连接部延伸到第一表面的一部分上的第二带部132b。第一连接部131a可在第三表面上连接到第一内电极121，并且第二连接部132a可在第四表面上连接到第二内电极122。
119.另外，第一外电极131可包括从第一连接部131a延伸到第二表面的一部分上的第三带部131c，并且第二外电极132可包括从第二连接部132a延伸到第二表面的一部分上的第四带部132c。此外，第一外电极131可包括从第一连接部131a延伸到第五表面的一部分和第六表面的一部分上的第一侧带部，并且第二外电极132可包括从第二连接部132a延伸到第五表面的一部分和第六表面的一部分上的第二侧带部。
120.然而，第三带部、第四带部、第一侧带部和第二侧带部可不是本公开所必需的组
件。第一外电极131和第二外电极132可不设置在第二表面上，或者可不设置在第五表面或第六表面上。当第一外电极131和第二外电极132不设置在第二表面上时，第一外电极131和第二外电极132可设置在主体的第二表面的延长线下方。另外，参照图44和图45(分别示出了多层电子组件1005'和1005”(图18中的多层电子组件1005的变型示例))，第一连接部131a-5'和第二连接部132a-5'可与第五表面和第六表面间隔开，并且第一连接部131a-5”和第二连接部132a-5”可与第二表面间隔开。另外，尽管未示出，但是第一带部131b和第二带部132b也可与第五表面和第六表面间隔开。
121.另外，附图示出了当第一外电极131包括第三带部131c且第二外电极132包括第四带部132c时，绝缘层设置在第三带部131c和第四带部132c上。然而，本公开不限于此，并且可在第三带部131c和第四带部132c上设置镀层，以使多层电子组件更容易地安装在板上。另外，第一外电极131和第二外电极132可分别包括第三带部131c和第四带部132c，并且可不包括侧带部。在这种情况下，第一连接部131a和第二连接部132a以及第一带部131b、第二带部132b、第三带部131c和第四带部132c可与第五表面和第六表面间隔开。
122.本示例性实施例描述了多层电子组件1000包括两个外电极131和132。然而，外电极131和132的数量、形状等可取决于内电极121和122的形状或其他目的。
123.另外，外电极131和132可利用具有导电性的任意材料(诸如金属)制成，可使用考虑到电特性、结构稳定性等而确定的特定材料，并且可具有多层结构。
124.外电极131和132可以是包括导电金属和玻璃的烧制电极，或者可以是包括导电金属和树脂的树脂基电极。
125.此外，外电极131和132可通过在主体上依次形成烧制电极和树脂基电极来制成。此外，外电极131和132可通过将包括导电金属的片转印到主体或者通过将包括导电金属的片转印到烧制电极来形成。
126.包括在外电极131和132中的导电金属可使用具有优异导电性的金属材料，并且没有特别限制。例如，该导电金属可以是铜(cu)、镍(ni)、钯(pd)、银(ag)、锡(sn)、铬(cr)以及它们的合金中的至少一种。外电极131和132可包括镍(ni)和镍(ni)合金中的至少一种，从而进一步改善其与包括镍(ni)的内电极121和122的连接性。
127.绝缘层151可设置在第一连接部131a和第二连接部132a上。
128.第一连接部131a和第二连接部132a可以是直接连接到内电极121和122的部分，因此，是在镀覆工艺中镀液渗透或在实际使用多层电子组件时水分渗透的路径。在本公开中，绝缘层151可设置在连接部131a和132a上，从而防止外部水分的渗透或镀液的渗透。
129.绝缘层151可与第一镀层141和第二镀层142接触。这里，绝缘层151可与第一镀层141和第二镀层142接触以部分地覆盖第一镀层141和第二镀层142的端部，或者第一镀层141和第二镀层142可与绝缘层151接触以部分地覆盖绝缘层151的端部。
130.绝缘层151可设置在第一连接部131a和第二连接部132a上，并且可覆盖第二表面以及第三带部131c和第四带部132c。这里，绝缘层151可覆盖第二表面的没有设置第三带部131c和第四带部132c的区域以及第三带部131c和第四带部132c。因此，绝缘层151可覆盖第三带部131c的端部与主体110彼此接触的区域和第四带部132c的端部与主体110彼此接触的区域，以阻截水分渗透的路径，从而进一步提高多层电子组件的防潮可靠性。
131.绝缘层151可设置在第二表面上并延伸到第一连接部131a和第二连接部132a。另
外，当外电极131和132都不设置在第二表面上时，绝缘层可覆盖整个第二表面。另外，绝缘层151不必须设置在第二表面上，绝缘层151可不设置在第二表面的局部或整个第二表面上，并且绝缘层151可分成两个绝缘层，且两个绝缘层分别设置在第一连接部131a和第二连接部132a上。当绝缘层不设置在整个第二表面上时，绝缘层可设置在第二表面的延长线下方。另外，即使当绝缘层不设置在第二表面上时，绝缘层也可设置在第一连接部131a和第二连接部132a上并且延伸到第五表面和第六表面上以成为一个绝缘层。
132.此外，绝缘层151可部分地覆盖第一侧带部和第二侧带部以及第五表面和第六表面。这里，第五表面和第六表面的没有被绝缘层151覆盖的部分可暴露在外部。
133.另外，绝缘层151可完全覆盖第一侧带部和第二侧带部并且完全覆盖第五表面和第六表面。在这种情况下，第五表面和第六表面都可不暴露在外部以提高防潮可靠性，并且第一侧带部和第二侧带部都可不直接暴露在外部，从而提高多层电子组件1000的可靠性。更具体地，绝缘层可完全覆盖第一侧带部和第二侧带部两者，并且覆盖第五表面和第六表面的除了形成第一侧带部和第二侧带部的区域之外的所有区域。
134.绝缘层151可用于防止在外电极131和132的其上设置有绝缘层151的区域上形成镀层141和142，并且提高密封特性以使外部水分、镀液等的渗透等最小化。
135.绝缘层151可包括对镀液具有优异耐受性的玻璃材料(例如，包含硅(si)的玻璃材料)。然而，绝缘层不限于此，并且可包括具有如下强度的材料：保护多层电子组件1000免受由热收缩引起的拉伸应力。另外，绝缘层151可包括一种成分或多种成分，并且可包括选自二氧化钛(tio2)、钛酸钡(batio3)、氧化铝(al2o3)、二氧化硅(sio2)、氧化钡(bao)等中的一种或更多种作为添加剂，以提高绝缘层151与主体110的结合力和/或绝缘层151与外电极131和132的结合力。
136.形成绝缘层151的方法可取决于绝缘层151的成分和目的。例如，可以以这样的方式形成绝缘层：通过使用刮板用绝缘膏形成涂膜，将设置有外电极131和132的主体110的各个表面依次浸没到涂膜，然后在150℃的温度下干燥。另外，可使用溶胶-凝胶处理法、化学气相沉积(cvd)法或原子层沉积(ald)法等形成绝缘层。然而，本公开不限于此，并且可使用形成薄且均匀的绝缘层的其他方法。
137.第一镀层141和第二镀层142可分别设置在第一带部131b和第二带部132b上。镀层141和142可使得多层电子组件更容易地安装在板上，设置在带部131b和132b上以使安装多层电子组件的空间最小化，并且使镀液向内电极的渗透最小化，从而提高多层电子组件的可靠性。第一镀层141的一端和第二镀层142的一端可与第一表面接触，并且第一镀层141另一端和第二镀层142的另一端可与绝缘层151接触。
138.镀层141和142不限于特定类型，可包括铜(cu)、镍(ni)、锡(sn)、银(ag)、金(au)、钯(pd)以及它们的合金中的至少一种，或者可包括多个层。
139.作为镀层的更具体的示例，镀层可以是例如镍(ni)镀层或锡(sn)镀层，或者可具有在第一带部131b和第二带部132b上依次形成的ni镀层和sn镀层。
140.为了抑制由于焊脚的热收缩引起的多层电子组件的裂纹，现有技术提出了一种多层电子组件，该多层电子组件包括：玻璃层，直接位于烧结体层上，从而形成外电极的表面的一部分，该烧结体层位于主体的每个端表面上，以在垂直于主体的一个主表面和侧表面的方向上延伸；以及金属层，覆盖烧结体层的除了被玻璃层覆盖的部分之外的部分，从而形
成外电极的表面的另一部分，以便使用焊脚将多层电子组件安装在板上。
141.上述玻璃层由对镀液具有优异耐受性的玻璃材料制成，并且包含大于等于20mol％且小于等于65mol％的硅(si)。另外，当硅(si)的摩尔含量小于20mol％时，玻璃层可能对镀液的耐受性不足，并且当硅(si)的摩尔含量大于65mol％时，玻璃层可能具有较高的玻璃软化点和较低的对烧结体层的润湿性，从而容易脱层。
142.通常，利用包含硅(si)的玻璃材料制成的玻璃层不管硅(si)的含量如何都可具有绝缘特性，因此与由金属成分制成的镀层141和142或外电极具有弱粘附性。因此，由于在多层电子组件的制造工艺期间产生的残余应力或外部冲击，可能在多层电子组件中发生脱层，因此整个多层电子组件可能对外部冲击具有较低的抵抗力。
143.特别是玻璃层和金属层通过具有相同或基本相同的厚度而简单地彼此连接，并且以上问题可能更频繁地发生，这可能导致多层电子组件在通过使用焊料安装在板上时具有较低的粘附力。
144.另一方面，在本公开中，通过使绝缘层与镀层彼此接触的面积最小化，多层电子组件可具有提高的总结合力和粘附力。
145.在示例性实施例中，图4中示出了的第一镀层141和绝缘层151的接触结构，图4中端部s1和s2的设置方式可同样地应用于第二镀层142和绝缘层151的接触结构。第一镀层141的端部s1和绝缘层151的端部s2可在它们在第一外电极131上的接触点处彼此接触，第二镀层142的端部s1和绝缘层151的端部s2可在它们在第二外电极132上的接触点处彼此接触，并且第一镀层141的端部s1与绝缘层151的端部s2可具有朝向它们的接触点越来越小的厚度，第二镀层142的端部s1以及绝缘层151的端部s2可具有朝向它们的接触点越来越小的厚度。
146.因此，即使当第一镀层141和第二镀层142的平均厚度t1与绝缘层151的平均厚度t2彼此基本相同时，也可使第一镀层141与绝缘层151接触的面积以及第二镀层142与绝缘层151接触的面积最小化，从而提高多层电子组件1000的总结合力。
147.具体地，第一镀层141可设置在第一外电极上，第二镀层142可设置在第二外电极上，并且第一镀层141和第二镀层142包括与绝缘层151接触的端部s1，并且绝缘层151可设置在第一外电极和第二外电极上，并且包括与第一镀层141接触的端部s2和与第二镀层142接触的端部s2。
148.端部s1和s2可彼此接触，并且镀层141和142的端部s1可覆盖绝缘层151的端部s2的一部分，或者绝缘层151的端部s2可覆盖镀层141和142的端部s1的一部分。在任一种情况下，镀层141和142的端部s1与绝缘层151的端部s2可具有在第二方向上叠置的部分。因此，镀层141和142的端部s1以及绝缘层151的端部s2均可具有朝向它们的接触点逐渐变小的厚度。
149.本公开描述了镀层141和142的端部s1覆盖绝缘层151的端部s2的一部分，并且不限于此，并且还可包括绝缘层151的端部s2覆盖镀层141和142的端部s1的一部分的情况。
150.在示例性实施例中，第一镀层141的端部s1与绝缘层151的端部s2可彼此接触以形成凹部r且第二镀层142的端部s1与绝缘层151的端部s2可彼此接触以形成凹部r，凹部r具有朝向主体110凹入的形状。凹部r可位于端部s1和端部s2彼此接触的部分的外侧。
151.当镀层的端部s1与绝缘层的端部s2彼此接触的面积较大时，由于镀层的成分与绝
缘层的成分之间的差异，结合力可能较低。具体地，镀层141和142可包括铜(cu)、镍(ni)、锡(sn)、银(ag)、金(au)、铂(pt)以及它们的合金中的至少一种，因此包括导电材料，而绝缘层151可包括绝缘材料(诸如包含硅(si)的玻璃材料)，从而使这些层之间的结合力减小。因此，第一镀层141与绝缘层151彼此接触的面积以及第二镀层142与绝缘层151彼此接触的面积越大，发生脱层的可能性越高，这可能导致多层电子组件1000具有较低的粘附力。根据本发明的示例性实施例，第一镀层的端部s1与绝缘层的端部s2可彼此接触形成凹形的凹部r且第二镀层的端部s1与绝缘层的端部s2可彼此接触以形成凹形的凹部r，以使第一镀层141与绝缘层151彼此接触的面积以及第二镀层142与绝缘层151彼此接触的面积最小化，从而降低发生脱层的可能性，并提高多层电子组件1000的粘附力。
152.在示例性实施例中，1/20≤t3/t2≤1/5，其中，t2表示绝缘层的平均厚度，并且t3表示绝缘层在第二方向上的从接触点中的位于第二方向上的最外端上的点p到第一外电极和第二外电极中更靠近点p的外电极的外表面测量的平均尺寸。具体地，t3可表示绝缘层在所述第二方向上的从与第一镀层的端部之间的接触点中的位于第二方向上的最外端上的点到第一外电极的外表面以及从与第二镀层的端部之间的接触点中的位于第二方向上的最外端上的点到第二外电极的外表面测量的平均尺寸。
153.第一镀层141的端部s1和绝缘层151的端部可在第一外电极131上的接触点处彼此接触，第二镀层142的端部s1和绝缘层151的端部可在第二外电极132上的接触点处彼此接触。接触点可表示多层电子组件1000的长度-厚度截面(即，l-t截面)上的接触点。然而，接触点可不限于仅一个特定点，就多层电子组件1000的截面而言，可以是包括多个接触点的接合线，并且就多层电子组件的三维形状而言，可以是第一镀层141和第二镀层142与绝缘层151接触的接合界面。
154.从该观点来看，当从长度-厚度截面(即，l-t截面)观察时，第一镀层141的端部s1的面积与绝缘层的端部s2彼此接触的面积(在截面中，呈现为接合线的长度)和第二镀层142的端部s1的面积与绝缘层的端部s2彼此接触的面积(在截面中，呈现为接合线的长度)可取决于多个接触点中的位于第二方向上的最外端上的点p的位置。
155.这里，如果t3/t2》1/5，其中，t2表示绝缘层的平均厚度，并且t3表示绝缘层在第二方向上的从接触点中的位于第二方向上的最外端上的点p到第一外电极和第二外电极中更靠近点p的外电极的外表面测量的平均尺寸，则第一镀层141与绝缘层151彼此接触的面积以及第二镀层142与绝缘层151彼此接触的面积可能增大，从而降低多层电子组件1000的粘附力。
156.另外，t3/t2的下限没有特别限制。然而，t3/t2可以是1/20或更大，以防止外部水分的渗透。
157.因此，根据本公开的示例性实施例，1/20≤t3/t2≤1/5，从而提高多层电子组件1000的粘附力和对外部水分的抗渗透性。
158.绝缘层在第二方向上的从接触点中的位于第二方向上的最外端上的点p到第一外电极和第二外电极中更靠近点p的外电极的外表面测量的平均尺寸t3可以是通过如下方式获得的值：对在多层电子组件1000的在第三方向上的五个等间隔点处沿第一方向和第二方向切割的截面(即，l-t截面)上测量的值求平均。具体地，t3可以是通过如下方式获得的值：对绝缘层在第二方向上的从在第一外电极和第二外电极上的绝缘层与镀层141和142彼此
接触的接触点中的位于第二方向上的最外端上的点p到第一外电极和第二外电极中更靠近点p的外电极的外表面测量的尺寸求平均。
159.存在各种方法将第一镀层141的端部s1与绝缘层151的端部s2形成为具有朝向它们的接触点越来越小的厚度或形成凹部并且将第二镀层142的端部s1与绝缘层151的端部s2形成为具有朝向它们的接触点越来越小的厚度或形成凹部。例如，当通过使用浸渍法形成绝缘层时，可通过如下方式形成绝缘层：使塑料承载板或橡胶夹具保持多层电子组件的上部，塑料承载板或橡胶夹具具有与绝缘层的端部和镀层的端部的形状相对应的形状。作为示例，在将片安装在夹具(或塑料载体)上之后，准备镀层和绝缘层。可分别形成镀层和绝缘层。在这种情况下，夹具接触片的表面可以具有与镀层和绝缘层的凹部相对应的形状。另外，可使用如下方法：通过将防水材料涂覆到绝缘层，之后再形成镀层，从而使镀层和绝缘层之间的接触表面最小化，例如，使t3/t2最小化。
160.在示例性实施例中，第一镀层141的端部s1与绝缘层151的端部s2可在第一表面的延长线下方彼此接触，并且第二镀层142的端部s1与绝缘层151的端部s2可在第一表面的延长线下方彼此接触。在这种情况下，可防止在安装在板上的多层电子组件的第三表面和第四表面上形成焊脚或者使安装在板上的多层电子组件的第三表面和第四表面上形成的焊脚最小化，从而降低由于多层电子组件之间的焊料而导致的短路的发生率。因此，可使安装在板上的多层电子组件之间的间隙进一步最小化，从而显著提高板上的多层电子组件的安装密度。
161.参照示出了根据另一示例性实施例的多层电子组件1000'的图43，绝缘层151-2可从第一连接部131a延伸到第一带部131b的一部分上，并且绝缘层151-2可从第二连接部132a延伸到第二带部132b的一部分上。在这种情况下，第一镀层141-2的端部s1与绝缘层151-2的端部s2可在它们在第一带部131b上的接触点处彼此接触，第二镀层142-2的端部s1与绝缘层151-2的端部s2可在它们在第二带部132b上的接触点处彼此接触。因此，当将多层电子组件安装在板上时，可防止在连接部上形成焊脚，从而进一步降低由于多层电子组件之间的焊料而导致的短路的发生率。因此，可使安装在板上的多层电子组件之间的间隙进一步最小化，从而显著提高板上的多层电子组件的安装密度。
162.在示例性实施例中，第一镀层141和第二镀层142可分别延伸为部分地覆盖第一连接部131a和第二连接部132a。h1》h2，其中，h1表示从第一表面1到第一内电极121和第二内电极122中最靠近第一表面1设置的内电极测量的在第一方向上的平均尺寸，并且h2表示第一镀层141在第一方向上的从第一表面1的延长线到第一镀层141的设置在第一连接部131a上的端部以及第二镀层142在第一方向上的从第一表面1的延长线到第二镀层142的设置在第二连接部132a上的端部测量的平均尺寸。因此，可在镀覆工艺期间抑制镀液渗透到内电极中，从而使得多层电子组件具有提高的可靠性。
163.h1和h2可以是各自通过以下方式获得的值：对在多层电子组件1000的在第三方向上的五个等间隔点处沿第一方向和第二方向切割的截面(即，l-t截面)中测量的值求平均。h1可表示在每个截面中最靠近第一表面1设置的内电极连接到外电极的点处测量的值的平均值，h2可表示基于镀层的与外电极接触的端部测量的值的平均值，并且在测量h1和h2时用作基准的第一表面的延长线可相同。
164.在示例性实施例中，第一镀层141可覆盖绝缘层151的设置在第一外电极131上的
端部，并且第二镀层142可覆盖绝缘层151的设置在第二外电极132上的端部。因此，可增强绝缘层151与镀层141和142的结合力，从而提高多层电子组件1000的可靠性。
165.在示例性实施例中，绝缘层151可覆盖第一镀层141的设置在第一外电极131上的端部，并且绝缘层151可覆盖第二镀层142的设置在第二外电极132上的端部。例如，绝缘层151可覆盖第一镀层141的设置在第一连接部131a上的端部，并且绝缘层151可覆盖第二镀层142的设置在第二连接部132a上的端部。因此，可增强绝缘层151与镀层141和142的结合力，从而提高多层电子组件1000的可靠性。
166.在示例性实施例中，0.2≤b1/l≤0.4且0.2≤b2/l≤0.4，其中，l表示主体110在第二方向上的平均尺寸，b1表示第一带部在第二方向上的从第三表面的延长线到第一带部的端部测量的平均尺寸，并且b2表示第二带部在第二方向上的从第四表面的延长线到第二带部的端部测量的平均尺寸。
167.当b1/l和/或b2/l小于0.2时，可能难以确保足够的粘附力。另一方面，当b1/l和/或b2/l大于0.4时，在高压电流下在第一带部131b和第二带部132b之间可能产生漏电流，并且第一带部131b和第二带部132b可能由于镀覆工艺期间的镀覆扩散等而彼此电连接。
168.b1、b2和l可以是各自通过如下方式获得的值：对在多层电子组件1000的在第三方向上的五个等间隔点处沿第一方向和第二方向切割的截面(即，l-t截面)中测量的值求平均。
169.参照示出了其上安装有多层电子组件1000的安装板1100的图7，多层电子组件1000的镀层141和142可通过设置在板180上的电极焊盘181和182以及焊料171和172接合到板180。
170.另外，当内电极121和122在第一方向上彼此堆叠时，多层电子组件1000可水平地安装在板180上，使得内电极121和122平行于板180的其上安装有多层电子组件的表面。然而，本公开不限于水平安装，并且当内电极121和122在第三方向上彼此堆叠时，多层电子组件可垂直地安装在板180上，使得内电极121和122垂直于板180的其上安装有多层电子组件的表面。
171.多层电子组件1000不限于特定尺寸。
172.然而，为了使多层电子组件具有较小的尺寸并同时具有较高的电容，需要通过使介电层和内电极均具有较小的厚度来增加堆叠的层数。因此，根据本公开，尺寸为1005(即，长度
×
宽度为1.0mm
×
0.5mm)或更小的多层电子组件1000可具有更显著提高的可靠性和每单位体积的电容。
173.因此，根据本公开，考虑到制造误差、外电极的尺寸等，当多层电子组件1000具有1.1mm或更小的长度以及0.55mm或更小的宽度时，多层电子组件1000可具有更显著提高的可靠性。这里，多层电子组件1000的长度可表示多层电子组件1000在第二方向上的最大尺寸，并且多层电子组件1000的宽度可表示多层电子组件1000在第三方向上的最大尺寸。
174.图8是示意性地示出根据本公开的另一示例性实施例的多层电子组件1001的立体图，并且图9是沿图8的线ii-ii'截取的截面图。
175.参照图8和图9，根据本公开的另一示例性实施例的多层电子组件1001可具有均设置在第一表面的延长线e1下方的第一镀层141-1和第二镀层142-1。因此，可在当将多层电子组件安装在板上时使焊料的高度最小化，并且可使安装多层电子组件的空间最小化。
176.另外，绝缘层151-1可延伸到第一表面的延长线e1或第一表面的延长线e1下方以分别与第一镀层141-1和第二镀层142-1接触。
177.图10是图9的区域p2的放大图。
178.参照图10，第一镀层141-1和第二镀层142-1可设置在第一表面的延长线e1下方，并且绝缘层151-1可延伸到第一表面的延长线e1下方以分别与第一镀层141-1和第二镀层142-1接触，因此凹部r也可设置在第一表面的延长线e1下方。因此，可提高绝缘层151-1与第一镀层141-1之间的结合力以及绝缘层151-1第二镀层142-1之间的结合力，且使多层电子组件安装在板上的空间最小化，从而提高在将多层电子组件在安装在板上时多层电子组件的粘附力。
179.另外，凹部r可设置在第一表面的延长线e1下方，因此即使当水分通过凹部r渗透时，也可抑制水分到达电容形成部ac，从而提高多层电子组件的防潮可靠性。
180.图11是示意性地示出根据本公开的另一示例性实施例的多层电子组件1002的立体图，并且图12是沿图11的线iii-iii'截取的截面图。
181.参照图11和图12，根据本公开的另一示例性实施例的多层电子组件1002还可包括附加绝缘层161，附加绝缘层161设置在第一表面1上并且设置在第一带部131b和第二带部132b之间。因此，可防止在高压电流下可能在第一带部131b和第二带部132b之间产生的漏电流等。
182.附加绝缘层161不限于特定类型。例如，像绝缘层151一样，附加绝缘层161可包括包含硅(si)的玻璃材料。然而，不必须将附加绝缘层161和绝缘层151限制为相同的材料，并且绝缘层151和附加绝缘层161可利用彼此不同的材料制成。例如，绝缘层可包括选自环氧树脂、丙烯酸树脂、乙基纤维素等中的一种或更多种。另外，除了聚合物树脂之外，附加绝缘层161还可包括选自二氧化钛(tio2)、钛酸钡(batio3)、二氧化硅(sio2)、氧化铝(al2o3)、氧化钡(bao)等中的一种或更多种作为添加剂。因此，附加绝缘层可具有提高的与主体或外电极的结合力。
183.图13是示意性地示出根据本公开的另一示例性实施例的多层电子组件1003的立体图，并且图14是沿图13的线iv-iv'截取的截面图。
184.参照图13和图14，在根据另一示例性实施例的多层电子组件1003中，h1《h2，其中，h1表示从第一表面1到第一内电极121和第二内电极122中最靠近第一表面1设置的内电极测量的在第一方向上的平均尺寸，并且h2表示第一镀层141-3在第一方向上的从第一表面1的延长线到第一镀层141-3的设置在第一连接部131a上的端部以及第二镀层142-3在第一方向上的从第一表面1的延长线到第二镀层142-3的设置在第二连接部132a上的端部测量的平均尺寸。因此，在将多层电子组件安装在板上时，可通过增加多层电子组件与焊料接触的面积来提高粘附力。
185.h2《t/2，其中，t表示主体110在第一方向上的平均尺寸。也就是说，h1《h2《t/2。原因在于，当h2为t/2或更大时，通过绝缘层提高的防潮可靠性可能降低。
186.h1、h2和t可以是各自通过如下方式获得的值：对在多层电子组件1003的在第三方向上的五个等间隔点处沿第一方向和第二方向切割的截面(即，l-t截面)中测量的值求平均。h1可表示在每个截面中最靠近第一表面1设置的内电极连接到外电极的点处测量的值的平均值，h2可表示基于镀层141-3和142-3的与外电极接触的端部测量的值的平均值，并
且在测量h1和h2时用作基准的第一表面的延长线可相同。另外，t可以是在每个截面中测量主体110在第一方向上的最大尺寸之后得到的平均值。
187.图15是图14的区域p3的放大图。
188.参照图15，第一镀层141-3的端部与绝缘层151-3的端部可在它们在第一外电极131上的接触点处彼此接触，第二镀层142-3的端部与绝缘层151-3的端部可在它们在第二外电极132上的接触点处彼此接触，并且第一镀层141-3的端部和绝缘层151-3的端部可均具有朝向它们的接触点越来越小的厚度，第二镀层142-3的端部和绝缘层151-3的端部可均具有朝向它们的接触点越来越小的厚度，从而在将多层电子组件安装在板上时，提高多层电子组件的粘附力。另外，当h1《h2时，可增加多层电子组件与焊料接触的面积，从而进一步提高多层电子组件的粘附力。
189.另外，当h1《h2《t/2时，可通过绝缘层保持提高的防潮可靠性，从而防止防潮可靠性由于形成凹部r而降低。
190.图16是示意性地示出根据本公开的另一示例性实施例的多层电子组件1004的立体图，并且图17是沿图16的线v-v'截取的截面图。
191.参照图16和图17，在根据本公开的另一示例性实施例的多层电子组件1004中，第一带部131b-4的平均长度b1可大于第三带部131c-4的平均长度b3，并且第二带部132b-4的平均长度b2可大于第四带部132c-4的平均长度b4。因此，当将多层电子组件安装在板上时，可通过增加多层电子组件与焊料接触的面积来提高粘附力。
192.更具体地，b3《b1且b4《b2，其中，b1表示第一带部131b-4在第二方向上的从第三表面3的延长线e3到第一带部131b-4的端部测量的平均尺寸，b2表示第二带部132b-4在第二方向上的从第四表面4的延长线e4到第二带部132b-4的端部测量的平均尺寸，b3表示第三带部131c-4在第二方向上的从第三表面3的延长线e3到第三带部131c-4的端部测量的平均尺寸，并且b4表示第四带部132c-4在第二方向上的从第四表面4的延长线e4到第四带部132c-4的端部测量的平均尺寸。
193.这里，0.2≤b1/l≤0.4且0.2≤b2/l≤0.4，其中，l表示主体110在第二方向上的平均尺寸。
194.b1、b2、b3、b4和l可以是各自通过如下方式获得的值：对在多层电子组件1004的在第三方向上的五个等间隔点处沿第一方向和第二方向切割的截面(即，l-t截面)中测量的值求平均。
195.另外，第一外电极131-4可包括从第一连接部131a-4延伸到第五表面的一部分和第六表面的一部分上的第一侧带部，并且第二外电极132-4可包括从第二连接部132a-4延伸到第五表面的一部分和第六表面的一部分的第二侧带部。这里，第一侧带部和第二侧带部可具有随着更靠近第一表面而在第二方向上逐渐增大的尺寸。也就是说，第一侧带部和第二侧带部可具有渐缩形状或梯形形状。
196.此外，b3≤g1且b4≤g2，其中，b3表示第三带部131c-4在第二方向上的从第三表面3的延长线e3到第三带部131c-4的端部测量的平均尺寸，b4表示第四带部132c-4在第二方向上的从第四表面4的延长线e4到第四带部132c-4的端部测量的平均尺寸，g1表示第三表面和第二内电极122彼此间隔开的区域在第二方向上的平均尺寸，并且g2表示第四表面和第一内电极121彼此间隔开的区域在第二方向上的平均尺寸。因此，可使外电极的体积最小
化，从而提高多层电子组件1004的每单位体积的电容。
197.在从多层电子组件1004在第三方向上的中央沿第一方向和第二方向切割的截面中，g1可表示通过如下方式获得的值：对从位于主体在第一方向上的中央的任意五个第二内电极到与第二内电极间隔开的第三表面测量的在第二方向上的尺寸求平均，并且g2可表示通过如下方式获得的值：对从位于所述主体在第一方向上的中央的任意五个第一内电极到与第一内电极间隔开的第四表面测量的在第二方向上的尺寸求平均。
198.此外，g1和g2可表示各自通过如下方式获得的值：从多层电子组件1004在第三方向上的五个等间隔点处沿第一方向和第二方向切割的截面(即，l-t截面)测量g1和g2的值，并且可通过对测量值求平均使g1和g2的值更一般化。
199.然而，并不旨在将本公开限制于b3≤g1且b4≤g2，并且也可包括b3≥g1且b4≥g2的情况作为本公开的另一示例性实施例。因此，在另一示例性实施例中，b3≥g1且b4≥g2，其中，b3表示第三带部在第二方向上的从第三表面3的延长线到第三带部的端部测量的平均尺寸，b4表示第四带部在第二方向上的从第四表面4的延长线到第四带部的端部测量的平均尺寸，g1表示第三表面和第二内电极彼此间隔开的区域在第二方向上的平均尺寸，并且g2表示所述第四表面和第一内电极彼此间隔开的区域在第二方向上的平均尺寸。
200.在另一示例性实施例中，b1≥g1且b2≥g2，其中，b1表示第一带部在第二方向上的从第三表面的延长线e3到第一带部的端部测量的平均尺寸，并且b2表示第二带部在第二方向上的从第四表面的延长线e4到第二带部的端部测量的平均尺寸。因此，可提高多层电子组件1004与板180的粘附力。
201.图18是示意性地示出根据本公开的另一示例性实施例的多层电子组件1005的立体图，并且图19是沿图18的线vi-vi'截取的截面图。
202.参照图18和图19，根据本公开的另一示例性实施例的多层电子组件1005的第一外电极131-5和第二外电极132-5可不设置在第二表面上，并且第一外电极131-5可设置在第三表面和第一表面上且第二外电极132-5可设置在第四表面和第一表面上，以各自具有l形。也就是说，第一外电极131-5和第二外电极132-5可设置在第二表面的延长线下方。
203.第一外电极131-5可包括设置在第三表面3上的第一连接部131a-5和从第一连接部131a-5延伸到第一表面1的一部分上的第一带部131b-5，并且第二外电极132-5可包括设置在第四表面4上的第二连接部132a-5和从第二连接部132a-5延伸到第一表面1的一部分上的第二带部132b-5。外电极131-5和132-5可不设置在第二表面2上，并且绝缘层151-5可覆盖整个第二表面2。因此，可使外电极131-5和132-5的体积最小化，从而进一步提高多层电子组件1005的每单位体积的电容。然而，绝缘层151-5不限于覆盖整个第二表面2。
204.另外，绝缘层151-5可部分地覆盖第五表面和第六表面，从而进一步提高多层电子组件的可靠性。这里，第五表面和第六表面的未被绝缘层151-5覆盖的部分可暴露在外部。
205.此外，绝缘层151-5可完全覆盖第五表面和第六表面。在这种情况下，第五表面和第六表面可都不暴露在外部，以进一步提高防潮可靠性。
206.第一镀层141-5可设置在第一带部131b-5上，并且第二镀层142-5可设置在第二带部132b-5上。第一镀层141-5和第二镀层142-5可分别延伸到第一连接部131a-5的一部分上和第二连接部132a-5的一部分上。
207.这里，外电极131-5和132-5可都不设置在第五表面5和第六表面6上。也就是说，外
电极131-5和132-5可仅设置在第三表面、第四表面和第一表面上。
208.h1《h2，其中，h1表示从第一表面1到第一内电极121和第二内电极122中最靠近第一表面1设置的内电极测量的在第一方向上的平均尺寸，并且h2表示第一镀层141-5在第一方向上的从第一表面1的延长线到第一镀层141-5的设置在第一连接部131a-5上的端部以及第二镀层142-5在第一方向上的从第一表面1的延长线到第二镀层142-5的设置在第二连接部132a-5上的端部测量的平均尺寸。因此，可在将多层电子组件安装在板上时通过增加多层电子组件与焊料接触的面积来提高粘附力，并且可增加外电极和镀层彼此接触的面积，从而抑制等效串联电阻(esr)的增加。
209.h2《t/2，其中，t表示主体110在第一方向上的平均尺寸。也就是说，h1《h2《t/2。原因在于，当h2为t/2或更大时，通过绝缘层提高的防潮可靠性可能降低。
210.另外，第一镀层141-5可在第三表面上覆盖绝缘层151-1的一部分，第二镀层142-5可在第四表面上覆盖绝缘层151-1的一部分。也就是说，第一镀层141-5可覆盖绝缘层151-5在第三表面上的端部，第二镀层142-5可覆盖绝缘层151-5在第四表面上的端部。因此，可增强绝缘层与镀层的结合力，从而提高多层电子组件的可靠性。
211.另外，绝缘层151-5可在第三表面上覆盖第一镀层141-5的一部分，绝缘层151-5可在第四表面上覆盖第二镀层142-5的一部分。也就是说，绝缘层可覆盖镀层在第三表面和第四表面上的端部。因此，可增强绝缘层与镀层的结合力，从而提高多层电子组件的可靠性。
212.图20示出了图18的变型示例(多层电子组件1006)。
213.参照图20，在根据本公开的另一示例性实施例的多层电子组件1005的变型示例(多层电子组件1006)中，第一附加电极层134可设置在第一连接部131a-6与第三表面之间，并且第二附加电极层135可设置在第二连接部132a-6与第四表面之间。第一附加电极层134可设置成不偏离第三表面，并且第二附加电极层135可设置成不偏离第四表面。第一附加电极层134和第二附加电极层135可改善外电极与内电极之间的电连接性，并且与外电极具有优异的结合力，因此用于进一步提高外电极的机械结合力。
214.第一外电极131-6和第二外电极132-6可均具有l形(其中，第一外电极和第二外电极都不设置在第二表面上)。
215.第一外电极131-6可包括设置在第一附加电极层134上的第一连接部131a-6和从第一连接部131a-6延伸到第一表面1的一部分上的第一带部131b-6，并且第二外电极132-6可包括设置在第二附加电极层135上的第二连接部132a-6和从第二连接部132a-6延伸到第一表面1的一部分上的第二带部132b-6。
216.另外，第一附加电极层134和第二附加电极层135可各自利用任意材料(诸如金属)制成，只要该材料具有导电性即可，并且第一附加电极层134和第二附加电极层135可使用考虑到电特性、结构稳定性等而确定的特定材料。另外，第一附加电极层134和第二附加电极层135可均是包括导电金属和玻璃的烧制电极，或者第一附加电极层134和第二附加电极层135可均是包括导电金属和树脂的树脂基电极。另外，第一附加电极层134和第二附加电极层135可通过将包括导电金属的片转印到主体来形成。
217.包括在第一附加电极层134和第二附加电极层135中的导电金属可使用具有优异导电性的金属材料，并且没有特别限制。例如，该导电金属可以是铜(cu)、镍(ni)、钯(pd)、银(ag)、锡(sn)、铬(cr)以及它们的合金中的至少一种。第一附加电极层134和第二附加电
极层135可包括镍(ni)和镍(ni)合金中的至少一种，从而进一步改善其与包括镍(ni)的内电极的连接性。
218.图21是示意性地示出根据本公开的另一示例性实施例的多层电子组件1007的立体图，并且图22是沿图21的线vii-vii'截取的截面图。
219.参照图21和图22，在根据本公开的另一示例性实施例的多层电子组件1007中，第一镀层141-6的平均厚度t1可小于绝缘层151-6的平均厚度t2，第二镀层142-6的平均厚度t1可小于绝缘层151-6的平均厚度t2。
220.绝缘层151-6可用于防止外部水分或镀液的渗透。然而，绝缘层151-6可能与镀层141-6和142-6具有弱连接性，这可能导致镀层141-6和142-6的脱层。当镀层脱层时，多层电子组件与板180的粘附力可能减小。这里，镀层141-6和142-6的脱层可表示镀层部分地脱落或与外电极131-5和132-5物理分离。镀层和绝缘层之间的连接性可能较弱。在这种情况下，绝缘层和镀层之间的界面处的间隙变宽或者异物渗入的可能性增大，这可能使镀层容易受到外部冲击然后脱层。
221.根据本公开的另一示例性实施例，镀层的平均厚度t1可小于绝缘层的平均厚度t2，从而减小镀层和绝缘层彼此接触的面积。因此，可抑制脱层的发生，从而提高多层电子组件1000与板180的粘附力。
222.第一镀层141-6的平均厚度t1和第二镀层142-6的平均厚度t1可以是分别通过如下方式获得的值：对第一镀层141-6的在第一连接部131a-5上的五个等间隔点处测量的厚度和第一镀层141-6的在第一带部131b-5上的五个等间隔点处测量的厚度求平均，以及对第二镀层142-6的在第二连接部132a-5上的五个等间隔点处测量的厚度和第二镀层142-6的在第二带部132b-5上的五个等间隔点处测量的厚度求平均，并且绝缘层151-6的平均厚度t2可以是通过如下方式获得的值：对绝缘层151-6的在第一连接部131a-5上的五个等间隔点处测量的厚度和在第二连接部132a-5上的五个等间隔点处测量的厚度求平均。
223.图23是示意性地示出根据本公开的另一示例性实施例的多层电子组件2000的立体图，并且图24是沿图23的线viii-viii'截取的截面图。
224.在下文中，参照图23和图24详细描述根据本公开的另一示例性实施例的多层电子组件2000。然而，省略了与上述内容重复的内容，以避免重复描述。
225.根据本公开的另一示例性实施例的多层电子组件2000可包括：主体110，包括介电层111以及第一内电极121和第二内电极122，第一内电极121和第二内电极122交替设置，且介电层介于第一内电极121和第二内电极122之间，并且主体110具有在第一方向上彼此相对的第一表面1和第二表面2、连接到第一表面和第二表面并在第二方向上彼此相对的第三表面3和第四表面4以及连接到第一表面至第四表面并在第三方向上彼此相对的第五表面5和第六表面6；第一外电极231，包括设置在第三表面上的第一连接电极231a和设置在第一表面上并连接到第一连接电极的第一带电极231b；第二外电极232，包括设置在第四表面上的第二连接电极232a和设置在第一表面上并连接到第二连接电极的第二带电极232b；第一绝缘层251，设置在第一连接电极上；第二绝缘层252，设置在第二连接电极上；第一镀层241，设置在第一带电极上；以及第二镀层242，设置在第二带电极上，其中，第一镀层的端部与第一绝缘层的端部在它们在第一外电极上的接触点处彼此接触，第二镀层的端部与第二绝缘层的端部在它们在第二外电极上的接触点处彼此接触，并且第一镀层的端部和第一绝
缘层的端部可均具有朝向它们的接触点越来越小的厚度，第二镀层的端部和第二绝缘层的端部可均具有朝向它们的接触点越来越小的厚度。
226.第一连接电极231a可设置在第三表面3上以连接到第一内电极121，并且第二连接电极232a可设置在第四表面4上以连接到第二内电极122。另外，第一绝缘层251可设置在第一连接电极231a上，并且第二绝缘层252可设置在第二连接电极232a上。
227.通常，外电极可主要使用包括导电金属的膏形成，即，将主体的使内电极暴露的表面浸入膏中的方法。然而，通过浸渍法形成的外电极在其位于主体的厚度方向上的中央部分处可能具有过大的厚度。此外，即使不具有通过浸渍法形成的外电极的这种厚度不均匀问题，由于内电极可暴露于主体的第三表面和第四表面，因此，为了抑制水分和镀液通过外电极渗透，设置在第三表面和第四表面上的外电极可能也具有预定厚度或更大的厚度。
228.另一方面，在本公开中，多层电子组件2000可包括设置在连接电极231a和232a上的绝缘层251和252，从而即使当第三表面和第四表面(内电极暴露于第三表面和第四表面)上的连接电极231a和232a具有较小厚度时也确保足够的可靠性。
229.第一连接电极231a和第二连接电极232a可各自具有与第三表面的形状和第四表面的形状对应的形状，并且第一连接电极231a的面向主体110的表面和第二连接电极232a的面向主体110的表面可各自具有与主体110的第三表面的面积和第四表面的面积相同的面积。第一连接电极231a和第二连接电极232a可各自设置成不偏离第三表面3和第四表面4。连接电极231a和232a可不延伸到主体110的第一表面1、第二表面2、第五表面5和第六表面6上。具体地，在另一示例性实施例中，第一连接电极231a和第二连接电极232a可与第五表面和第六表面间隔开。因此，可在确保内电极121和122与外电极231和232之间的充分连接的同时使外电极的体积最小化，从而提高多层电子组件2000的每单位体积的电容。
230.就这一点而言，第一连接电极231a和第二连接电极232a可与第二表面2间隔开。也就是说，外电极231和232可都不设置在第二表面上以进一步使外电极231和232的体积最小化，从而进一步提高多层电子组件2000的每单位体积的电容。
231.然而，连接电极231a和232a可包括延伸到主体110的拐角上的拐角部。也就是说，在另一示例性实施例中，第一连接电极可包括延伸到1-3拐角和2-3拐角上的拐角部(未示出)，并且第二连接电极可包括延伸到1-4拐角和2-4拐角上的拐角部(未示出)。
232.另外，与通过常规浸渍法形成的外电极相比，连接电极231a和232a可具有均匀且小的厚度。
233.形成连接电极231a和232a的方法没有特别限制。例如，可通过在第三表面和第四表面上转印包括导电金属和有机材料(诸如粘合剂)的片来形成连接电极。然而，连接电极的形成方法不限于此，并且连接电极可通过在第三表面和第四表面上镀覆导电金属来形成。也就是说，连接电极231a和232a可以是镀层或通过烧制导电金属而形成的烧制层。
234.连接电极231a和232a中的每个的厚度没有特别限制，并且可以是例如2μm至7μm。这里，连接电极231a和232a中的每个的厚度可表示最大厚度，并且表示连接电极231a和232a中的每个在第二方向上的尺寸。
235.在另一示例性实施例中，第一连接电极231a和第二连接电极232a可包括玻璃以及与内电极121和122中包括的金属相同的金属。第一连接电极231a和第二连接电极232a可包括与内电极121和122中包括的金属相同的金属，因此与内电极121和122具有改善的电连接
性，并且第一连接电极231a和第二连接电极232a可包括玻璃，因此与主体110具有提高的结合力和/或与绝缘层251和252具有提高的结合力。这里，连接电极231a和232a中的与包括在内电极121和122中的金属相同的金属可以是镍(ni)。
236.第一绝缘层251和第二绝缘层252可各自设置在第一连接电极231a和第二连接电极232a上，从而用于防止在第一连接电极231a和第二连接电极232a的至少一部分上形成镀层。另外，第一绝缘层251和第二绝缘层252可提高密封特性，从而用于使外部水分或镀液的渗透最小化。
237.第一绝缘层251和第二绝缘层252可包括对镀液具有优异耐受性的玻璃材料(例如，包含硅(si)的玻璃材料)。然而，绝缘层不限于此，并且可包括具有如下强度的材料：保护多层电子组件2000免受由热收缩引起的拉伸应力。另外，绝缘层251和252可包括一种成分或多种成分，并且可包括选自二氧化钛(tio2)、钛酸钡(batio3)、二氧化硅(sio2)、氧化铝(al2o3)、氧化钡(bao)等中的一种或更多种作为添加剂，以提高其与主体110的结合力和/或与外电极231和232的结合力。
238.第一带电极231b和第二带电极232b可设置在主体110的第一表面1上。第一带电极231b和第二带电极232b可各自与第一连接电极231a和第二连接电极232a接触，因此各自电连接到第一内电极121和第二内电极122。
239.通过常规浸渍法形成的外电极可能在第三表面和第四表面上具有大的厚度，而且可部分地延伸到第一表面、第二表面、第五表面和第六表面上，因此难以确保高的有效体积比。
240.另一方面，本公开的另一示例性实施例的多层电子组件可具有：第一连接电极231a和第二连接电极232a，设置在主体的使内电极暴露的表面上；以及第一带电极231b和第二带电极232b，设置在主体的将多层电子组件安装在板上时朝向板的表面上，从而确保高的有效体积比。
241.另外，当内电极121和122在第一方向上彼此堆叠时，多层电子组件2000可水平地安装在板上，使得内电极121和122平行于板的在其上安装多层电子组件的表面。然而，本公开不限于水平安装，并且当内电极121和122在第三方向上彼此堆叠时，多层电子组件可垂直地安装在板上，使得内电极121和122垂直于板的在其上安装多层电子组件的表面。
242.第一带电极231b和第二带电极232b可利用任意材料(诸如金属)制成，只要该材料具有导电性即可，并且第一带电极231b和第二带电极232b可使用考虑到电特性、结构稳定性等而确定的特定材料。例如，第一带电极231b和第二带电极232b可以是包括导电金属和玻璃的烧制电极，并且使用将包括导电金属和玻璃的膏涂覆到主体的第一表面的方法形成。然而，带电极不限于此，并且可以是在主体的第一表面上镀覆导电金属的镀层。
243.包括在第一带电极231b和第二带电极232b中的导电金属可使用具有优异导电性的金属材料，并且没有特别限制。例如，该导电金属可以是镍(ni)、铜(cu)以及它们的合金中的至少一种，并且可包括与内电极121和122中包括的金属相同的金属。
244.在另一示例性实施例中，第一镀层241的端部与第一绝缘层251的端部可在它们在第一外电极231上的接触点处彼此接触，第二镀层242的端部与第二绝缘层252的端部可在它们在第二外电极232上的接触点处彼此接触，并且第一镀层241的端部和第一绝缘层251的端部可均具有朝向它们的接触点越来越小的厚度，第二镀层242的端部和第二绝缘层252
的端部可均具有朝向它们的接触点越来越小的厚度。
245.因此，即使当第一镀层241的平均厚度与第一绝缘层251的平均厚度彼此基本相同，并且第二镀层242的平均厚度与第二绝缘层252的平均厚度彼此基本相同时，也可使第一镀层241与第一绝缘层251接触的面积以及第二镀层242与第二绝缘层252接触的面积最小化，从而提高多层电子组件2000的总结合力。
246.在另一示例性实施例中，第一镀层241的端部与第一绝缘层251的端部可彼此接触以形成凹部，第二镀层242的端部与第二绝缘层252的端部可彼此接触以形成凹部，所述凹部具有朝向主体110凹入的形状。因此，可使第一镀层241与第一绝缘层251彼此接触的面积以及第二镀层242与第二绝缘层252彼此接触的面积最小化，从而降低发生脱层的可能性，并提高多层电子组件2000的粘附力。
247.在另一示例性实施例中，1/20≤t3/t2≤1/5，其中，t2表示绝缘层的平均厚度，并且t3表示绝缘层在第二方向上的从接触点中的位于第二方向上的最外端上的点到第一外电极和第二外电极中更靠近该点的外电极的外表面测量的平均尺寸。因此，可提高多层电子组件2000的粘附力和对外部水分渗透的抵抗力。
248.在另一示例性实施例中，第一镀层241的端部与第一绝缘层251的端部可在第一表面的延长线下方彼此接触，并且第二镀层242的端部与第二绝缘层252的端部可在第一表面的延长线下方彼此接触。在这种情况下，可防止在安装在板上的多层电子组件的第三表面和第四表面上形成焊脚或者使安装在板上的多层电子组件的第三表面和第四表面上形成的焊脚最小化，从而降低由于多层电子组件之间的焊料而导致的短路的发生率。因此，可使安装在板上的多层电子组件之间的间隙进一步最小化，从而显著提高板上的多层电子组件的安装密度。
249.在另一示例性实施例中，第一绝缘层251可从第一连接电极231a延伸到第一带电极231b的一部分上，第二绝缘层252可从第二连接电极232a延伸到第二带电极232b的一部分上。在这种情况下，第一镀层241的端部和第一绝缘层251的端部可在它们在第一带电极231b上的接触点处彼此接触，第二镀层242的端部和第二绝缘层252的端部可在它们在第二带电极232b上的接触点处彼此接触。因此，当将多层电子组件安装在板上时，可防止在连接部上形成焊脚，从而进一步降低由于多层电子组件之间的焊料而导致的短路的发生率。因此，可使安装在板上的多层电子组件之间的间隙进一步最小化，从而显著提高板上的多层电子组件的安装密度。
250.另外，在另一示例性实施例中，为了确保密封特性和更高的强度，第一外电极231还可包括设置在第二表面2上并连接到第一连接电极231a的第三带电极(未示出)，并且第二外电极232还可包括设置在第二表面2上并连接到第二连接电极232a的第四带电极(未示出)。
251.在另一示例性实施例中，b1≥g1、b3≤g1、b2≥g2且b4≤g2，其中，b1表示从第三表面的延长线e3到第一带电极231b的端部的平均尺寸，b2表示从第四表面的延长线e4到第二带电极232b的端部的平均尺寸，b3表示从第三表面的延长线到第三带电极(未示出)的端部的平均尺寸，b4表示从第四表面的延长线到第四带电极(未示出)的端部的平均尺寸，g1表示第三表面和第二内电极122彼此间隔开的区域在第二方向上的平均尺寸，并且g2表示第四表面和第一内电极121彼此间隔开的区域在第二方向上的平均尺寸。因此，可使外电极的
体积最小化，从而提高多层电子组件2000的每单位体积的电容，并且同时增加在将多层电子组件安装在板上时多层电子组件与焊料接触的面积，从而提高粘附力。
252.然而，并不旨在将本公开限制于b1≥g1、b3≤g1、b2≥g2且b4≤g2，并且也可包括b1≥g1、b3≥g1、b2≥g2且b4≥g2的情况作为本公开的另一示例性实施例。因此，在另一示例性实施例中，b1≥g1、b3≥g1、b2≥g2且b4≥g2，其中，b1表示从第三表面的延长线e3到第一带电极231b的端部的平均尺寸，b2表示从第四表面的延长线e4到第二带电极232b的端部的平均尺寸，b3表示从第三表面的延长线到第三带电极(未示出)的端部的平均尺寸，b4表示从第四表面的延长线到第四带电极(未示出)的端部的平均尺寸，g1表示第三表面和第二内电极122彼此间隔开的区域在第二方向上的平均尺寸，并且g2表示第四表面和第一内电极121彼此间隔开的区域在第二方向上的平均尺寸。
253.第一镀层241可设置在第一带电极231b上，第二镀层242可设置在第二带电极232b上。第一镀层241和第二镀层242可使得多层电子组件更容易地安装在板上。镀层241和242不限于特定类型，可包括镍(ni)、锡(sn)、钯(pd)以及它们的合金中的至少一种，或者可包括多个层。
254.作为镀层241和242的更具体的示例，镀层241和242可以是例如镍(ni)镀层或锡(sn)镀层，或者可具有在第一带电极231b和第二带电极232b上依次形成的ni镀层和sn镀层。
255.在另一示例性实施例中，第一镀层241和第二镀层242可分别延伸为部分地覆盖第一连接电极231a和第二连接电极232a。
256.h1》h2，其中，h1表示从第一表面1到第一内电极121和第二内电极122中最靠近第一表面1设置的内电极测量的在第一方向上的平均尺寸，并且h2表示第一镀层241在第一方向上的从第一表面1的延长线到第一镀层241的设置在第一连接电极231a上的端部以及第二镀层242在第一方向上的从第一表面1的延长线到第二镀层242的设置在第二连接电极232a上的端部测量的平均尺寸。因此，可在镀覆工艺期间抑制镀液渗透到内电极中，从而使得多层电子组件具有提高的可靠性。
257.在另一示例性实施例中，第一绝缘层251和第二绝缘层252可分别与第一连接电极231a和第二连接电极232a直接接触，并且第一连接电极231a和第二连接电极232a可包括导电金属和玻璃。因此，镀层241和242可都不设置在第一连接电极231a和第二连接电极232a的外表面上的设置有绝缘层的区域中，从而有效地抑制镀液对外电极的侵蚀。
258.在另一示例性实施例中，第一绝缘层251和第二绝缘层252可分别与第一连接电极231a和第二连接电极232a直接接触，并且第一连接电极231a和第二连接电极232a可包括导电金属和树脂。因此，镀层241和242可都不设置在第一连接电极231a和第二连接电极232a的外表面上的设置有绝缘层的区域中，从而有效地抑制镀液对外电极的侵蚀。
259.在另一示例性实施例中，第一镀层241可覆盖第一绝缘层251的设置在第一外电极231上的端部，并且第二镀层242可覆盖第二绝缘层252的设置在第二外电极232上的端部。因此，可增强绝缘层与镀层的结合力，从而提高多层电子组件2000的可靠性。此外，可在外电极231和232上形成镀层241和242之前首先形成第一绝缘层251和第二绝缘层252，从而在形成镀层的工艺中更可靠地抑制镀液的渗透。由于在形成镀层之前形成绝缘层，所以镀层可覆盖绝缘层的端部。
260.在另一示例性实施例中，第一绝缘层251可覆盖第一镀层241的设置在第一外电极231上的端部，并且第二绝缘层252可覆盖第二镀层242的设置在第二外电极232上的端部。因此，可增强绝缘层与镀层的结合力，从而提高多层电子组件2000的可靠性。
261.图25示出了图23的变型示例(多层电子组件2001)。
262.参照图25，在根据本公开的另一示例性实施例的多层电子组件2000的变型示例(多层电子组件2001)中，第一绝缘层251-1和第二绝缘层252-1可延伸到第五表面5和第六表面6上并且彼此连接以成为一个绝缘层253-1。这里，通过将第一绝缘层和第二绝缘层彼此连接而形成的绝缘层253-1可部分地覆盖第五表面和第六表面。
263.图26是示意性地示出根据本公开的另一示例性实施例的多层电子组件2002的立体图，并且图27是沿图26的线ix-ix'截取的截面图。
264.参照图26和图27，根据本公开的另一示例性实施例的多层电子组件2002可具有均设置在第一表面的延长线e1下方的第一镀层241-2和第二镀层242-2。因此，可在将多层电子组件安装在板上时使焊料的高度最小化，并且可使安装多层电子组件的空间最小化。
265.另外，第一绝缘层251-2和第二绝缘层252-2可各自延伸到第一表面的延长线e1或第一表面的延长线e1下方以分别与第一镀层241-2和第二镀层242-2接触。
266.图28示出了图26的变型示例(多层电子组件2003)。
267.参照图28，在根据本公开的另一示例性实施例的多层电子组件2002的变型示例(多层电子组件2003)中，第一绝缘层251-3和第二绝缘层252-3可延伸到第五表面5和第六表面6上并且彼此连接以成为一个绝缘层253-3。这里，通过将第一绝缘层和第二绝缘层彼此连接而形成的绝缘层253-3可完全覆盖第五表面和第六表面。
268.图29是示意性地示出根据本公开的另一示例性实施例的多层电子组件2004的立体图，并且图30是沿图29的线x-x'截取的截面图。
269.参照图29和图30，根据本公开的另一示例性实施例的多层电子组件2004还可包括附加绝缘层261，附加绝缘层261设置在第一表面1上并且设置在第一带电极231b和第二带电极232b之间。因此，可防止在高压电流下可能在第一带电极231b和第二带电极232b之间产生的漏电流等。
270.附加绝缘层261不限于特定类型。例如，像绝缘层251-2和252-2一样，附加绝缘层261可包括包含硅(si)的玻璃材料。然而，不必须将附加绝缘层261与第一绝缘层251-2和第二绝缘层252-2限制为相同的材料，并且各个绝缘层可利用彼此不同的材料制成。例如，绝缘层可包括选自环氧树脂、丙烯酸树脂、乙基纤维素等中的一种或更多种。另外，除了聚合物树脂之外，附加绝缘层261还可包括选自二氧化钛(tio2)、钛酸钡(batio3)、二氧化硅(sio2)、氧化铝(al2o3)、氧化钡(bao)等中的一种或更多种作为添加剂。因此，附加绝缘层可与主体或外电极具有提高的结合力。
271.图31示出了图29的变型示例(多层电子组件2005)。
272.参照图31，在根据本公开的另一示例性实施例的多层电子组件2004的变型示例(多层电子组件2005)中，第一绝缘层251-5和第二绝缘层252-5可延伸到第五表面5和第六表面6上并且彼此连接以成为一个绝缘层253-5。
273.图32是示意性地示出根据本公开的另一示例性实施例的多层电子组件2006的立体图，并且图33是沿图32的线xi-xi'截取的截面图。
274.参照图32和图33，根据另一示例性实施例的多层电子组件2006可包括设置在第一连接电极231a上的第一绝缘层251-6和设置在第二连接电极232a上的第二绝缘层252-6，其中，h1《h2，其中，h1表示从第一表面1到第一内电极121和第二内电极122中最靠近第一表面1设置的内电极测量的在第一方向上的平均尺寸，并且h2表示第一镀层241-6在第一方向上的从第一表面1的延长线到第一镀层241-6的设置在第一连接电极231a上的端部以及第二镀层242-6在第一方向上的从第一表面1的延长线到第二镀层242-6的设置在第二连接电极232a上的端部测量的平均尺寸。因此，当将多层电子组件安装在板上时，可通过增加多层电子组件与焊料接触的面积来提高粘附力。
275.h2《t/2，其中，t表示主体110在第一方向上的平均尺寸。也就是说，h1《h2《t/2。原因在于，当h2为t/2或更大时，通过绝缘层提高的防潮可靠性可能降低。
276.图34示出了图32的变型示例(多层电子组件2007)。
277.参照图34，在根据本公开的另一示例性实施例的多层电子组件2006的变型示例(多层电子组件2007)中，第一绝缘层251-7和第二绝缘层252-7可延伸到第五表面5和第六表面6上并且彼此连接以成为一个绝缘层253-7。
278.图35是示意性地示出根据本公开的另一示例性实施例的多层电子组件2008的立体图，并且图36是沿图35的线xii-xii'截取的截面图。
279.参照图35和图36，在根据本公开的另一示例性实施例的多层电子组件2008中，第一绝缘层251-8和第二绝缘层252-8可延伸到第二表面2、第五表面5和第六表面6上并且彼此连接以成为一个绝缘层253-8。绝缘层253-8可覆盖整个第二表面以及第五表面的一部分和第六表面的一部分。
280.图37是示意性地示出根据本公开的另一示例性实施例的多层电子组件2009的立体图，并且图38是沿图37的线xiii-xiii'截取的截面图。
281.参照图37和图38，在根据本公开的另一示例性实施例的多层电子组件2009中，第一镀层241-9的平均厚度t1可小于第一绝缘层251-9的平均厚度t2，第二镀层242-9的平均厚度t1可小于第二绝缘层252-9的平均厚度t2。
282.根据本公开的另一示例性实施例，第一镀层241-9的平均厚度t1可小于第一绝缘层251-9的平均厚度t2，第二镀层242-9的平均厚度t1可小于第二绝缘层252-9的平均厚度t2，从而减小镀层和绝缘层彼此接触的面积。因此，可抑制脱层的发生，从而提高多层电子组件2009与板180的粘附力。
283.第一镀层241-9的平均厚度t1和第二镀层242-9的平均厚度t1可以是分别通过如下方式获得的值：对第一镀层241-9的在第一连接电极231a上的五个等间隔点处测量的厚度和第一镀层241-9的在第一带电极231b上的五个等间隔点处测量的厚度求平均，以及对第二镀层242-9的在第二连接电极232a上的五个等间隔点处测量的厚度和第二镀层242-9的在第二带电极232b上的五个等间隔点处测量的厚度求平均，并且第一绝缘层251-9的平均厚度t2和第二绝缘层252-9的平均厚度t2可以是分别通过如下方式获得的值：对第一绝缘层251-9的在第一连接电极231a上的五个等间隔点处测量的厚度求平均，以及对第二绝缘层252-9的在第二连接电极232a上的五个等间隔点处测量的厚度求平均。
284.图39示出了图37的变型示例(多层电子组件2010)。
285.参照图39，在根据本公开的另一示例性实施例的多层电子组件2009的变型示例
(多层电子组件2010)中，第一绝缘层251-10和第二绝缘层252-10可延伸到第五表面5和第六表面6上并且彼此连接以成为一个绝缘层253-10。
286.图40是示意性地示出根据本公开的另一示例性实施例的多层电子组件3000的立体图，图41是沿图40的线xiv-xiv'截取的截面图，并且图42是图41的区域k1的放大图。
287.参照图40至图42，根据本公开的另一示例性实施例的多层电子组件3000可包括：主体110，包括介电层111以及第一内电极121和第二内电极122，第一内电极121和第二内电极122交替设置，且介电层介于第一内电极121和第二内电极122之间，并且主体110具有在第一方向上彼此相对的第一表面和第二表面、连接到第一表面和第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到第一表面至第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极331，包括设置在第三表面上的第一连接部331a、从第一连接部延伸到第一表面的一部分上的第一带部331b以及从第一连接部延伸到将主体的第二表面和第三表面彼此连接的拐角上的第一拐角部331c；第二外电极332，包括设置在第四表面上的第二连接部332a、从第二连接部延伸到第一表面的一部分上的第二带部332b以及从第二连接部延伸到将主体的第二表面和第四表面彼此连接的拐角上的第二拐角部332c；绝缘层351，设置在第一连接部331a和第二连接部332a上，并且覆盖第二表面以及第一拐角部和第二拐角部；第一镀层341，设置在第一带部上；以及第二镀层342，设置在第二带部上，其中，绝缘层可包括有机硅类树脂。
288.在另一示例性实施例中，b3≤g1且b4≤g2，其中，b3表示第一拐角部331c在第二方向上的从第三表面的延长线到第一拐角部331c的端部测量的平均尺寸，b4表示第二拐角部332c在第二方向上的从第四表面的延长线到第二拐角部332c的端部测量的平均尺寸，g1表示第三表面和第二内电极彼此间隔开的区域在第二方向上的平均尺寸，并且g2表示第四表面和第一内电极彼此间隔开的区域在第二方向上的平均尺寸。因此，可使外电极331和332的体积最小化，从而提高多层电子组件3000的每单位体积的电容。
289.这里，b1≥g1且b2≥g2，其中，b1表示第一带部331b在第二方向上的从第三表面的延长线到第一带部331b的端部测量的平均尺寸，并且b2表示第二带部332b在第二方向上的从第四表面的延长线到第二带部332b的端部测量的平均尺寸。因此，当将多层电子组件安装在板上时，可通过增加多层电子组件与焊料接触的面积来提高粘附力。
290.根据另一示例性实施例的多层电子组件3000可包括主体110，主体110包括介电层111以及第一内电极121和第二内电极122，第一内电极121和第二内电极122交替设置，且介电层介于第一内电极121和第二内电极122之间，并且主体110具有在第一方向上彼此相对的第一表面和第二表面、连接到第一表面和第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到第一表面至第四表面并在第三方向上彼此相对的第五表面和第六表面。除了主体的第一表面和第二表面的端部收缩(将在下面描述)之外，多层电子组件3000的主体110可具有与多层电子组件1000的主体110的构造相同的构造。
291.外电极331和332可分别设置在主体110的第三表面3和第四表面4上。外电极331和332可包括分别设置在主体110的第三表面3和第四表面4上并且分别连接到第一内电极121和第二内电极122的第一外电极331和第二外电极332。
292.外电极331和332可包括：第一外电极331，包括设置在第三表面上的第一连接部331a、从第一连接部延伸到第一表面的一部分上的第一带部331b以及从第一连接部延伸到
将第二表面和第三表面彼此连接的拐角上的第一拐角部331c；以及第二外电极332，包括设置在第四表面上的第二连接部332a、从第二连接部延伸到第一表面的一部分上的第二带部332b以及从第二连接部延伸到将第二表面和第四表面彼此连接的拐角上的第二拐角部332c。第一连接部331a可在第三表面上连接到第一内电极121，并且第二连接部332a可在第四表面上连接到第二内电极122。
293.在另一示例性实施例中，第一连接部331a可与第五表面和第六表面间隔开，第二连接部332a可与第五表面和第六表面间隔开。因此，通过使外电极331和332的比例最小化，多层电子组件3000可具有更小的尺寸。
294.介电层111的没有设置内电极121和122的边缘区域可彼此叠置，因此，可能由于内电极121和122的厚度而产生台阶差。因此，将第一表面连接到第三表面至第六表面中的一个或更多个的拐角可基于第一表面朝向主体110在第一方向上的中央收缩，和/或将第二表面连接到第三表面至第六表面中的一个或更多个的拐角可基于第二表面朝向主体110在第一方向上的中央收缩。可选地，由于主体在烧结工艺中的收缩现象，将第一表面1与第三表面3、第四表面4、第五表面5和第六表面6彼此连接的拐角可基于第一表面朝向主体110在第一方向上的中央收缩，和/或将第二表面2与第三表面3、第四表面4、第五表面5和第六表面6彼此连接的拐角可基于第二表面朝向主体110在第一方向上的中央收缩。可选地，为了防止碎裂缺陷等，可执行单独的倒圆工艺以对将主体110的相应表面彼此连接的拐角倒圆，因此，将第一表面与第三表面至第六表面彼此连接的拐角和/或将第二表面与第三表面至第六表面彼此连接的拐角可均具有圆化形状。
295.拐角可包括将第一表面和第三表面彼此连接的1-3拐角c1-3、将第一表面和第四表面彼此连接的1-4拐角c1-4、将第二表面和第三表面彼此连接的2-3拐角c2-3以及将第二表面和第四表面彼此连接的2-4拐角c2-4。另外，拐角还可包括将第一表面和第五表面彼此连接的1-5拐角、将第一表面和第六表面彼此连接的1-6拐角、将第二表面和第五表面彼此连接的2-5拐角以及将第二表面和第六表面彼此连接的2-6拐角。然而，为了抑制由内电极121和122引起的台阶差，可通过以下方式形成边缘部114和115：将印刷有用于内电极的导电膏的陶瓷生片彼此堆叠以获得堆叠体，然后切割堆叠体以使得内电极暴露于电容形成部ac的在第三方向(即宽度方向)上的两个侧表面，并且在电容形成部ac的在第三方向(即宽度方向)上的两个侧表面上堆叠一个介电层或者两个或更多个介电层。在这种情况下，将第一表面与第五表面彼此连接的拐角和将第一表面与第六表面彼此连接的拐角以及将第二表面与第五表面彼此连接的拐角和将第二表面与第六表面彼此连接的拐角可不收缩。
296.另外，主体110的第一表面至第六表面通常可以是平坦表面，并且非平坦区域可以是拐角。另外，外电极331和332的设置在主体110的拐角上的区域可以是拐角部。
297.就这一点而言，第一拐角部331c可设置在第二表面的延长线e2下方，第二拐角部332c可设置在第二表面的延长线e2下方，并且第一拐角部331c可与第二表面2间隔开，第二拐角部332c可与第二表面2间隔开。也就是说，外电极331和332可都不设置在第二表面上，以使外电极331和332的体积进一步最小化，从而进一步提高多层电子组件3000的每单位体积的电容。另外，第一拐角部331c可设置在将第三表面和第二表面彼此连接的2-3拐角c2-3的一部分上，并且第二拐角部332c可设置在将第四表面和第二表面彼此连接的2-4拐角c2-4的一部分上。
298.第二表面的延长线e2可如下定义。
299.当在多层电子组件3000在宽度方向上的中央切割的长度-厚度截面(即，l-t截面)中，沿厚度方向绘制七条直线p0、p1、p2、p3、p4、p5和p6以从第三表面到第四表面在长度方向上以等间隔划分主体110时，第二表面的延长线e2可表示：穿过p2与第二表面彼此交汇的点以及p4与第二表面彼此交汇的点的直线。
300.另外，外电极331和332可利用具有导电性的任意材料(诸如金属)制成，可使用考虑到电特性、结构稳定性等而确定的特定材料，并且可具有多层结构。
301.外电极331和332可以是包括导电金属和玻璃的烧制电极，或者外电极331和332可以是包括导电金属和树脂的树脂基电极。
302.此外，外电极331和332可通过在主体上依次形成烧制电极和树脂基电极来制成。此外，外电极331和332可通过将包括导电金属的片转印到主体或者通过将包括导电金属的片转印到烧制电极来形成。
303.包括在外电极331和332中的导电金属可使用具有优异导电性的金属材料，并且没有特别限制。例如，该导电金属可以是铜(cu)、镍(ni)、钯(pd)、银(ag)、锡(sn)、铬(cr)以及它们的合金中的至少一种。外电极331和332可包括镍(ni)和镍(ni)合金中的至少一种，从而进一步改善其与包括镍(ni)的内电极121和122的连接性。
304.绝缘层351可设置在第一连接部331a和第二连接部332a上。
305.第一连接部331a和第二连接部332a可以是直接连接到内电极121和122的部分，因此，是在镀覆工艺中镀液渗透或在实际使用多层电子组件时水分渗透的路径。在本公开中，绝缘层351可设置在连接部331a和332a上，从而防止外部水分的渗透或镀液的渗透。
306.绝缘层351可与第一镀层341和第二镀层342接触。这里，绝缘层351可与第一镀层341和第二镀层342接触以部分地覆盖第一镀层341的端部和第二镀层342的端部，或者第一镀层341和第二镀层342可与绝缘层351接触以部分地覆盖绝缘层351的端部。
307.绝缘层351可设置在第一连接部331a和第二连接部332a上，并且可覆盖第二表面以及第一拐角部331c和第二拐角部332c。另外，绝缘层351可覆盖第一拐角部331c的端部与主体110彼此接触的区域，并且绝缘层351可覆盖第二拐角部332c的端部与主体110彼此接触的区域，以阻截水分渗透的路径，从而进一步提高多层电子组件的防潮可靠性。
308.绝缘层351可设置在第二表面上并延伸到第一连接部331a和第二连接部332a上。另外，当外电极331和332都不设置在第二表面上时，绝缘层可覆盖整个第二表面。另外，绝缘层351不必须设置在第二表面上，绝缘层351可不设置在第二表面的局部或整个第二表面上，并且绝缘层351可分成两个绝缘层，且两个绝缘层分别设置在第一连接部331a和第二连接部332a上。然而，即使在这种情况下，绝缘层也可覆盖整个第一拐角部331c和整个第二拐角部332c。当绝缘层不设置在整个第二表面上时，绝缘层可设置在第二表面的延长线下方。另外，即使当绝缘层不设置在第二表面上时，绝缘层也可设置在第一连接部331a和第二连接部332a上并且延伸到第五表面和第六表面上以成为一个绝缘层。
309.在另一示例性实施例中，绝缘层351可部分地覆盖第五表面和第六表面，以提高多层电子组件的可靠性。这里，第五表面和第六表面的未被绝缘层覆盖的部分可暴露在外部。
310.此外，绝缘层351可完全覆盖第五表面和第六表面。在这种情况下，第五表面和第六表面可都不暴露在外部，以进一步提高防潮可靠性。
311.绝缘层351可用于防止在外电极331和332的设置有绝缘层351的区域上形成镀层341和342，并且可提高密封特性以使外部水分、镀液等的渗透最小化。绝缘层351的成分、组成、平均厚度和所得效果可与包括在多层电子组件1000或2000及其各种实施例中的绝缘层的成分、组成、平均厚度和所得效果相同，因此省略其描述。
312.第一镀层341和第二镀层342可分别设置在第一带部331b和第二带部332b上。镀层341和342可使得多层电子组件更容易地安装在板上，镀层341和342可设置在带部331b和332b上，以使安装多层电子组件的空间最小化，并且使镀液向内电极的渗透最小化，从而提高多层电子组件的可靠性。第一镀层341的一端和第二镀层342的一端可与第一表面接触，并且第一镀层341的另一端和第二镀层342的另一端可与绝缘层351接触。
313.镀层341和342不限于特定类型，可包括铜(cu)、镍(ni)、锡(sn)、银(ag)、金(au)、钯(pd)以及它们的合金中的至少一种，或者可包括多个层。
314.作为镀层341和342的更具体的示例，镀层341和342可以是镍(ni)镀层或锡(sn)镀层，或者镀层341和342可具有在第一带部331b和第二带部332b上依次形成的ni镀层和sn镀层。
315.在另一示例性实施例中，绝缘层351可与第一外电极331和第二外电极332直接接触，并且第一外电极331和第二外电极332可均包括导电金属和玻璃。因此，镀层341和342可都不设置在第一外电极331和第二外电极332的外表面上的设置有绝缘层351的区域中，从而有效地抑制镀液对外电极的侵蚀。
316.在另一示例性实施例中，绝缘层351可与第一外电极331和第二外电极332直接接触，并且第一外电极331和第二外电极332可均包括导电金属和树脂。因此，镀层341和342中可都不设置在第一外电极331和第二外电极332的外表面上的设置有绝缘层351的区域中，从而有效地抑制镀液对外电极的侵蚀。
317.在另一示例性实施例中，第一镀层341可覆盖绝缘层351的设置在第一外电极331上的端部，并且第二镀层342可覆盖绝缘层351的设置在第二外电极332上的端部。因此，可增强绝缘层与镀层的结合力，从而提高多层电子组件的可靠性。此外，可在外电极上形成镀层之前首先形成绝缘层，从而在形成镀层的工艺中更可靠地抑制镀液的渗透。由于在形成镀层之前形成绝缘层，所以镀层可覆盖绝缘层的端部。
318.在另一示例性实施例中，绝缘层351可覆盖第一镀层341的设置在第一外电极331上的端部，并且绝缘层351可覆盖第二镀层342的设置在第二外电极332上的端部。因此，可增强绝缘层351和镀层341和342的结合力，从而提高多层电子组件3000的可靠性。
319.在另一示例性实施例中，第一镀层341的端部和绝缘层351的端部可在它们在第一外电极331上的接触点处彼此接触，第二镀层342的端部和绝缘层351的端部可在它们在第二外电极332上的接触点处彼此接触，并且绝缘层351的端部和第一镀层341的端部可均具有朝向它们的接触点越来越小的厚度，绝缘层351的端部和第二镀层342的端部可均具有朝向它们的接触点越来越小的厚度。
320.因此，即使当第一镀层341的平均厚度与绝缘层351的平均厚度彼此基本相同，并且第二镀层342的平均厚度与绝缘层351的平均厚度彼此基本相同时，也可使第一镀层341与绝缘层351接触的面积以及第二镀层342与绝缘层351接触的面积最小化，从而提高多层电子组件3000的总结合力。
321.在另一示例性实施例中，第一镀层341的端部与绝缘层351的端部可彼此接触以形成凹部且第二镀层342的端部和绝缘层351的端部可彼此接触以形成凹部，所述凹部具有朝向主体110凹入的形状。因此，可使第一镀层341与绝缘层351彼此接触的面积以及第二镀层342与绝缘层351彼此接触的面积最小化，从而降低发生脱层的可能性，并提高多层电子组件3000的粘附力。
322.在另一示例性实施例中，1/20≤t3/t2≤1/5，其中，t2表示绝缘层的平均厚度，并且t3表示绝缘层在第二方向上的从接触点中的位于第二方向上的最外端上的点到第一外电极和第二外电极中更靠近该点的外电极的外表面测量的平均尺寸。因此，可提高多层电子组件3000的粘附力和对外部水分渗透的抵抗力。
323.在另一示例性实施例中，第一镀层341的端部和绝缘层351的端部可在第一表面的延长线下方彼此接触，第二镀层342的端部和绝缘层351的端部可在第一表面的延长线下方彼此接触。在这种情况下，可防止在安装在板上的多层电子组件的第三表面和第四表面上形成焊脚或者使安装在板上的多层电子组件的第三表面和第四表面上形成的焊脚最小化，从而降低由于多层电子组件之间的焊料而导致的短路的发生率。因此，可使安装在板上的多层电子组件之间的间隙进一步最小化，从而显著提高板上的多层电子组件的安装密度。
324.在另一示例性实施例中，绝缘层351可从第一连接部331a延伸到第一带部331b的一部分上且从第二连接部332a延伸到第二带部332b的一部分上。在这种情况下，第一镀层的端部与绝缘层的端部可在它们在第一带部331b上的接触点处彼此接触，第二镀层的端部与绝缘层的端部可在它们在第二带部332b上的接触点处彼此接触。因此，当将多层电子组件安装在板上时，可防止在连接部上形成焊脚，从而进一步降低由于多层电子组件之间的焊料而导致的短路的发生率。因此，可使安装在板上的多层电子组件之间的间隙进一步最小化，从而显著提高板上的多层电子组件的安装密度。
325.在另一示例性实施例中，第一镀层341和第二镀层342可分别延伸为部分地覆盖第一连接部331a和第二连接部332a。h1》h2，其中，h1表示从第一表面1到第一内电极121和第二内电极122中最靠近第一表面1设置的内电极测量的在第一方向上的平均尺寸，并且h2表示第一镀层341在第一方向上的从第一表面1的延长线到第一镀层341的设置在第一连接部331a上的端部以及第二镀层342在第一方向上的从第一表面1的延长线到第二镀层342的设置在第二连接部332a上的端部测量的平均尺寸。因此，可在镀覆工艺期间抑制镀液渗透到内电极中，从而使得多层电子组件具有提高的可靠性。
326.在另一示例性实施例中，h1《h2，其中，h1表示从第一表面1到第一内电极121和第二内电极122中最靠近第一表面设置的内电极测量的在第一方向上的平均尺寸，并且h2表示第一镀层341在第一方向上的从第一表面的延长线到第一镀层341的设置在第一连接部331a上的端部以及第二镀层342在第一方向上的从第一表面的延长线到第二镀层342的设置在第二连接部332a上的端部测量的平均尺寸。因此，当将多层电子组件安装在板上时，可通过增加多层电子组件与焊料接触的面积来提高粘附力。h2《t/2，其中，t表示主体110在第一方向上的平均尺寸。也就是说，h1《h2《t/2。原因在于，当h2为t/2或更大时，通过绝缘层提高的防潮可靠性可能降低。
327.在另一示例性实施例中，第一镀层341和第二镀层342可设置在第一表面的延长线下方。因此，可在将多层电子组件安装在板上时使焊料的高度最小化，并且可使安装多层电
子组件的空间最小化。另外，绝缘层351可延伸到第一表面的延长线下方以与第一镀层341和第二镀层342接触。
328.在另一示例性实施例中，0.2≤b1/l≤0.4且0.2≤b2/l≤0.4，其中，l表示主体在第二方向上的平均尺寸，b1表示第一带部在第二方向上的从第三表面的延长线到第一带部的端部测量的平均尺寸，并且b2表示第二带部在第二方向上的从第四表面的延长线到第二带部的端部测量的平均尺寸。
329.当b1/l和/或b2/l小于0.2时，可能难以确保足够的粘附力。另一方面，当b1/l和/或b2/l大于0.4时，在高压电流下在第一带部331b和第二带部332b之间可能产生漏电流，并且第一带部331b和第二带部332b可能由于镀覆工艺期间的镀覆扩散等而彼此电连接。
330.在另一示例性实施例中，多层电子组件还可包括附加绝缘层，附加绝缘层设置在第一表面上并且设置在第一带部331b和第二带部332b之间。因此，可防止在高压电流下可能在第一带部331b和第二带部332b之间产生的漏电流等。
331.附加绝缘层不限于特定类型。例如，像绝缘层351一样，附加绝缘层可包括包含硅(si)的玻璃材料。然而，不必须将附加绝缘层和绝缘层351限制为相同的材料，并且附加绝缘层和绝缘层351可利用彼此不同的材料制成。例如，附加绝缘层可包括选自环氧树脂、丙烯酸树脂、乙基纤维素等中的一种或更多种。另外，除了聚合树脂之外，附加绝缘层还可包括选自二氧化钛(tio2)、钛酸钡(batio3)、二氧化硅(sio2)、氧化铝(al2o3)、氧化钡(bao)等中的一种或更多种作为添加剂。因此，附加绝缘层可具有提高的与主体或外电极的结合力。
332.在另一示例性实施例中，b3《b1且b4《b2，其中，b1表示第一带部在第二方向上的从第三表面的延长线到第一带部的端部测量的平均尺寸，b2表示第二带部在第二方向上的从第四表面的延长线到第二带部的端部测量的平均尺寸，b3表示第一拐角部在第二方向上的从第三表面的延长线到第一拐角部的端部测量的平均尺寸，并且b4表示第二拐角部在第二方向上的从第四表面的延长线到第二拐角部的端部测量的平均尺寸。第一带部331b的平均长度可大于第一拐角部331c的平均长度，并且第二带部332b的平均长度可大于第二拐角部332c的平均长度。因此，当将多层电子组件安装在板上时，可通过增加多层电子组件与焊料接触的面积来提高粘附力。
333.更具体地，b3《b1且b4《b2，其中，b1表示第一带部331b在第二方向上的从第三表面3的延长线到第一带部331b的端部测量的平均尺寸，b2表示第二带部332b在第二方向上的从第四表面4的延长线到第二带部332b的端部测量的平均尺寸，b3表示第一拐角部331c在第二方向上的从第三表面3的延长线到第一拐角部331c的端部测量的平均尺寸，并且b4表示第二拐角部332c在第二方向上的从第四表面4的延长线到第二拐角部332c的端部测量的平均尺寸。
334.在另一示例性实施例中，第一镀层341的平均厚度和第二镀层342的平均厚度可小于绝缘层351的平均厚度。
335.绝缘层351可用于防止外部水分或镀液的渗透。然而，绝缘层351可能与镀层具有弱连接性，这可能导致镀层的脱层。当镀层脱层时，多层电子组件与板180的粘附力可能减小。这里，镀层的脱层可表示镀层部分地脱落或与外电极物理分离。镀层和绝缘层之间的连接性可能较弱。在这种情况下，绝缘层和镀层之间的界面处的间隙变宽或者异物渗入的可能性增大，这可能使镀层易受外部冲击然后脱层。
336.根据本公开的另一示例性实施例，镀层的平均厚度可小于绝缘层的平均厚度，从而减小镀层和绝缘层彼此接触的面积。因此，可抑制脱层的发生，从而提高多层电子组件3000与板的粘附力。
337.多层电子组件3000不限于特定尺寸。
338.然而，为了使多层电子组件具有较小的尺寸并且同时具有较高的电容，需要通过使介电层和内电极均具有较小的厚度来增加堆叠的层数。因此，根据本公开，尺寸为1005(即，长度
×
宽度为1.0mm
×
0.5mm)或更小的多层电子组件3000可具有更显著提高的可靠性和每单位体积的电容。
339.因此，考虑到制造误差、外电极的尺寸等，根据本公开，当多层电子组件3000具有1.1mm或更小的长度和0.55mm或更小的宽度时，多层电子组件3000可具有更显著提高的可靠性。这里，多层电子组件3000的长度可表示多层电子组件3000在第二方向上的最大尺寸，并且多层电子组件3000的宽度可表示多层电子组件3000在第三方向上的最大尺寸。
340.如上所述，本公开可提供一种通过包括设置在外电极的连接部上的绝缘层和设置在外电极的带部上的镀层而具有更高可靠性和提高的每单位体积的电容的多层电子组件。
341.本公开还可提供可安装在较小空间中的多层电子组件。
342.本公开还可提供一种多层电子组件，该多层电子组件可通过使绝缘层和镀层彼此接触的面积最小化而具有提高的结合力，并且在将多层电子组件安装在板上时具有提高的粘附力。
343.虽然上面已经示出和描述了示例性实施例，但是对于本领域技术人员将易于理解的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可进行修改和变型。

技术特征：
1.一种多层电子组件，包括：主体，包括介电层以及第一内电极和第二内电极，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间，并且所述主体具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极，包括设置在所述第三表面上的第一连接部、从所述第一连接部延伸到所述第一表面的一部分上的第一带部以及从所述第一连接部延伸到所述第二表面的一部分上的第三带部；第二外电极，包括设置在所述第四表面上的第二连接部、从所述第二连接部延伸到所述第一表面的一部分上的第二带部以及从所述第二连接部延伸到所述第二表面的一部分上的第四带部；绝缘层，设置在所述第一连接部和所述第二连接部上，并且覆盖所述第二表面以及所述第三带部和所述第四带部；第一镀层，设置在所述第一带部上；以及第二镀层，设置在所述第二带部上，其中，所述第一镀层的端部与所述绝缘层的端部在它们在所述第一外电极上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二外电极上的接触点处彼此接触，并且所述第一镀层的端部和所述绝缘层的端部均具有朝向它们的接触点减小的厚度，所述第二镀层的端部和所述绝缘层的端部均具有朝向它们的接触点减小的厚度。2.如权利要求1所述的多层电子组件，其中，所述第一镀层的端部与所述绝缘层的端部彼此接触的部分以及所述第二镀层的端部与所述绝缘层的端部彼此接触的部分均具有凹部，所述凹部具有朝向所述主体凹入的形状。3.如权利要求1所述的多层电子组件，其中，1/20≤t3/t2≤1/5，其中，t2表示所述绝缘层的平均厚度，并且t3表示所述绝缘层在所述第二方向上的从所述第一镀层的端部与所述绝缘层的端部之间的接触点中的位于所述第二方向上的最外端上的点到所述第一外电极的外表面以及从所述第二镀层的端部与所述绝缘层的端部之间的接触点中的位于所述第二方向上的最外端上的点到所述第二外电极的外表面测量的平均尺寸。4.如权利要求1所述的多层电子组件，其中，所述第一镀层的端部与所述绝缘层的端部在所述第一表面的延长线处或在所述第一表面的延长线下方彼此接触，所述第二镀层的端部与所述绝缘层的端部在所述第一表面的延长线处或在所述第一表面的延长线下方彼此接触。5.如权利要求1所述的多层电子组件，其中，所述绝缘层从所述第一连接部延伸到所述第一带部的一部分上且从所述第二连接部延伸到所述第二带部的一部分上，并且所述第一镀层的端部与所述绝缘层的端部在它们在所述第一带部上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二带部上的接触点处彼此接触。6.如权利要求1所述的多层电子组件，其中，h1>h2，其中，h1表示从所述第一表面到所
述第一内电极和所述第二内电极中最靠近所述第一表面设置的内电极测量的在所述第一方向上的平均尺寸，并且h2表示所述第一镀层在所述第一方向上的从所述第一表面的延长线到所述第一镀层的设置在所述第一连接部上的端部以及所述第二镀层在所述第一方向上的从所述第一表面的延长线到所述第二镀层的设置在所述第二连接部上的端部测量的平均尺寸。7.如权利要求1所述的多层电子组件，其中，h1<h2，其中，h1表示从所述第一表面到所述第一内电极和所述第二内电极中最靠近所述第一表面设置的内电极测量的在所述第一方向上的平均尺寸，并且h2表示所述第一镀层在所述第一方向上的从所述第一表面的延长线到所述第一镀层的设置在所述第一连接部上的端部以及所述第二镀层在所述第一方向上的从所述第一表面的延长线到所述第二镀层的设置在所述第二连接部上的端部测量的平均尺寸。8.如权利要求7所述的多层电子组件，其中，h2<t/2，其中，t表示所述主体在所述第一方向上的平均尺寸。9.如权利要求1所述的多层电子组件，其中，所述第一镀层的一部分设置在所述第一表面的延长线下方，并且所述第二镀层的一部分设置在所述第一表面的延长线下方。10.如权利要求1所述的多层电子组件，其中，0.2≤b1/l≤0.4且0.2≤b2/l≤0.4，其中，l表示所述主体在所述第二方向上的平均尺寸，b1表示所述第一带部在所述第二方向上的从所述第三表面的延长线到所述第一带部的端部测量的平均尺寸，并且b2表示所述第二带部在所述第二方向上的从所述第四表面的延长线到所述第二带部的端部测量的平均尺寸。11.如权利要求1所述的多层电子组件，所述多层电子组件还包括附加绝缘层，所述附加绝缘层设置在所述第一表面上并且设置在所述第一带部和所述第二带部之间。12.如权利要求1所述的多层电子组件，其中，所述第一外电极和所述第二外电极包括镍和镍合金中的至少一种。13.如权利要求1所述的多层电子组件，其中，b3<b1且b4<b2，其中，b1表示所述第一带部在所述第二方向上的从所述第三表面的延长线到所述第一带部的端部测量的平均尺寸，b2表示所述第二带部在所述第二方向上的从所述第四表面的延长线到所述第二带部的端部测量的平均尺寸，b3表示所述第三带部在所述第二方向上的从所述第三表面的延长线到所述第三带部的端部测量的平均尺寸，并且b4表示所述第四带部在所述第二方向上的从所述第四表面的延长线到所述第四带部的端部测量的平均尺寸。14.如权利要求1所述的多层电子组件，其中，所述多层电子组件在所述第二方向上的最大尺寸为1.1mm或更小，并且所述多层电子组件在所述第三方向上的最大尺寸为0.55mm或更小。15.如权利要求1所述的多层电子组件，其中，所述介电层具有0.35μm或更小的平均厚度。16.如权利要求1所述的多层电子组件，其中，所述第一内电极和所述第二内电极具有0.35μm或更小的平均厚度。17.如权利要求1所述的多层电子组件，其中，所述主体被划分为包括：电容形成部，在所述电容形成部中，所述第一内电极和所述第二内电极交替设置，且所
述介电层介于所述第一内电极和所述第二内电极之间；以及盖部，设置在所述电容形成部在所述第一方向上的两个表面中的每个上，其中，所述盖部在所述第一方向上具有15μm或更小的平均尺寸。18.如权利要求1所述的多层电子组件，其中，所述第一镀层的平均厚度小于所述绝缘层的平均厚度，并且所述第二镀层的平均厚度小于所述绝缘层的平均厚度。19.如权利要求1所述的多层电子组件，其中，所述第一镀层覆盖所述绝缘层的设置在所述第一外电极上的端部，并且所述第二镀层覆盖所述绝缘层的设置在所述第二外电极上的端部。20.如权利要求1所述的多层电子组件，其中，所述绝缘层覆盖所述第一镀层的设置在所述第一连接部上的端部，并且所述绝缘层覆盖所述第二镀层的设置在所述第二连接部上的端部。21.如权利要求1所述的多层电子组件，其中，所述第一镀层的端部在所述第二方向上与所述绝缘层的端部叠置，并且所述第二镀层的端部在所述第二方向上与所述绝缘层的端部叠置。22.如权利要求1所述的多层电子组件，其中，所述第一外电极还包括从所述第一连接部延伸到所述第五表面的一部分和所述第六表面的一部分上的第一侧带部，所述第二外电极还包括从所述第二连接部延伸到所述第五表面的一部分和所述第六表面的一部分上的第二侧带部，并且所述第一侧带部和所述第二侧带部具有随着更靠近所述第一表面而在所述第二方向上增大的尺寸。23.如权利要求1所述的多层电子组件，其中，所述第一外电极还包括从所述第一连接部延伸到所述第五表面的一部分和所述第六表面的一部分上的第一侧带部，所述第二外电极还包括从所述第二连接部延伸到所述第五表面的一部分和所述第六表面的一部分上的第二侧带部，并且所述绝缘层至少部分地覆盖所述第一侧带部和所述第二侧带部以及所述第五表面和所述第六表面。24.如权利要求1所述的多层电子组件，其中，所述第一外电极还包括从所述第一连接部延伸到所述第五表面的一部分和所述第六表面的一部分上的第一侧带部，所述第二外电极还包括从所述第二连接部延伸到所述第五表面的一部分和所述第六表面的一部分上的第二侧带部，并且所述绝缘层完全覆盖所述第一侧带部和所述第二侧带部，并且完全覆盖所述第五表面和所述第六表面。25.如权利要求1所述的多层电子组件，其中，b3≥g1且b4≥g2，其中，b3表示所述第三带部在所述第二方向上的从所述第三表面的延长线到所述第三带部的端部测量的平均尺寸，b4表示所述第四带部在所述第二方向上的从所述第四表面的延长线到所述第四带部的端部测量的平均尺寸，g1表示所述第三表面和所述第二内电极彼此间隔开的区域在所述第二方向上的平均尺寸，g2表示所述第四表面和所述第一内电极彼此间隔开的区域在所述第二方向上的平均尺寸。26.如权利要求25所述的多层电子组件，其中，b1≥g1且b2≥g2，其中，b1表示所述第一
带部在所述第二方向上的从所述第三表面的延长线到所述第一带部的端部测量的平均尺寸，并且b2表示所述第二带部在所述第二方向上的从所述第四表面的延长线到所述第二带部的端部测量的平均尺寸。27.如权利要求1所述的多层电子组件，其中，所述主体具有将所述第一表面和所述第三表面彼此连接的1-3拐角、将所述第一表面和所述第四表面彼此连接的1-4拐角、将所述第二表面和所述第三表面彼此连接的2-3拐角以及将所述第二表面和所述第四表面彼此连接的2-4拐角，所述1-3拐角和所述2-3拐角具有随着更靠近所述第三表面而朝向所述主体的在所述第一方向上的中央收缩的形状，并且所述1-4拐角和所述2-4拐角具有随着更靠近所述第四表面而朝向所述主体的在所述第一方向上的中央收缩的形状，并且所述第一外电极包括设置在所述1-3拐角和所述2-3拐角上的拐角部，并且所述第二外电极包括设置在所述1-4拐角和所述2-4拐角上的拐角部。28.一种多层电子组件，包括：主体，包括介电层以及第一内电极和第二内电极，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间，并且所述主体具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极，包括设置在所述第三表面上的第一连接部和从所述第一连接部延伸到所述第一表面的一部分上的第一带部；第二外电极，包括设置在所述第四表面上的第二连接部和从所述第二连接部延伸到所述第一表面的一部分上的第二带部；绝缘层，设置在所述第二表面上，并且延伸到所述第一连接部和所述第二连接部上；第一镀层，设置在所述第一带部上；以及第二镀层，设置在所述第二带部上，其中，所述第一镀层的端部与所述绝缘层的端部在它们在所述第一外电极上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二外电极上的接触点处彼此接触，并且所述第一镀层的端部和所述绝缘层的端部均具有朝向它们的接触点减小的厚度，所述第二镀层的端部和所述绝缘层的端部均具有朝向它们的接触点减小的厚度。29.如权利要求28所述的多层电子组件，其中，所述第一镀层的端部与所述绝缘层的端部彼此接触的部分以及所述第二镀层的端部与所述绝缘层的端部彼此接触的部分均具有凹部，所述凹部具有朝向所述主体凹入的形状。30.如权利要求28所述的多层电子组件，其中，1/20≤t3/t2≤1/5，其中，t2表示所述绝缘层的平均厚度，并且t3表示所述绝缘层在所述第二方向上的从所述第一镀层的端部与所述绝缘层的端部之间的接触点中的位于所述第二方向上的最外端上的点到所述第一外电极的外表面以及从所述第二镀层的端部与所述绝缘层的端部之间的接触点中的位于所述第二方向上的最外端上的点到所述第二外电极的外表面测量的平均尺寸。31.如权利要求28所述的多层电子组件，其中，所述第一镀层的端部与所述绝缘层的端
部在所述第一表面的延长线处或在所述第一表面的延长线下方彼此接触，所述第二镀层的端部与所述绝缘层的端部在所述第一表面的延长线处或在所述第一表面的延长线下方彼此接触。32.如权利要求28所述的多层电子组件，其中，所述绝缘层从所述第一连接部延伸到所述第一带部的一部分上且从所述第二连接部延伸到所述第二带部的一部分上，并且所述第一镀层的端部与所述绝缘层的端部在它们在所述第一带部上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二带部上的接触点处彼此接触。33.如权利要求28所述的多层电子组件，其中，h1>h2，其中，h1表示从所述第一表面到所述第一内电极和所述第二内电极中最靠近所述第一表面设置的内电极测量的在所述第一方向上的平均尺寸，并且h2表示所述第一镀层在所述第一方向上的从所述第一表面的延长线到所述第一镀层的设置在所述第一连接部上的端部以及所述第二镀层在所述第一方向上的从所述第一表面的延长线到所述第二镀层的设置在所述第二连接部上的端部测量的平均尺寸。34.如权利要求28所述的多层电子组件，其中，h1<h2，其中，h1表示从所述第一表面到所述第一内电极和所述第二内电极中最靠近所述第一表面设置的内电极测量的在所述第一方向上的平均尺寸，并且h2表示所述第一镀层在所述第一方向上的从所述第一表面的延长线到所述第一镀层的设置在所述第一连接部上的端部以及所述第二镀层在所述第一方向上的从所述第一表面的延长线到所述第二镀层的设置在所述第二连接部上的端部测量的平均尺寸。35.如权利要求34所述的多层电子组件，其中，h2<t/2，其中，t表示所述主体在所述第一方向上的平均尺寸。36.如权利要求28所述的多层电子组件，其中，所述第一镀层的一部分设置在所述第一表面的延长线下方，并且所述第二镀层的一部分设置在所述第一表面的延长线下方。37.如权利要求28所述的多层电子组件，其中，0.2≤b1/l≤0.4且0.2≤b2/l≤0.4，其中，l表示所述主体在所述第二方向上的平均尺寸，b1表示所述第一带部在所述第二方向上的从所述第三表面的延长线到所述第一带部的端部测量的平均尺寸，并且b2表示所述第二带部在所述第二方向上的从所述第四表面的延长线到所述第二带部的端部测量的平均尺寸。38.如权利要求28所述的多层电子组件，所述多层电子组件还包括附加绝缘层，所述附加绝缘层设置在所述第一表面上并且设置在所述第一带部和所述第二带部之间。39.如权利要求28所述的多层电子组件，其中，所述第一外电极和所述第二外电极包括镍和镍合金中的至少一种。40.如权利要求28所述的多层电子组件，其中，所述多层电子组件在所述第二方向上的最大尺寸为1.1mm或更小，并且所述多层电子组件在所述第三方向上的最大尺寸为0.55mm或更小。41.如权利要求28所述的多层电子组件，其中，所述介电层具有0.35μm或更小的平均厚度。42.如权利要求28所述的多层电子组件，其中，所述第一内电极和所述第二内电极具有
0.35μm或更小的平均厚度。43.如权利要求28所述的多层电子组件，其中，所述主体被划分为包括：电容形成部，在所述电容形成部中，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间；以及盖部，设置在所述电容形成部在所述第一方向上的两个表面中的每个上，其中，所述盖部在所述第一方向上具有15μm或更小的平均尺寸。44.如权利要求28所述的多层电子组件，其中，所述第一镀层的平均厚度小于所述绝缘层的平均厚度，并且所述第二镀层的平均厚度小于所述绝缘层的平均厚度。45.如权利要求28所述的多层电子组件，其中，所述第一连接部与所述第五表面和所述第六表面间隔开，并且所述第二连接部与所述第五表面和所述第六表面间隔开。46.如权利要求28所述的多层电子组件，其中，所述第一连接部与所述第二表面间隔开，并且所述第二连接部与所述第二表面间隔开。47.如权利要求28所述的多层电子组件，其中，所述第一镀层覆盖所述绝缘层的设置在所述第一外电极上的端部，并且所述第二镀层覆盖所述绝缘层的设置在所述第二外电极上的端部。48.如权利要求28所述的多层电子组件，其中，所述绝缘层覆盖所述第一镀层的设置在所述第一连接部上的端部，并且所述绝缘层覆盖所述第二镀层的设置在所述第二连接部上的端部。49.如权利要求28所述的多层电子组件，其中，所述第一镀层的端部在所述第二方向上与所述绝缘层的端部叠置，并且所述第二镀层的端部在所述第二方向上与所述绝缘层的端部叠置。50.如权利要求28所述的多层电子组件，其中，所述绝缘层至少部分地覆盖所述第五表面和所述第六表面。51.如权利要求28所述的多层电子组件，其中，所述绝缘层完全覆盖所述第五表面和所述第六表面。52.如权利要求28所述的多层电子组件，其中，所述主体具有将所述第一表面和所述第三表面彼此连接的1-3拐角、将所述第一表面和所述第四表面彼此连接的1-4拐角、将所述第二表面和所述第三表面彼此连接的2-3拐角以及将所述第二表面和所述第四表面彼此连接的2-4拐角，所述1-3拐角和所述2-3拐角具有随着更靠近所述第三表面而朝向所述主体的在所述第一方向上的中央收缩的形状，并且所述1-4拐角和所述2-4拐角具有随着更靠近所述第四表面而朝向所述主体的在所述第一方向上的中央收缩的形状，并且所述第一外电极包括设置在所述1-3拐角上的拐角部和从所述第一连接部延伸到所述2-3拐角上的拐角部，所述第二外电极包括设置在所述1-4拐角上的拐角部和从所述第二连接部延伸到所述2-4拐角上的拐角部。53.一种多层电子组件，包括：主体，包括介电层以及第一内电极和第二内电极，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间，并且所述主体具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并在
第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极，包括设置在所述第三表面上的第一连接部、从所述第一连接部延伸到所述第一表面的一部分上的第一带部以及从所述第一连接部延伸到将所述第二表面和所述第三表面彼此连接的拐角上的第一拐角部；第二外电极，包括设置在所述第四表面上的第二连接部、从所述第二连接部延伸到所述第一表面的一部分上的第二带部以及从所述第二连接部延伸到将所述第二表面和所述第四表面彼此连接的拐角上的第二拐角部；绝缘层，设置在所述第一连接部和所述第二连接部上，并且覆盖所述第二表面以及所述第一拐角部和所述第二拐角部；第一镀层，设置在所述第一带部上；以及第二镀层，设置在所述第二带部上，其中，b3≤g1且b4≤g2，其中，b3表示所述第一拐角部在所述第二方向上的从所述第三表面的延长线到所述第一拐角部的端部测量的平均尺寸，b4表示所述第二拐角部在所述第二方向上的从所述第四表面的延长线到所述第二拐角部的端部测量的平均尺寸，g1表示所述第三表面和所述第二内电极彼此间隔开的区域在所述第二方向上的平均尺寸，并且g2表示所述第四表面和所述第一内电极彼此间隔开的区域在所述第二方向上的平均尺寸，并且所述第一镀层的端部与所述绝缘层的端部在它们在所述第一外电极上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二外电极上的接触点处彼此接触，并且所述第一镀层的端部和所述绝缘层的端部均具有朝向它们的接触点减小的厚度，所述第二镀层的端部和所述绝缘层的端部均具有朝向它们的接触点减小的厚度。54.如权利要求53所述的多层电子组件，其中，所述第一镀层的端部与所述绝缘层的端部彼此接触的部分以及所述第二镀层的端部与所述绝缘层的端部彼此接触的部分均具有凹部，所述凹部具有朝向所述主体凹入的形状。55.如权利要求53所述的多层电子组件，其中，1/20≤t3/t2≤1/5，其中，t2表示所述绝缘层的平均厚度，并且t3表示所述绝缘层在所述第二方向上的从所述第一镀层的端部与所述绝缘层的端部之间的接触点中的位于所述第二方向上的最外端上的点到所述第一外电极的外表面以及从所述第二镀层的端部与所述绝缘层的端部之间的接触点中的位于所述第二方向上的最外端上的点到所述第二外电极的外表面测量的平均尺寸。56.如权利要求53所述的多层电子组件，其中，所述第一镀层的端部与所述绝缘层的端部在所述第一表面的延长线处或在所述第一表面的延长线下方彼此接触，所述第二镀层的端部与所述绝缘层的端部在所述第一表面的延长线处或在所述第一表面的延长线下方彼此接触。57.如权利要求53所述的多层电子组件，其中，所述绝缘层从所述第一连接部延伸到所述第一带部的一部分上且从所述第二连接部延伸到所述第二带部的一部分上，并且所述第一镀层的端部与所述绝缘层的端部在它们在所述第一带部上的接触点处彼此接触，所述第二镀层的端部与所述绝缘层的端部在它们在所述第二带部上的接触点处彼此接触。
58.如权利要求53所述的多层电子组件，其中，h1>h2，其中，h1表示从所述第一表面到所述第一内电极和所述第二内电极中最靠近所述第一表面设置的内电极测量的在所述第一方向上的平均尺寸，并且h2表示所述第一镀层在所述第一方向上的从所述第一表面的延长线到所述第一镀层的设置在所述第一连接部上的端部以及所述第二镀层在所述第一方向上的从所述第一表面的延长线到所述第二镀层的设置在所述第二连接部上的端部测量的平均尺寸。59.如权利要求53所述的多层电子组件，其中，h1<h2，其中，h1表示从所述第一表面到所述第一内电极和所述第二内电极中最靠近所述第一表面设置的内电极测量的在所述第一方向上的平均尺寸，并且h2表示所述第一镀层在所述第一方向上的从所述第一表面的延长线到所述第一镀层的设置在所述第一连接部上的端部以及所述第二镀层在所述第一方向上的从所述第一表面的延长线到所述第二镀层的设置在所述第二连接部上的端部测量的平均尺寸。60.如权利要求59所述的多层电子组件，其中，h2<t/2，其中，t表示所述主体在所述第一方向上的平均尺寸。61.如权利要求53所述的多层电子组件，其中，所述第一镀层的一部分设置在所述第一表面的延长线下方，并且所述第二镀层的一部分设置在所述第一表面的延长线下方。62.如权利要求53所述的多层电子组件，其中，0.2≤b1/l≤0.4且0.2≤b2/l≤0.4，其中，l表示所述主体在所述第二方向上的平均尺寸，b1表示所述第一带部在所述第二方向上的从所述第三表面的延长线到所述第一带部的端部测量的平均尺寸，并且b2表示所述第二带部在所述第二方向上的从所述第四表面的延长线到所述第二带部的端部测量的平均尺寸。63.如权利要求53所述的多层电子组件，所述多层电子组件还包括附加绝缘层，所述附加绝缘层设置在所述第一表面上并且设置在所述第一带部和所述第二带部之间。64.如权利要求53所述的多层电子组件，其中，所述第一外电极或和所述第二外电极包括镍和镍合金中的至少一种。65.如权利要求53所述的多层电子组件，其中，b3<b1且b4<b2，其中，b1表示所述第一带部在所述第二方向上的从所述第三表面的延长线到所述第一带部的端部测量的平均尺寸，并且b2表示所述第二带部在所述第二方向上的从所述第四表面的延长线到所述第二带部的端部测量的平均尺寸。66.如权利要求53所述的多层电子组件，其中，所述多层电子组件在所述第二方向上的最大尺寸为1.1mm或更小，并且所述多层电子组件在所述第三方向上的最大尺寸为0.55mm或更小。67.如权利要求53所述的多层电子组件，其中，所述介电层具有0.35μm或更小的平均厚度。68.如权利要求53所述的多层电子组件，其中，所述第一内电极和所述第二内电极具有0.35μm或更小的平均厚度。69.如权利要求53所述的多层电子组件，其中，所述主体被划分为包括：电容形成部，在所述电容形成部中，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间；以及
盖部，设置在所述电容形成部在所述第一方向上的两个表面中的每个上，其中，所述盖部在所述第一方向上具有15μm或更小的平均尺寸。70.如权利要求53所述的多层电子组件，其中，所述第一镀层的平均厚度小于所述绝缘层的平均厚度，并且所述第二镀层的平均厚度小于所述绝缘层的平均厚度。71.如权利要求53所述的多层电子组件，其中，所述第一拐角部的一部分设置在所述第二表面的延长线下方，并且所述第二拐角部的一部分设置在所述第二表面的延长线下方。72.如权利要求53所述的多层电子组件，其中，所述第一连接部与所述第五表面和所述第六表面间隔开，并且所述第二连接部与所述第五表面和所述第六表面间隔开。73.如权利要求53所述的多层电子组件，其中，所述第一拐角部与所述第二表面间隔开，并且所述第二拐角部与所述第二表面间隔开。74.如权利要求53所述的多层电子组件，其中，所述第一镀层覆盖所述绝缘层的设置在所述第一外电极上的端部，并且所述第二镀层覆盖所述绝缘层的设置在所述第二外电极上的端部。75.如权利要求53所述的多层电子组件，其中，所述绝缘层覆盖所述第一镀层的设置在所述第一连接部上的端部，并且所述绝缘层覆盖所述第二镀层的设置在所述第二连接部上的端部。76.如权利要求53所述的多层电子组件，其中，所述第一镀层的端部在所述第二方向上与所述绝缘层的端部叠置，并且所述第二镀层的端部在所述第二方向上与所述绝缘层的端部叠置。77.如权利要求53所述的多层电子组件，其中，所述绝缘层至少部分地覆盖所述第五表面和所述第六表面。78.如权利要求53所述的多层电子组件，其中，所述绝缘层完全覆盖所述第五表面和所述第六表面。79.如权利要求53所述的多层电子组件，其中，b1≥g1且b2≥g2，其中，b1表示所述第一带部在所述第二方向上的从所述第三表面的延长线到所述第一带部的端部测量的平均尺寸，并且b2表示所述第二带部在所述第二方向上的从所述第四表面的延长线到所述第二带部的端部测量的平均尺寸。80.一种多层电子组件，包括：主体，包括介电层以及第一内电极和第二内电极，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间，并且所述主体具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并在第二方向上彼此相对的第三表面和第四表面以及连接到所述第一表面至所述第四表面并在第三方向上彼此相对的第五表面和第六表面；第一外电极，包括设置在所述第三表面上的第一连接电极和设置在所述第一表面上并连接到所述第一连接电极的第一带电极；第二外电极，包括设置在所述第四表面上的第二连接电极和设置在所述第一表面上并连接到所述第二连接电极的第二带电极；第一绝缘层，设置在所述第一连接电极上；第二绝缘层，设置在所述第二连接电极上；
第一镀层，设置在所述第一带电极上；以及第二镀层，设置在所述第二带电极上，其中，所述第一镀层的端部与所述第一绝缘层的端部在它们在所述第一外电极上的接触点处彼此接触，所述第二镀层的端部与所述第二绝缘层的端部在它们在所述第二外电极上的接触点处彼此接触，并且所述第一镀层的端部和所述第一绝缘层的端部均具有朝向它们的接触点减小的厚度，所述第二镀层的端部和所述第二绝缘层的端部均具有朝向它们的接触点减小的厚度。81.如权利要求80所述的多层电子组件，其中，所述第一镀层的端部与所述第一绝缘层的端部彼此接触的部分以及所述第二镀层的端部与所述第二绝缘层的端部彼此接触的部分均具有凹部，所述凹部具有朝向所述主体凹入的形状。82.如权利要求80所述的多层电子组件，其中，1/20≤t3/t2≤1/5，其中，t2表示所述第一绝缘层和所述第二绝缘层的平均厚度，并且t3表示所述第一绝缘层在所述第二方向上的从所述第一镀层的端部与所述第一绝缘层的端部之间的接触点中的位于所述第二方向上的最外端上的点到所述第一外电极的外表面以及所述第二绝缘层在所述第二方向上的从所述第二镀层的端部与所述第二绝缘层的端部之间的接触点中的位于所述第二方向上的最外端上的点到所述第二外电极的外表面测量的平均尺寸。83.如权利要求80所述的多层电子组件，其中，所述第一镀层的端部与所述第一绝缘层的端部在所述第一表面的延长线处或在所述第一表面的延长线下方彼此接触，所述第二镀层的端部与所述第二绝缘层的端部在所述第一表面的延长线处或在所述第一表面的延长线下方彼此接触。84.如权利要求80所述的多层电子组件，其中，所述第一绝缘层从所述第一连接电极延伸到所述第一带电极的一部分上，所述第二绝缘层从所述第二连接电极延伸到所述第二带电极的一部分上，并且所述第一镀层的端部与所述第一绝缘层的端部在它们在所述第一带电极上的接触点处彼此接触，所述第二镀层的端部与所述第二绝缘层的端部在它们在所述第二带电极上的接触点处彼此接触。85.如权利要求80所述的多层电子组件，其中，h1>h2，其中，h1表示从所述第一表面到所述第一内电极和所述第二内电极中最靠近所述第一表面设置的内电极测量的在所述第一方向上的平均尺寸，并且h2表示所述第一镀层在所述第一方向上的从所述第一表面的延长线到所述第一镀层的设置在所述第一连接电极上的端部以及所述第二镀层在所述第一方向上的从所述第一表面的延长线到所述第二镀层的设置在所述第二连接电极上的端部测量的平均尺寸。86.如权利要求80所述的多层电子组件，其中，h1<h2，其中，h1表示从所述第一表面到所述第一内电极和所述第二内电极中最靠近所述第一表面设置的内电极测量的在所述第一方向上的平均尺寸，并且h2表示所述第一镀层在所述第一方向上的从所述第一表面的延长线到所述第一镀层的设置在所述第一连接电极上的端部以及所述第二镀层在所述第一方向上的从所述第一表面的延长线到所述第二镀层的设置在所述第二连接电极上的端部测量的平均尺寸。87.如权利要求86所述的多层电子组件，其中，h2<t/2，其中，t表示所述主体在所述第
一方向上的平均尺寸。88.如权利要求80所述的多层电子组件，其中，所述第一镀层的一部分设置在所述第一表面的延长线下方，并且所述第二镀层的一部分设置在所述第一表面的延长线下方。89.如权利要求80所述的多层电子组件，所述多层电子组件还包括附加绝缘层，所述附加绝缘层设置在所述第一表面上并且设置在所述第一带电极和所述第二带电极之间。90.如权利要求80所述的多层电子组件，其中，所述第一连接电极和所述第二连接电极包括镍和镍合金中的至少一种。91.如权利要求80所述的多层电子组件，其中，所述多层电子组件在所述第二方向上的最大尺寸为1.1mm或更小，并且所述多层电子组件在所述第三方向上的最大尺寸为0.55mm或更小。92.如权利要求80所述的多层电子组件，其中，所述介电层具有0.35μm或更小的平均厚度。93.如权利要求80所述的多层电子组件，其中，所述第一内电极和所述第二内电极具有0.35μm或更小的平均厚度。94.如权利要求80所述的多层电子组件，其中，所述主体被划分为包括：电容形成部，在所述电容形成部中，所述第一内电极和所述第二内电极交替设置，且所述介电层介于所述第一内电极和所述第二内电极之间；以及盖部，设置在所述电容形成部在所述第一方向上的两个表面中的每个上，其中，所述盖部在所述第一方向上具有15μm或更小的平均尺寸。95.如权利要求80所述的多层电子组件，其中，所述第一镀层的平均厚度小于所述第一绝缘层的平均厚度，并且所述第二镀层的平均厚度小于所述第二绝缘层的平均厚度。96.如权利要求80所述的多层电子组件，其中，所述第一连接电极与所述第五表面和所述第六表面间隔开，并且所述第二连接电极与所述第五表面和所述第六表面间隔开。97.如权利要求80所述的多层电子组件，其中，所述第一连接电极与所述第二表面间隔开，并且所述第二连接电极与所述第二表面间隔开。98.如权利要求80所述的多层电子组件，其中，所述第一镀层覆盖所述第一绝缘层的设置在所述第一外电极上的端部，并且所述第二镀层覆盖所述第二绝缘层的设置在所述第二外电极上的端部。99.如权利要求80所述的多层电子组件，其中，所述第一绝缘层覆盖所述第一镀层的设置在所述第一连接电极上的端部，并且所述第二绝缘层覆盖所述第二镀层的设置在所述第二连接电极上的端部。100.如权利要求80所述的多层电子组件，其中，所述第一镀层的端部在所述第二方向上与所述第一绝缘层的端部叠置，并且所述第二镀层的端部在所述第二方向上与所述第二绝缘层的端部叠置。101.如权利要求80所述的多层电子组件，其中，所述第一绝缘层和所述第二绝缘层延伸到所述第五表面和所述第六表面并彼此连接，并且部分地覆盖所述第五表面和所述第六表面。102.如权利要求80所述的多层电子组件，其中，所述第一绝缘层和所述第二绝缘层延伸到所述第五表面和所述第六表面并彼此连接，并且完全覆盖所述第五表面和所述第六表
面。103.如权利要求80所述的多层电子组件，其中，所述第一绝缘层和所述第二绝缘层延伸到所述第二表面并彼此连接。104.如权利要求80所述的多层电子组件，其中，所述主体具有将所述第一表面和所述第三表面彼此连接的1-3拐角、将所述第一表面和所述第四表面彼此连接的1-4拐角、将所述第二表面和所述第三表面彼此连接的2-3拐角以及将所述第二表面和所述第四表面彼此连接的2-4拐角，所述1-3拐角和所述2-3拐角具有随着更靠近所述第三表面而朝向所述主体的在所述第一方向上的中央收缩的形状，并且所述1-4拐角和所述2-4拐角具有随着更靠近所述第四表面而朝向所述主体的在所述第一方向上的中央收缩的形状，并且所述第一连接电极包括延伸到所述1-3拐角和所述2-3拐角上的拐角部，并且所述第二连接电极包括延伸到所述1-4拐角和所述2-4拐角上的拐角部。105.如权利要求80所述的多层电子组件，其中，所述第一外电极还包括设置在所述第二表面上并连接到所述第一连接电极的第三带电极，并且所述第二外电极还包括设置在所述第二表面上并连接到所述第二连接电极的第四带电极。106.如权利要求105所述的多层电子组件，其中，b1≥g1、b3≥g1、b2≥g2且b4≥g2，其中，b1表示从所述第三表面的延长线到所述第一带电极的端部的平均尺寸，b2表示从所述第四表面的延长线到所述第二带电极的端部的平均尺寸，b3表示从所述第三表面的延长线到所述第三带电极的端部的平均尺寸，b4表示从所述第四表面的延长线到所述第四带电极的端部的平均尺寸，g1表示所述第三表面和所述第二内电极彼此间隔开的区域在所述第二方向上的平均尺寸，并且g2表示所述第四表面和所述第一内电极彼此间隔开的区域在所述第二方向上的平均尺寸。107.如权利要求105所述的多层电子组件，其中，b1≥g1、b3≤g1、b2≥g2且b4≤g2，其中，b1表示从所述第三表面的延长线到所述第一带电极的端部的平均尺寸，b2表示从所述第四表面的延长线到所述第二带电极的端部的平均尺寸，b3表示从所述第三表面的延长线到所述第三带电极的端部的平均尺寸，b4表示从所述第四表面的延长线到所述第四带电极的端部的平均尺寸，g1表示所述第三表面和所述第二内电极彼此间隔开的区域在所述第二方向上的平均尺寸，并且g2表示所述第四表面和所述第一内电极彼此间隔开的区域在所述第二方向上的平均尺寸。108.如权利要求80所述的多层电子组件，其中，所述第一带电极和所述第二带电极包括与包括在所述第一内电极和所述第二内电极中的金属相同的金属。109.如权利要求80所述的多层电子组件，其中，所述第一连接电极和所述第二连接电极包括与包括在所述第一内电极和所述第二内电极中的金属相同的金属。110.如权利要求80所述的多层电子组件，其中，所述第一带电极和所述第二带电极是包括导电金属和玻璃的烧制电极。111.如权利要求80所述的多层电子组件，其中，所述第一连接电极和所述第二连接电极是包括导电金属和玻璃的烧制电极。112.如权利要求80所述的多层电子组件，其中，所述第一带电极和所述第二带电极是
镀层。113.如权利要求80所述的多层电子组件，其中，所述第一连接电极和所述第二连接电极是镀层。114.如权利要求108所述的多层电子组件，其中，所述金属是镍。115.如权利要求109所述的多层电子组件，其中，所述金属是镍。116.如权利要求110所述的多层电子组件，其中，所述导电金属是镍、铜以及它们的合金中的至少一种。117.如权利要求80所述的多层电子组件，所述多层电子组件还包括第一附加电极层和第二附加电极层，所述第一附加电极层设置在所述第一连接电极和所述第三表面之间，并且所述第二附加电极层设置在所述第二连接电极和所述第四表面之间。

技术总结
本公开提供一种多层电子组件。所述多层电子组件包括：主体，包括介电层和内电极，且所述介电层介于所述内电极之间；第一外电极，包括第一连接部以及从所述第一连接部延伸的第一带部和第三带部；第二外电极，包括第二连接部以及从所述第二连接部延伸的第二带部和第四带部；绝缘层，设置在所述第一连接部和所述第二连接部上并且覆盖所述主体的顶表面以及所述第三带部和所述第四带部；镀层，分别设置在所述第一带部和所述第二带部上。所述镀层的端部和所述绝缘层的端部彼此接触，并且每个所述镀层的端部和所述绝缘层的端部均具有朝向它们的接触点减小的厚度。们的接触点减小的厚度。们的接触点减小的厚度。


技术研发人员：崔亨综 李有淨 李忠烈 元光渊 安昭贞 李冈夏 成佑庆 朴明俊 李种晧
受保护的技术使用者：三星电机株式会社
技术研发日：2023.01.05
技术公布日：2023/7/13