集成电路和静态随机存取存储器（SRAM）的制作方法

集成电路和静态随机存取存储器(sram)
技术领域
1.本公开涉及集成电路和静态随机存取存储器(sram)。


背景技术：

2.由于sram不需要刷新数据，所以sram通常具有高操作速度并需要低操作功率。sram的代表性应用可以包括用于移动设备(诸如移动电话)的存储器。通常，sram单元可以包括形成触发器电路的两个传输晶体管和两个反相器。
3.当使用互补金属氧化物半导体(cmos)工艺构建sram单元时，可能难以减小sram单元的尺寸，因为六个晶体管布置在单个sram单元中。具体地，在持续的按比例缩小工艺中，用于连接多个晶体管并施加信号的接触之间和金属互连之间的余量可能减小，这可能对小型化sram单元提出挑战。


技术实现要素：

4.本公开提供具有增大的集成度的半导体器件。
5.根据本公开的一方面，提供一种集成电路。该集成电路包括第一n型金属氧化物半导体(nmos)区、第二nmos区、第一p型mos(pmos)区、第二pmos区和第一有源桥。第一nmos区包括第一传输晶体管的第一电极、第一传输晶体管的第二电极、第一下拉晶体管的第一电极和第一下拉晶体管的第二电极。第二nmos区包括第二传输晶体管的第一电极、第二传输晶体管的第二电极、第二下拉晶体管的第一电极和第二下拉晶体管的第二电极。第一pmos区在第一nmos区和第二nmos区之间。第一pmos区包括第一上拉晶体管的第一电极和第一上拉晶体管的第二电极。第二pmos区在第一pmos区和第二nmos区之间。第二pmos区包括第二上拉晶体管的第一电极和第二上拉晶体管的第二电极。第一有源桥在第一方向上延伸并将第一nmos区联接到第一pmos区。第一nmos区、第二nmos区、第一pmos区和第二pmos区中的每个在垂直于第一方向的第二方向上延伸。第一有源桥的第一水平与第一传输晶体管的第一电极的水平、第一传输晶体管的第二电极的水平、第一下拉晶体管的第一电极的水平、第一下拉晶体管的第二电极的水平、第一上拉晶体管的第一电极的水平以及第一上拉晶体管的第二电极的水平相同。
6.根据本公开的另一方面，提供一种集成电路。该集成电路包括基板、掩埋氧化物层和有源层。基板包括掺有第一p型掺杂剂的第一阱区和掺有第一n型掺杂剂的第二阱区。掩埋氧化物层在基板上并包括绝缘材料。有源层通过掩埋氧化物层与基板分隔开。掩埋氧化物层在基板和有源层之间。有源层包括第一传输晶体管的掺有第二n型掺杂剂的第一电极、第一传输晶体管的掺有第三n型掺杂剂的第二电极、第一下拉晶体管的掺有第四n型掺杂剂的第一电极、第一下拉晶体管的掺有第五n型掺杂剂的第二电极、第一上拉晶体管的掺有第二p型掺杂剂的第一电极、第一上拉晶体管的掺有第三p型掺杂剂的第二电极。有源桥配置为电联接第一传输晶体管的第一电极、第一下拉晶体管的第二电极和第一上拉晶体管的第一电极。
7.根据本公开的另一方面，提供一种静态随机存取存储器(sram)。sram包括第一有源图案、第二有源图案、第一开关电极、第二开关电极、第三开关电极和第四开关电极。第一有源图案具有字母h平面形状。第二有源图案具有字母h平面形状并在第一方向上与第一有源图案间隔开。第一开关电极与第一有源图案垂直地重叠并在第一有源图案上在第一方向上延伸。第二开关电极与第一有源图案和第二有源图案垂直地重叠。第二开关电极在第一方向上与第一开关电极间隔开，并在第一有源图案和第二有源图案上在第一方向上延伸。第三开关电极与第一有源图案和第二有源图案垂直地重叠。第三开关电极在垂直于第一方向的第二方向上与第一开关电极间隔开，并在第一有源图案和第二有源图案上在第一方向上延伸。第四开关电极与第二有源图案垂直地重叠。第四开关电极在第一方向上与第三开关电极间隔开，并在第二有源图案上在第一方向上延伸。
8.根据本公开的另一方面，提供一种集成电路。该集成电路包括基板、掩埋氧化物层、有源层、硅化物层和第一层间绝缘层。基板包括第一阱区和第二阱区。第一阱区的第一导电类型与第二阱区的第二导电类型相反。掩埋氧化物层在基板上。有源层通过掩埋氧化物层与基板分隔开。掩埋氧化物层在基板和有源层之间。有源层包括第一传输晶体管的源电极、第一下拉晶体管的漏电极和第一上拉晶体管的漏电极。硅化物层覆盖第一传输晶体管的源电极、第一下拉晶体管的漏电极和第一上拉晶体管的漏电极。第一层间绝缘层覆盖有源层。第一层间绝缘层与硅化物层的第一部分的整个表面接触，该第一部分与第一传输晶体管的源电极接触。层间绝缘层与硅化物层的第二部分的整个表面接触，该第二部分与第一下拉晶体管的漏电极接触。
附图说明
9.从以下结合附图的详细描述，本公开的实施方式可以被更清楚地理解，附图中：
10.图1是根据一示例实施方式的集成电路的等效电路图；
11.图2示出根据示例实施方式的集成电路的布局；
12.图3a是沿着图2的线2i-2i'截取的剖视图；
13.图3b是沿着图2的线2ii-2ii'截取的剖视图；
14.图3c是沿着图2的线2iii-2iii'截取的剖视图；
15.图3d是图2的第一有源桥附近的区域的放大图；
16.图3e仅选择性地示出图2的集成电路的一部分的配置；
17.图4是用于说明根据另一些示例实施方式的集成电路的剖视图；
18.图5是用于说明根据另一些示例实施方式的集成电路的剖视图；
19.图6a示出根据另一些示例实施方式的集成电路的布局；
20.图6b示出根据另一些示例实施方式的集成电路的布局；
21.图6c示出根据另一些示例实施方式的集成电路的布局；
22.图7a示出根据另一些示例实施方式的集成电路的布局；
23.图7b是沿着图7a的线7i-7i'截取的剖视图；
24.图8a示出根据另一些示例实施方式的集成电路的布局；
25.图8b示出根据另一些示例实施方式的集成电路的布局；
26.图8c示出根据另一些示例实施方式的集成电路的布局；以及
27.图8d示出根据另一些示例实施方式的集成电路的布局。
具体实施方式
28.这里描述的实施方式是示例实施方式，因此，本公开不限于此并可以以各种其它形式实现。
29.将理解，当一元件或层被称为“在”另一元件或层“上方”、“之上”、“上”、“下”、“下面”、“下方”、“连接到”或“联接到”另一元件或层时，它可以直接在该另一元件或层上方、之上、上、下、下面、下方、连接到或联接到该另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接在”另一元件或层“上方”、“之上”、“上”、“下”、“下面”、“下方”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间的元件或层。
30.如这里所用的，当在一列元素之后时，诸如
“……
中的至少一个”的表述修饰整列元素，而不是修饰该列表中的个别元素。例如，表述“a、b和c中的至少一个”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。
31.在下文，参照附图详细描述本公开的实施方式。在附图中，相同的附图标记表示相同的元件，并且这里将省略对其的重复描述。
32.图1是根据一示例实施方式的集成电路1的等效电路图。
33.参照图1，集成电路1可以包括第一位线bl1和第二位线bl2、字线wl和多个晶体管。例如，集成电路1可以包括第一传输晶体管pg1、第二传输晶体管pg2、第一上拉晶体管pu1、第二上拉晶体管pu2、第一下拉晶体管pd1和第二下拉晶体管pd2。
34.第一上拉晶体管pu1和第二上拉晶体管pu2中的每个可以是p型金属氧化物半导体场效应晶体管(mosfet)。第一传输晶体管pg1、第二传输晶体管pg2、第一下拉晶体管pd1和第二下拉晶体管pd2中的每个可以是n型mosfet。在一些实施方式中，集成电路1可以包括由四个n型mos(nmos)晶体管(例如pg1、pg2、pd1和pd2)和两个p型mos(pmos)晶体管(例如pu1和pu2)组成的六个晶体管。
35.第一传输晶体管pg1和第二传输晶体管pg2的开关电极(例如栅电极)可以连接到字线wl。第一传输晶体管pg1的第二电极(例如漏电极)可以连接到第一位线bl1，第二传输晶体管pg2的第二电极(例如漏电极)可以连接到第二位线bl2。正电源电压vdd可以被施加到第一上拉晶体管pu1和第二上拉晶体管pu2的第一电极(或源电极)。负电源电压vss可以被施加到第一下拉晶体管pd1和第二下拉晶体管pd2的第一电极(例如源电极)。
36.第一传输晶体管pg1的第一电极(例如源电极)、第一上拉晶体管pu1的第二电极(例如漏电极)和第一下拉晶体管pd1的第二电极(例如漏电极)可以共同联接到第一节点n1。根据示例实施方式，第一传输晶体管pg1的第一电极(例如源电极)和第一下拉晶体管pd1的第二电极(例如漏电极)可以配置为经由第一有源桥(例如图2的ab1)电连接(例如电联接)到第一上拉晶体管pu1的第二电极(例如漏电极)。
37.根据示例实施方式，第二传输晶体管pg2的第一电极(例如源电极)、第二上拉晶体管pu2的第二电极(例如漏电极)和第二下拉晶体管pd2的第二电极(例如漏电极)可以共同连接到第二节点n2。根据示例实施方式，第二传输晶体管pg2的第一电极(例如源电极)和第二下拉晶体管pd2的第二电极(例如漏电极)可以配置为经由第二有源桥(例如图2的ab2)电连接到第二上拉晶体管pu2的第二电极(例如漏电极)。
38.第一上拉晶体管pu1的开关电极(例如栅电极)和第一下拉晶体管pd1的开关电极(例如栅电极)可以共同连接到第二节点n2。第二上拉晶体管pu2的开关电极(例如栅电极)和第二下拉晶体管pd2的开关电极(例如栅电极)可以共同连接到第一节点n1。可选地或另外地，第一上拉晶体管pu1和第二上拉晶体管pu2以及第一下拉晶体管pd1和第二下拉晶体管pd2可以构成包括一对互补金属氧化物半导体(cmos)反相器的锁存电路。
39.当高信号被施加到第一节点n1时，第二上拉晶体管pu2截止，第二下拉晶体管pd2导通，使得低信号被施加到第二节点n2。当低信号被施加到第二节点n2时，第一上拉晶体管pu1导通，第一下拉晶体管pd1截止，使得第一节点n1保持高信号。
40.当高信号被施加到第二节点n2时，第一上拉晶体管pu1截止，第一下拉晶体管pd1导通，使得低信号被施加到第一节点n1。当低信号被施加到第一节点n1时，第二上拉晶体管pu2导通，第二下拉晶体管pd2截止，使得第二节点n2保持高信号。
41.因此，当第一传输晶体管pg1和第二传输晶体管pg2响应于施加到字线wl的开关信号而导通时，提供给第一位线bl1和第二位线bl2的数据信号可以通过第一传输晶体管pg1和第二传输晶体管pg2分别锁存在第一节点n1和第二节点n2处。当第一传输晶体管pg1和第二传输晶体管pg2导通时，在第一节点n1和第二节点n2处锁存的数据可以经由第一传输晶体管pg1和第二传输晶体管pg2分别提供给第一位线bl1和第二位线bl2。锁存在第一节点n1和第二节点n2处的数据可以通过经由感测放大器(未示出)感测提供给第一位线bl1和第二位线bl2的信号来读取。
42.图2示出根据示例实施方式的集成电路1的布局。
43.参照图2，集成电路1可以被设计为作为单元执行预定义功能，该单元为用于形成半导体器件的布局中的基本单元，也可以被称为标准单元。诸如静态随机存取存储器(sram)的半导体器件可以包括具有各种功能的多个单元(包括集成电路1)，并且所述多个单元可以排列成多行和多列。
44.在下文，由x轴和y轴组成的平面可以被称为水平面，相对于另一部件布置在+z方向上的部件可以被称为在另一部件之上，相对于另一部件布置在-z方向上的部件可以被称为在另一部件下面。此外，部件的面积可以指该部件在平行于水平面的平面上占据的空间，部件的高度可以指该部件在y轴方向上的长度。
45.集成电路1可以包括其中布置有n型mosfet的第一nmos区nrx1和第二nmos区nrx2以及其中布置有p型mosfet的第一pmos区prx1和第二pmos区prx2。第一nmos区nrx1和第二nmos区nrx2以及第一pmos区prx1和第二pmos区prx2中的每个可以在y方向上延伸。第一nmos区nrx1和第二nmos区nrx2可以在x方向上彼此间隔开，使第一pmos区prx1和第二pmos区prx2在它们之间。第二pmos区prx2可以在x方向上与第一nmos区nrx1间隔开，使第一pmos区prx1在它们之间。
46.根据示例实施方式，第一nmos区nrx1可以包括第一传输晶体管pg1的第一电极pg1e1和第二电极pg1e2以及第一下拉晶体管pd1的第一电极pd1e1和第二电极pd1e2。第一传输晶体管pg1的第二电极pg1e2和第一电极pg1e1以及第一下拉晶体管pd1的第二电极pd1e2和第一电极pd1e1可以在-y方向上依次排列。
47.根据示例实施方式，第二nmos区nrx2可以包括第二传输晶体管pg2的第一电极pg2e1和第二电极pg2e2以及第二下拉晶体管pd2的第一电极pd2e1和第二电极pd2e2。第二
传输晶体管pg2的第二电极pg2e2和第一电极pg2e1以及第二下拉晶体管pd2的第二电极pd2e2和第一电极pd2e1可以在y方向上依次排列。
48.第一nmos区nrx1和第二nmos区nrx2以及第一pmos区prx1和第二pmos区prx2可以被场区fr水平地围绕。场区fr是其中布置有器件隔离层(例如图3a的器件隔离层16)的区域。也就是，第一nmos区nrx1和第二nmos区nrx2以及第一pmos区prx1和第二pmos区prx2可以是未被器件隔离层16覆盖的部分。
49.根据示例实施方式，集成电路1可以重复地布置在平面上以提供具有设定大小的存储器的半导体器件。例如，第一nmos区nrx1和第二nmos区nrx2可以分别是与相邻单元中的第一nmos区nrx1和第二nmos区nrx2成一体的连续有源区，并且第一pmos区prx1和第二pmos区prx2可以分别是与相邻单元中的第一nmos区nrx1和第二nmos区nrx2分离的不连续有源区。根据示例实施方式，第一nmos区nrx1和第二nmos区nrx2中的每个可以在y方向上具有比第一pmos区prx1和第二pmos区prx2中的每个在y方向上的长度大的长度。
50.第一nmos区nrx1和第二nmos区nrx2可以每个在x方向上具有可变宽度。例如，第一nmos区nrx1的第一部分可以在x方向上具有比第二部分在x方向上的宽度小的宽度。也就是，第一传输晶体管pg1的第一电极pg1e1和第二电极pg1e2中的每个可以具有比第一下拉晶体管pd1的第一电极pd1e1和第二电极pd1e2中的每个的宽度小的宽度。类似地，第二传输晶体管pg2的第一电极pg2e1和第二电极pg2e2中的每个可以具有比第二下拉晶体管pd2的第一电极pd2e1和第二电极pd2e2中的每个的宽度小的宽度。第一pmos区prx1和第二pmos区prx2可以在x方向上具有基本上恒定的宽度。
51.图3a是沿着图2的线2i-2i'截取的剖视图。图3b是沿着图2的线2ii-2ii'截取的剖视图。图3c是沿着图2的线2iii-2iii'截取的剖视图。图3d是图2的第一有源桥ab1附近的区域的放大图。图3e示出第一nmos区nrx1、第一有源桥ab1、第一pmos区prx1、第二nmos区nrx2、第二有源桥ab2和第二pmos区prx2。
52.参照图2和图3a，集成电路1可以包括全耗尽绝缘体上硅(fdsoi)结构。集成电路1可以包括基板10、设置在基板10上的掩埋氧化物层11以及设置在掩埋氧化物层11上的有源层12。
53.根据示例实施方式，基板10可以是体硅(si)基板。作为非限制性的示例，基板10可以包括硅锗(sige)、锑化铟(insb)、碲化铅(pbte)化合物、砷化铟(inas)、磷化物、砷化镓(gaas)或锑化镓(gasb)。
54.基板10可以包括第一阱区w1和第二阱区w2。第一阱区w1和第二阱区w2可以位于基板10的上部中。基板10的下部(未示出)可以与基板10的顶表面间隔开，使得用于形成第一阱区w1和第二阱区w2的杂质可以不被注入。
55.根据示例实施方式，第一阱区w1和第二阱区w2可以具有不同的导电类型。在示例实施方式中，第一阱区w1可以掺有p型掺杂剂，第二阱区w2可以掺有n型掺杂剂。n型mosfet可以布置在第一阱区w1中，p型mosfet可以布置在第二阱区w2中。然而，实施方式不限于此，第一阱区w1和第二阱区w2中的每个可以掺有p型掺杂剂。
56.掩埋氧化物层11可以覆盖基板10的顶表面。掩埋氧化物层11可以包括例如硅氧化物。根据示例实施方式，覆盖基板10的掩埋氧化物层11可以使用用于在蓝宝石基板上生长异质外延硅层的蓝宝石上硅(sos)工艺、用于通过将氧离子注入到si基板中并随后对所得
基板进行退火来形成掩埋硅氧化物层的注入氧隔离(simox)工艺、用于将至少一个在其表面上具有绝缘层的晶片键合到另一个晶片的键合绝缘体上硅(soi)工艺等来提供。
57.有源层12可以包括沟道区13和源极/漏极区14。沟道区13可以被第一开关电极21和第二开关电极22(例如栅电极)垂直地(例如在z方向上)重叠。源极/漏极区14可以与沟道区13相邻地布置。源极/漏极区14可以彼此间隔开而使沟道区13在它们之间。也就是，沟道区13可以在源极/漏极区14之间。源极/漏极区14可以不被第一栅电极21和第二栅电极22垂直地重叠。
58.沟道区13可以包括例如半导体材料。在示例实施方式中，沟道区13可以包括使用外延生长工艺等提供的si层或sige层。根据示例实施方式，沟道区13可以被掺杂为具有和与其相邻的源极/漏极区14的导电类型不同的导电类型。例如，邻近n型源极/漏极区14的沟道区13可以掺有p型掺杂剂，邻近p型源极/漏极区14的沟道区13可以掺有n型掺杂剂。
59.源极/漏极区14可以包括第一传输晶体管pg1的第一电极pg1e1和第二电极pg1e2、第二传输晶体管pg2的第一电极pg2e1和第二电极pg2e2、第一上拉晶体管pu1的第一电极pu1e1和第二电极pu1e2、第二上拉晶体管pu2的第一电极pu2e1和第二电极pu2e2、第一下拉晶体管pd1的第一电极pd1e1和第二电极pd1e2以及第二下拉晶体管pd2的第一电极pd2e1和第二电极pd2e2。
60.源极/漏极区14中的一些可以掺有p型掺杂剂，其它源极/漏极区14可以掺有n型掺杂剂。例如，第一传输晶体管pg1的第一电极pg1e1和第二电极pg1e2、第二传输晶体管pg2的第一电极pg2e1和第二电极pg2e2、第一下拉晶体管pd1的第一电极pd1e1和第二电极pd1e2以及第二下拉晶体管pd2的第一电极pd2e1和第二电极pd2e2可以掺有n型掺杂剂，而第一上拉晶体管pu1的第一电极pu1e1和第二电极pu1e2以及第二上拉晶体管pu2的第一电极pu2e1和第二电极pu2e2可以掺有p型掺杂剂。
61.在第一传输晶体管pg1的第一电极pg1e1和第二电极pg1e2之间的沟道区13、在第二传输晶体管pg2的第一电极pg2e1和第二电极pg2e2之间的沟道区13、在第一下拉晶体管pd1的第一电极pd1e1和第二电极pd1e2之间的沟道区13以及在第二下拉晶体管pd2的第一电极pd2e1和第二电极pd2e2之间的沟道区13可以掺有p型掺杂剂。在第一上拉晶体管pu1的第一电极pu1e1和第二电极pu1e2之间的沟道区13以及在第二上拉晶体管pu2的第一电极pu2e1和第二电极pu2e2之间的沟道区13可以掺有n型掺杂剂。
62.硅化物层15可以设置在源极/漏极区14上。硅化物层15可以通过在源极/漏极区14上提供共形的金属材料层、然后退火该金属材料层来形成。在示例实施方式中，硅化物层15可以包括含有金属材料(诸如镍(ni)、钴(co)、铂(pt)、钛(ti)等)和半导体材料(诸如si)的化合物。由于硅化物层15的形成，可以减小源极/漏极区14(例如第二电极pu1e2)和源极/漏极接触(例如第一束缚(tie-down)接触42)之间的接触电阻。
63.在示例实施方式中，器件隔离层16可以是浅沟槽隔离(sti)层。器件隔离层16可以包括例如绝缘材料，诸如硅氧化物。器件隔离层16可以在第一nmos区nrx1和第一pmos区prx1之间。第一nmos区nrx1和第一pmos区prx1可以水平地(例如在x方向上)彼此间隔开，使器件隔离层16在它们之间。也就是，器件隔离层16可以在第一nmos区nrx1和第一pmos区prx1之间。
64.第一开关电极21和第二开关电极22可以每个在x方向上延伸跨越沟道区13。第一
开关电极21和第二开关电极22可以每个进一步包括覆盖器件隔离层16的部分。在示例实施方式中，第一开关电极21和第二开关电极22可以设置在有源层12的沟道区13和器件隔离层16上。第一开关电极21和第二开关电极22可以在x方向上彼此间隔开。
65.第一开关电极21可以是第一传输晶体管pg1的开关电极(例如栅电极)。第二开关电极22可以包括第二上拉晶体管pu2的开关电极(例如栅电极)和第二下拉晶体管pd2的开关电极(例如栅电极)。可选地或另外地，栅极电介质层(未示出)可以进一步在第一开关电极21和第二开关电极22与沟道区13之间，栅极间隔物可以进一步提供在第一开关电极21的侧面和第二开关电极22的侧面上以覆盖其侧面，栅极硅化物层可以被进一步提供以覆盖第一开关电极21的顶表面和第二开关电极22的顶表面。
66.根据示例实施方式，栅极电介质层可以包括高介电常数(高k)材料。栅极电介质层可以具有比硅氮化物的介电常数高的介电常数。例如，栅极电介质层的介电常数可以大于或等于10。在示例实施方式中，栅极电介质层可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种，但是不限于此。
67.在示例实施方式中，栅极导电层可以包括金属材料。例如，栅极导电层可以包括ti、钽(ta)、钨(w)、铝(al)、co或其组合。作为另一示例，栅极导电层可以包括半导体材料，诸如si或sige。作为另一示例，栅极导电层可以包括其中堆叠两种或更多种导电材料的多层结构。例如，栅极导电层可以包括：功函数调整层的共形沉积结构，该功函数调整层包括钛氮化物(tin)、钽氮化物(tan)、钛碳化物(tic)、钽碳化物(tac)、钛铝碳化物(tialc)及其组合中的一种；以及包括w或al的导电填充层，用于填充共形沉积结构的内部。
68.在示例实施方式中，栅极间隔物可以包括绝缘材料。栅极间隔物可以包括例如硅氮化物，诸如si3n4。栅极间隔物可以覆盖栅极导电层的侧壁。因此，栅极间隔物可以防止不期望的电短路和/或来自栅极导电层的材料的扩散。
69.栅极硅化物层可以包括金属硅化物材料。栅极硅化物层可以与硅化物层15同时形成。栅极硅化物层可以降低第一开关电极21和第一开关接触41之间的接触电阻。
70.第一层间绝缘层31和第二层间绝缘层32可以设置在沟道区13、源极/漏极区14、器件隔离层16以及第一开关电极21和第二开关电极22上。第一层间绝缘层31和第二层间绝缘层32可以每个包括低k材料。第一层间绝缘层31和第二层间绝缘层32可以每个包括例如硅氧化物。第一层间绝缘层31和第二层间绝缘层32可以每个包括等离子体增强氧化物(peox)、原硅酸四乙酯(teos)、硼teos(bteos)、磷teos(pteos)、硼磷teos(bpteos)、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)等。
71.第一层间绝缘层31可以覆盖第一开关电极21和第二开关电极22。第二层间绝缘层32可以覆盖第一开关接触41的侧表面和第二开关接触(例如图3c的第二开关接触44)的侧表面。第二层间绝缘层32可以覆盖第一束缚接触42的侧表面和第二束缚接触(例如图3c的第二束缚接触43)的侧表面。
72.第一开关接触41和第一束缚接触42可以每个在垂直于基板10的方向(例如z方向)上延伸。第一开关接触41和第一束缚接触42可以每个包括但不限于导电材料，诸如al和铜(cu)。可选地或另外地，包括tin的钝化层(未示出)可以进一步提供在第一层间绝缘层31和第一开关接触41之间、在第二层间绝缘层32和第一开关接触41之间、在第一层间绝缘层31
和第一束缚接触42之间以及在第二层间绝缘层32和第一束缚接触42之间。
73.第一开关接触41可以配置为电连接到第一开关电极21。第一开关接触41可以与第一开关电极21接触。第一开关接触41可以是用于将字线(图1的wl)连接到第一开关电极21的第一字线接触wlc1。
74.根据示例实施方式，第一束缚接触42可以具有在水平方向(例如y方向)上延伸的条形。根据示例实施方式，第一束缚接触42可以在与第二开关电极22沿其延伸的方向(例如x方向)垂直的方向(例如y方向)上延伸。
75.在示例实施方式中，第一束缚接触42可以配置为电连接(例如联接)到第一上拉晶体管pu1的第二电极pu1e2和第二开关电极22。在示例实施方式中，第一束缚接触42可以接触第一上拉晶体管pu1的第二电极pu1e2和第二开关电极22中的每个。在示例实施方式中，第一上拉晶体管pu1的第二电极pu1e2和第二开关电极22可以通过第一束缚接触42彼此短路。根据示例实施方式，第一束缚接触42可以是图1的第一节点n1。根据示例实施方式，第二上拉晶体管pu2的栅电极和第二下拉晶体管pd2的栅电极可以经由第一束缚接触42连接到第一上拉晶体管pu1的第二电极pu1e2。
76.参照图2和图3b，有源层12还可以包括：第一有源桥ab1，包括第一n型有源桥nrb1和第一p型有源桥prb1；以及第二有源桥ab2，包括第二n型有源桥nrb2和第二p型有源桥prb2。
77.因此，第一有源桥ab1和第二有源桥ab2可以与第一传输晶体管pg1的第一电极pg1e1和第二电极pg1e2、第二传输晶体管pg2的第一电极pg2e1和第二电极pg2e2、第一下拉晶体管pd1的第一电极pd1e1和第二电极pd1e2、第二下拉晶体管pd2的第一电极pd2e1和第二电极pd2e2、第一上拉晶体管pu1的第一电极pu1e1和第二电极pu1e2以及第二上拉晶体管pu2的第一电极pu2e1和第二电极pu2e2位于从基板10起的相同水平处。
78.在示例实施方式中，第一有源桥ab1的顶表面和第二有源桥ab2的顶表面可以与第一传输晶体管pg1的第一电极pg1e1和第二电极pg1e2的顶表面、第二传输晶体管pg2的第一电极pg2e1和第二电极pg2e2的顶表面、第一下拉晶体管pd1的第一电极pd1e1和第二电极pd1e2的顶表面，第二下拉晶体管pd2的第一电极pd2e1和第二电极pd2e2的顶表面、第一上拉晶体管pu1的第一电极pu1e1和第二电极pu1e2的顶表面以及第二上拉晶体管pu2的第一电极pu2e1和第二电极pu2e2的顶表面共面。
79.根据示例实施方式，第一有源桥ab1的底表面和第二有源桥ab2的底表面可以与第一传输晶体管pg1的第一电极pg1e1和第二电极pg1e2的底表面、第二传输晶体管pg2的第一电极pg2e1和第二电极pg2e2的底表面、第一下拉晶体管pd1的第一电极pd1e1和第二电极pd1e2的底表面、第二下拉晶体管pd2的第一电极pd2e1和第二电极pd2e2的底表面、第一上拉晶体管pu1的第一电极pu1e1和第二电极pu1e2的底表面以及第二上拉晶体管pu2的第一电极pu2e1和第二电极pu2e2的底表面共面。
80.在示例实施方式中，第一n型有源桥nrb1、第一p型有源桥prb1、第二n型有源桥nrb2和第二p型有源桥prb2可以与沟道区(例如图3a的沟道区13)和源极/漏极区(例如图3a的源极/漏极区14)位于从基板10起的相同水平处。
81.在示例实施方式中，第一有源桥ab1可以在第一nmos区nrx1和第一pmos区prx1之间。在示例实施方式中，第二有源桥ab2可以在第二nmos区nrx2和第二pmos区prx2之间。
82.根据示例实施方式，第一有源桥ab1可以在与第一nmos区nrx1和第一pmos区prx1沿其延伸的方向(例如y方向)垂直的方向(例如x方向)上延伸。根据示例实施方式，第二有源桥ab2可以在与第二nmos区nrx2和第二pmos区prx2沿其延伸的方向(例如y方向)垂直的方向(例如x方向)上延伸。
83.在示例实施方式中，第一有源桥ab1可以将第一nmos区nrx1连接到第一pmos区prx1。在示例实施方式中，第二有源桥ab2可以将第二nmos区nrx2连接到第二pmos区prx2。
84.第一n型有源桥nrb1可以将第一传输晶体管pg1的第一电极pg1e1连接到第一下拉晶体管pd1的第二电极pd1e2。第一n型有源桥nrb1可以连接到第一p型有源桥prb1。第一p型有源桥prb1可以连接到第一上拉晶体管pu1的第二电极pu1e2。
85.第一n型有源桥nrb1可以以与第一传输晶体管pg1的第一电极pg1e1和第一下拉晶体管pd1的第二电极pd1e2基本上相同的浓度来掺杂。第一p型有源桥prb1可以以与第一上拉晶体管pu1的第二电极pu1e2基本上相同的浓度来掺杂。
86.根据示例实施方式，接触可以不提供在第一传输晶体管pg1的第一电极pg1e1、第一下拉晶体管pd1的第二电极pd1e2、第一n型有源桥nrb1和第一p型有源桥prb1上。
87.在示例实施方式中，第一传输晶体管pg1的第一电极pg1e1的整个顶表面可以在垂直(z)方向上与第一层间绝缘层31重叠。在可选的或另外的实施方式中，第一层间绝缘层31可以在垂直(z)方向上与第一传输晶体管pg1的第一电极pg1e1的顶表面的至少一部分重叠。在示例实施方式中，第一下拉晶体管pd1的第二电极pd1e2的整个顶表面可以在垂直(z)方向上被第一层间绝缘层31重叠。在可选的或另外的实施方式中，第一层间绝缘层31可以在垂直(z)方向上与第一下拉晶体管pd1的第二电极pd1e2的顶表面的至少一部分重叠。在示例实施方式中，第一n型有源桥nrb1的整个顶表面可以在垂直(z)方向上与第一层间绝缘层31重叠。在可选的或另外的实施方式中，第一层间绝缘层31可以在垂直(z)方向上与第一n型有源桥nrb1的顶表面的至少一部分重叠。在示例实施方式中，第一p型有源桥prb1的整个顶表面可以在垂直(z)方向上与第一层间绝缘层31重叠。在可选的或另外的实施方式中，第一层间绝缘层31可以在垂直(z)方向上与第一p型有源桥prb1的顶表面的至少一部分重叠。
88.在示例实施方式中，硅化物层15的与第一传输晶体管pg1的第一电极pg1e1的整个顶表面重叠的部分可以接触第一层间绝缘层31。在可选的或另外的实施方式中，硅化物层15的与第一层间绝缘层31接触的部分可以与第一传输晶体管pg1的第一电极pg1e1的顶表面的至少一部分重叠。硅化物层15的与第一下拉晶体管pd1的第二电极pd1e2的整个顶表面重叠的部分可以与第一层间绝缘层31接触。在可选的或另外的实施方式中，硅化物层15的与第一层间绝缘层31接触的部分可以与第一下拉晶体管pd1的第二电极pd1e2的顶表面的至少一部分重叠。硅化物层15的与第一n型有源桥nrb1的整个顶表面重叠的部分可以与第一层间绝缘层31接触。在可选的或另外的实施方式中，硅化物层15的与第一层间绝缘层31接触的部分可以与第一n型有源桥nrb1的顶表面的至少一部分重叠。硅化物层15的与第一p型有源桥prb1的整个顶表面重叠的部分可以与第一层间绝缘层31接触。在可选的或另外的实施方式中，硅化物层15的与第一层间绝缘层31接触的部分可以与第一p型有源桥prb1的顶表面的至少一部分重叠。
89.在示例实施方式中，第一传输晶体管pg1的第一电极pg1e1和第一下拉晶体管pd1
的第二电极pd1e2可以通过第一有源桥ab1连接到第一上拉晶体管pu1的第二电极pu1e2。这可以消除形成将第一传输晶体管pg1的第一电极pg1e1和第一下拉晶体管pd1的第二电极pd1e2连接到第一上拉晶体管pu1的第二电极pu1e2的接触的需要，因此，可以提高互连层的后续设计的自由度。
90.第二n型有源桥nrb2可以将第二传输晶体管pg2的第一电极pg2e1连接到第二下拉晶体管pd2的第二电极pd2e2。第二n型有源桥nrb2可以连接到第二p型有源桥prb2。第二p型有源桥prb2可以连接到第二上拉晶体管pu2的第二电极pu2e2。
91.第二n型有源桥nrb2可以以与第二传输晶体管pg2的第一电极pg2e1和第二下拉晶体管pd2的第二电极pd2e2基本上相同的浓度来掺杂。第二p型有源桥prb2可以以与第二上拉晶体管pu2的第二电极pu2e2基本上相同的浓度来掺杂。
92.根据示例实施方式，可以不在第二传输晶体管pg2的第一电极pg2e1、第二下拉晶体管pd2的第二电极pd2e2、第二n型有源桥nrb2和第二p型有源桥prb2上提供接触。接触blc2可以提供在第二传输晶体管pg2的第二电极pg2e2上，并且接触blc1可以提供在第一传输晶体管pg1的第二电极pg1e2上。
93.在示例实施方式中，第二传输晶体管pg2的第一电极pg2e1的整个顶表面可以在垂直(z)方向上被第一层间绝缘层31重叠。在可选的或另外的实施方式中，第一层间绝缘层31可以在垂直(z)方向上与第二传输晶体管pg2的第一电极pg2e1的顶表面的至少一部分重叠。在示例实施方式中，第二下拉晶体管pd2的第二电极pd2e2的整个顶表面可以在垂直(z)方向上被第一层间绝缘层31重叠。在可选的或另外的实施方式中，第一层间绝缘层31可以在垂直(z)方向上与第二下拉晶体管pd2的第二电极pd2e2的顶表面的至少一部分重叠。在示例实施方式中，第二n型有源桥nrb2的整个顶表面可以在垂直(z)方向上被第一层间绝缘层31重叠。在可选的或另外的实施方式中，第一层间绝缘层31可以在垂直(z)方向上与第二n型有源桥nrb2的顶表面的至少一部分重叠。在示例实施方式中，第二p型有源桥prb2的整个顶表面可以在垂直(z)方向上与第一层间绝缘层31重叠。在可选的或另外的实施方式中，第一层间绝缘层31可以在垂直(z)方向上与第二p型有源桥prb2的顶表面的至少一部分重叠。
94.在示例实施方式中，硅化物层15的与第二传输晶体管pg2的第一电极pg2e1的整个顶表面重叠的部分可以与第一层间绝缘层31接触。在可选的或另外的实施方式中，硅化物层15的与第一层间绝缘层31接触的部分可以与第二传输晶体管pg2的第一电极pg2e1的顶表面的至少一部分重叠。硅化物层15的与第二下拉晶体管pd2的第二电极pd2e2的整个顶表面重叠的部分可以与第一层间绝缘层31接触。在可选的或另外的实施方式中，硅化物层15的与第一层间绝缘层31接触的部分可以与第二下拉晶体管pd2的第二电极pd2e2的顶表面的至少一部分重叠。硅化物层15的与第二n型有源桥nrb2的整个顶表面重叠的部分可以与第一层间绝缘层31接触。在可选的或另外的实施方式中，硅化物层15的与第一层间绝缘层31接触的部分可以与第二n型有源桥nrb2的顶表面的至少一部分重叠。硅化物层15的与第二p型有源桥prb2的整个顶表面重叠的部分可以与第一层间绝缘层31接触。在可选的或另外的实施方式中，硅化物层15的与第一层间绝缘层31接触的部分可以与第二p型有源桥prb2的顶表面的至少一部分重叠。
95.在示例实施方式中，第二传输晶体管pg2的第一电极pg2e1和第二下拉晶体管pd2
的第二电极pd2e2可以通过第二有源桥ab2连接到第二上拉晶体管pu2的第二电极pu2e2。这样的配置可以消除形成将第二传输晶体管pg2的第一电极pg2e1和第二下拉晶体管pd2的第二电极pd2e2连接到第二上拉晶体管pu2的第二电极pu2e2的接触的需要，因此，可以提高互连层的后续设计的自由度。
96.第一n型有源桥nrb1和第二n型有源桥nrb2可以垂直地(例如在z方向上)与第一阱区w1重叠。第一n型有源桥nrb1和第二n型有源桥nrb2可以不垂直地(例如在z方向上)与第二阱区w2重叠。根据示例实施方式，第一n型有源桥nrb1和第二n型有源桥nrb2可以每个水平地(例如在x方向上)与第二阱区w2间隔开。
97.第一p型有源桥prb1和第二p型有源桥prb2可以在垂直(例如z)方向上与第二阱区w2重叠。第一p型有源桥prb1和第二p型有源桥prb2可以不垂直地(例如在z方向上)与第一阱区w1重叠。在示例实施方式中，第一p型有源桥prb1和第二p型有源桥prb2可以每个水平地(例如在x方向上)与第一阱区w1间隔开。
98.器件隔离层16可以在第一pmos区prx1和第二pmos区prx2之间。第一pmos区prx1可以水平地(例如x方向)与第二pmos区prx2间隔开，使器件隔离层16在它们之间。
99.参照图2、图3a和图3b，用于分别形成第一节点n1和第二节点n2的接触可以不在第一开关电极21和第三开关电极23之间以及不在第二开关电极22和第四开关电极24之间。因此，在集成电路1中，栅极节距cpp(其是在第一开关电极21和第三开关电极23之间以及在第二开关电极22和第四开关电极24之间在y方向上的距离)可以减小，并且集成电路1的集成密度可以增大。根据示例实施方式，栅极节距cpp可以在约50纳米(nm)和约150nm之间的范围内。此外，可以增大与集成电路1相邻的单元中的开关电极和集成电路1的第一开关电极21至第四开关电极24之间的距离，因此，可以提高半导体器件的生产良率。
100.参照图2和图3c，第三开关电极23和第四开关电极24可以每个在x方向上延伸跨越沟道区13。第三开关电极23和第四开关电极24可以每个进一步包括覆盖器件隔离层16的部分。根据示例实施方式，第三开关电极23和第四开关电极24可以设置在有源层12的沟道区13和器件隔离层16上。第三开关电极23和第四开关电极24可以在x方向上彼此间隔开。
101.第三开关电极23可以包括第一上拉晶体管pu1的开关电极(例如栅电极)和第一下拉晶体管pd1的开关电极(例如栅电极)。第四开关电极24可以是第二传输晶体管pg2的开关电极(例如栅电极)。可选地或另外地，以类似于第一开关电极21和第二开关电极22的方式，栅极电介质层、栅极导电层、栅极间隔物和栅极硅化物层可以进一步提供在第三开关电极23和第四开关电极24附近。
102.器件隔离层16可以在第二pmos区prx2和第二nmos区nrx2之间。第二pmos区prx2可以在水平(例如x)方向上与第二nmos区nrx2间隔开，使器件隔离层16在它们之间。
103.第一层间绝缘层31可以覆盖第三开关电极23和第四开关电极24。第二层间绝缘层32可以覆盖第二束缚接触43的侧表面和第二开关接触44的侧表面。
104.第二束缚接触43和第二开关接触44可以每个在垂直于基板10的方向(例如z方向)上延伸。第二开关接触44和第二束缚接触43可以每个包括但不限于导电材料，诸如al和cu。可选地或另外地，包括tin的钝化层(未示出)可以进一步提供在第一层间绝缘层31和第二层间绝缘层32与第二开关接触44之间以及在第一层间绝缘层31和第二层间绝缘层32与第二束缚接触43之间。
105.第二开关接触44可以配置为电连接到第四开关电极24。第二开关接触44可以与第四开关电极24接触。第二开关接触44可以是用于将字线(例如图1的wl)连接到第四开关电极24的第二字线接触wlc2。
106.根据示例实施方式，第一束缚接触42可以具有在水平方向(例如y方向)上延伸的条形。根据示例实施方式，第二束缚接触43可以在与第三开关电极23沿其延伸的方向(例如x方向)垂直的方向(例如y方向)上延伸。
107.在示例实施方式中，第二束缚接触43可以配置为电连接(例如联接)到第二上拉晶体管pu2的第二电极pu2e2和第三开关电极23。在示例实施方式中，第二束缚接触43可以接触第二上拉晶体管pu2的第二电极pu2e2和第三开关电极23中的每个。在示例实施方式中，第二上拉晶体管pu2的第二电极pu2e2和第三开关电极23可以通过第二束缚接触43彼此短路。根据示例实施方式，第二束缚接触43可以是图1的第二节点n2。根据示例实施方式，第一上拉晶体管pu1的栅电极和第一下拉晶体管pd1的栅电极可以经由第二束缚接触43连接到第二上拉晶体管pu2的第二电极pu2e2。
108.参照图2和图3d，第一圆角r1可以位于第一传输晶体管pg1的第一电极pg1e1和第一有源桥ab1之间，第二圆角r2可以位于第一下拉晶体管pd1的第二电极pd1e2和第一有源桥ab1之间，第三圆角r3和第四圆角r4可以布置在第一上拉晶体管pu1的第二电极pu1e2和第一有源桥ab1之间。
109.在用于形成集成电路1的光刻工艺和蚀刻工艺中，由于第一nmos区nrx1、第一有源桥ab1和第一pmos区prx1之间的局部布局效应，可以提供第一圆角r1至第四圆角r4。根据示例实施方式，由于第一圆角r1的形成，可以增大第一传输晶体管pg1的第一电极pg1e1的有效面积，因此，可以改善集成电路1的操作特性。
110.可选地或另外地，第一圆角r1至第四圆角r4可以布置在第二传输晶体管pg2的第一电极pg2e1和第二有源桥ab2之间、在第二下拉晶体管pd2的第二电极pd2e2和第二有源桥ab2之间以及在第二上拉晶体管pu2的第二电极pu2e2和第二有源桥ab2之间。
111.参照图3e，第一nmos区nrx1、第一有源桥ab1和第一pmos区prx1可以构成第一有源图案rp1，第一有源图案rp1整体可以具有大致类似于大写字母h的平面形状。
112.根据示例实施方式，第二nmos区nrx2、第二有源桥ab2和第二pmos区prx2可以构成第二有源图案rp2，第二有源图案rp2可以大致具有平面h形。
113.图4是用于说明根据另一些示例实施方式的集成电路的剖视图并示出与图3b对应的部分。
114.为了便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
115.参照图4，第一n型有源桥nrb1和第二n型有源桥nrb2中的一个可以与第二阱区w2以及第一阱区w1垂直地(例如在z方向上)重叠。例如，第一n型有源桥nrb1可以垂直地(例如在z方向上)与第二阱区w2重叠。例如，第一p型有源桥prb1可以水平地(例如在x方向上)与第一阱区w1间隔开。不同于图4，第一n型有源桥nrb1和第二n型有源桥nrb2可以分别垂直地(例如在z方向上)与第一阱区w1和第二阱区w2重叠。
116.在示例实施方式中，第一n型有源桥nrb1可以在x方向上具有与第二n型有源桥nrb2的长度不同的长度。例如，第一n型有源桥nrb1可以在x方向上具有比第二n型有源桥
nrb2的长度大的长度。
117.图5是用于说明根据另一些示例实施方式的集成电路的剖视图并示出与图3b对应的部分。
118.为了便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
119.参照图5，第一p型有源桥prb1和第二p型有源桥prb2中的一个可以垂直地(例如在z方向上)与第一阱区w1以及第二阱区w2重叠。例如，第一p型有源桥prb1可以垂直地(例如在z方向上)与第二阱区w2重叠。例如，第一n型有源桥nrb1可以水平地(例如在x方向上)与第二阱区w2间隔开。不同于图5，第一p型有源桥prb1和第二p型有源桥prb2可以分别垂直地(例如在z方向上)与第一阱区w1和第二阱区w2重叠。
120.在示例实施方式中，第一p型有源桥prb1可以在x方向上具有与第二p型有源桥prb2的长度不同的长度。例如，根据示例实施方式，第一p型有源桥prb1可以在x方向上具有比第二p型有源桥prb2的长度大的长度。
121.图6a示出根据另一些示例实施方式的集成电路2a的布局。
122.为便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
123.参照图6a，集成电路2a的第一有源桥ab1可以连接到第一传输晶体管pg1的第一电极pg1e1。在示例实施方式中，第一有源桥ab1可以与第一下拉晶体管pd1的第二电极pd1e2间隔开。在示例实施方式中，第一下拉晶体管pd1的第二电极pd1e2可以经由第一传输晶体管pg1的第一电极pg1e1和第一有源桥ab1连接到第一上拉晶体管pu1的第二电极pu1e2。例如，第一圆角和第二圆角(例如图3d的r1和r2)可以每个在第一传输晶体管pg1的第一电极pg1e1和第一有源桥ab1之间。
124.图6b示出根据另一些示例实施方式的集成电路2b的布局。
125.为便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
126.参照图6b，集成电路2b的第一有源桥ab1可以连接到第一传输晶体管pg1的第一电极pg1e1和第一下拉晶体管pd1的第二电极pd1e2。根据示例实施方式，第一有源桥ab1的平行于x方向的第一侧可以在x方向上与第一传输晶体管pg1的第一电极pg1e1重叠，而第一有源桥ab1的平行于x方向的第二侧可以在x方向上与第一下拉晶体管pd1的第二电极pd1e2重叠。根据示例实施方式，在第一传输晶体管pg1的第一电极pg1e1和第一下拉晶体管pd1的第二电极pd1e2之间的边界(例如，第一nmos区nrx1在x方向上的宽度增大的边界)可以在x方向上与第一有源桥ab1重叠。
127.图6c示出根据另一些示例实施方式的集成电路2c的布局。
128.为便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
129.参照图6c，集成电路2c的第一有源桥ab1可以连接到第一下拉晶体管pd1的第二电极pd1e2。在示例实施方式中，第一有源桥ab1可以与第一传输晶体管pg1的第一电极pg1e1间隔开。在示例实施方式中，第一传输晶体管pg1的第一电极pg1e1可以经由第一下拉晶体管pd1的第二电极pd1e2和第一有源桥ab1连接到第一上拉晶体管pu1的第二电极pu1e2。例
如，第一圆角和第二圆角(例如图3d的r1和r2)可以每个在第一下拉晶体管pd1的第二电极pd1e2和第一有源桥ab1之间。
130.根据示例实施方式，如参照图6a至图6c所述，由于在有源层(例如图3a的有源层12)上的第一有源桥ab1与第一束缚接触(例如图3a的第一束缚接触42)绝缘，所以第一有源桥ab1可以位于任何合适的位置，而与第一束缚接触42的布置无关。因此，在制造集成电路2a至2c时，可以提供高的设计自由度。
131.图7a示出根据另一些示例实施方式的集成电路3的布局。
132.图7b是沿着图7a的线7i-7i'截取的剖视图。
133.为便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
134.参照图7a和图7b，与图2的集成电路1不同，集成电路3可以不包括第二有源桥(例如图2的第二有源桥ab2)。集成电路3可以仅包括用于将第一nmos区nrx1连接到第一pmos区prx1的第一有源桥ab1。根据示例实施方式，集成电路3还可以包括束缚接触43'和接触45。
135.在示例实施方式中，束缚接触43'可以连接到第一下拉晶体管pd1的第三开关电极23和第二上拉晶体管pu2的第二电极pu2e2。束缚接触43'可以具有沿着y方向延伸的条形。束缚接触43'可以包括在x方向上与第二传输晶体管pg2的第一电极pg2e1重叠的部分和在x方向上与第二下拉晶体管pd2的第二电极pd2e2重叠的部分。
136.根据示例实施方式，接触45可以在垂直z方向上与第二传输晶体管pg2的第一电极pg2e1和第二下拉晶体管pd2的第二电极pd2e2中的每个重叠。根据示例实施方式，集成电路3可以包括第一互连层的导电图案，该第一互连层设置在束缚接触43'和接触45上并且连接到束缚接触43'和接触45。因此，第二上拉晶体管pu2的第二电极pu2e2可以经由束缚接触43'、第一互连层的导电图案和接触45连接到第二传输晶体管pg2的第一电极pg2e1和第二下拉晶体管pd2的第二电极pd2e2。
137.图8a示出根据另一些示例实施方式的集成电路4a的布局。
138.为便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
139.参照图8a，集成电路4a与图2的集成电路1基本上相似，但是还可以包括与第一传输晶体管pg1的第一电极pg1e1垂直地重叠的接触46a。在示例实施方式中，接触46a可以连接到第一传输晶体管pg1的第一电极pg1e1。例如，接触46a可以与图3a的第一开关接触41和第一束缚接触42处于相同的水平。在示例实施方式中，第一互连层的导电图案可以不设置在接触46a上。因此，接触46a的整个顶表面可以与覆盖第一层间绝缘层和第二层间绝缘层(例如图3a的第一层间绝缘层31和第二层间绝缘层32)的第三层间绝缘层(未示出)接触。在可选的或另外的实施方式中，接触46a的顶表面的至少一部分可以与覆盖第一层间绝缘层31和第二层间绝缘层32的第三层间绝缘层接触。
140.图8b示出根据另一些示例实施方式的集成电路4b的布局。
141.为便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
142.参照图8b，集成电路4b与图2的集成电路1基本上相似，但是还可以包括与第一有源桥ab1垂直地重叠的接触46b。根据示例实施方式，接触46b可以与第一有源桥ab1的第一n
型有源桥nrb1垂直地重叠。在示例实施方式中，接触46b可以连接到第一n型有源桥nrb1。例如，接触46b可以与图3a的第一开关接触41和第一束缚接触42处于相同的水平。在示例实施方式中，第一互连层的导电图案可以不设置在接触46b上。因此，接触46b的整个顶表面可以与覆盖第一层间绝缘层和第二层间绝缘层(例如图3a的第一层间绝缘层31和第二层间绝缘层32)的第三层间绝缘层(未示出)接触。在可选的或另外的实施方式中，接触46b的顶表面的至少一部分可以与覆盖第一层间绝缘层31和第二层间绝缘层32的第三层间绝缘层接触。
143.图8c示出根据另一些示例实施方式的集成电路4c的布局。
144.为便于描述，这里将省略以上关于图2至图3c已经提供的描述，并主要描述差异。
145.参照图8c，集成电路4c与图2的集成电路1基本上相似，但是还可以包括与第一有源桥ab1垂直地重叠的接触46c。根据示例实施方式，接触46c可以与第一有源桥ab1的第一p型有源桥prb1垂直地重叠。根据示例实施方式，接触46c可以连接到第一p型有源桥prb1。例如，接触46c可以与图3a的第一开关接触41和第一束缚接触42处于相同的水平。在示例实施方式中，第一互连层的导电图案可以不设置在接触46c上。因此，接触46c的整个顶表面可以与覆盖第一层间绝缘层和第二层间绝缘层(例如图3a的第一层间绝缘层31和第二层间绝缘层32)的第三层间绝缘层(未示出)接触。在可选的或另外的实施方式中，接触46c的顶表面的至少一部分可以与覆盖第一层间绝缘层31和第二层间绝缘层32的第三层间绝缘层接触。
146.图8d示出根据另一些示例实施方式的集成电路4d的布局。
147.为便于描述，这里将省略以上关于图2至图3c已经提供的描述，并将主要描述差异。
148.参照图8d，集成电路4d与图2的集成电路1基本上相似，但是还可以包括与第一上拉晶体管pu1的第二电极pu1e2垂直地重叠的接触46d。在示例实施方式中，接触46d可以连接到第一上拉晶体管pu1的第二电极pu1e2。例如，接触46d可以与图3a的第一开关接触41和第一束缚接触42处于相同的水平。在示例实施方式中，第一互连层的导电图案可以不设置在接触46d上。因此，接触46d的整个顶表面可以与覆盖第一层间绝缘层和第二层间绝缘层(例如图3a的第一层间绝缘层31和第二层间绝缘层32)的第三层间绝缘层(未示出)接触。在可选的或另外的实施方式中，接触46d的顶表面的至少一部分可以与覆盖第一层间绝缘层31和第二层间绝缘层32的第三层间绝缘层接触。
149.如参照图8a至图8d所述，当必要时，可以提供分别与第一传输晶体管pg1的第一电极pg1e1、第一n型有源桥nrb1、第一p型有源桥prb1和第一上拉晶体管pu1的第二电极pu1e2重叠的接触46a至46d。根据示例实施方式，通过提供接触46a至46d以调整分别包括在集成电路4a至4d中的图案的密度，可以防止由于曝光工艺中的光学邻近效应(ope)导致的器件故障。
150.尽管已参照本公开的实施方式具体示出和描述了本公开，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行在形式和细节上的各种变化。
151.本技术基于2021年12月21日在韩国知识产权局提交的韩国专利申请第10-2021-0184288号并要求享有其优先权，该韩国专利申请的公开内容通过引用整体地结合于此。

技术特征：
1.一种集成电路，包括：第一n型金属氧化物半导体(mos)(nmos)区，包括第一传输晶体管的第一电极、所述第一传输晶体管的第二电极、第一下拉晶体管的第一电极和所述第一下拉晶体管的第二电极；第二nmos区，包括第二传输晶体管的第一电极、所述第二传输晶体管的第二电极、第二下拉晶体管的第一电极和所述第二下拉晶体管的第二电极；第一p型mos(pmos)区，在所述第一nmos区和所述第二nmos区之间，并包括第一上拉晶体管的第一电极和所述第一上拉晶体管的第二电极；第二pmos区，在所述第一pmos区和所述第二nmos区之间，并包括第二上拉晶体管的第一电极和所述第二上拉晶体管的第二电极；以及第一有源桥，在第一方向上延伸并将所述第一nmos区联接到所述第一pmos区，其中所述第一nmos区、所述第二nmos区、所述第一pmos区和所述第二pmos区中的每个在垂直于所述第一方向的第二方向上延伸，以及其中所述第一有源桥的第一水平与以下相同：所述第一传输晶体管的所述第一电极的水平，所述第一传输晶体管的所述第二电极的水平，所述第一下拉晶体管的所述第一电极的水平，所述第一下拉晶体管的所述第二电极的水平，所述第一上拉晶体管的所述第一电极的水平，以及所述第一上拉晶体管的所述第二电极的水平。2.根据权利要求1所述的集成电路，其中所述第一有源桥配置为电联接所述第一传输晶体管的所述第一电极、所述第一下拉晶体管的所述第二电极和所述第一上拉晶体管的所述第二电极。3.根据权利要求1所述的集成电路，还包括第二有源桥，所述第二有源桥配置为将所述第二nmos区联接到所述第二pmos区，其中所述第二有源桥的第二水平与以下相同：所述第二传输晶体管的所述第一电极的水平，所述第二传输晶体管的所述第二电极的水平，所述第二下拉晶体管的所述第一电极的水平，所述第二下拉晶体管的所述第二电极的水平，所述第二上拉晶体管的所述第一电极的水平，以及所述第二上拉晶体管的所述第二电极的水平。4.根据权利要求3所述的集成电路，其中所述第一有源桥包括掺有第一p型掺杂剂的第一p型有源桥和掺有第一n型掺杂剂的第一n型有源桥，以及所述第二有源桥包括掺有第二p型掺杂剂的第二p型有源桥和掺有第二n型掺杂剂的第二n型有源桥。5.根据权利要求4所述的集成电路，其中所述第一n型有源桥被集成到所述第一传输晶体管的所述第一电极和所述第一下拉晶体管的所述第二电极中以形成连续层。6.根据权利要求4所述的集成电路，其中所述第一p型有源桥在所述第一方向上的第一
长度大于所述第二p型有源桥在所述第一方向上的第二长度。7.根据权利要求4所述的集成电路，其中所述第一n型有源桥在所述第一方向上的第一长度大于所述第二n型有源桥在所述第一方向上的第二长度。8.根据权利要求4所述的集成电路，其中所述第一n型有源桥联接到所述第一传输晶体管的所述第一电极，以及其中所述第一n型有源桥与所述第一下拉晶体管的所述第二电极间隔开。9.根据权利要求4所述的集成电路，其中所述第一n型有源桥联接到所述第一下拉晶体管的所述第二电极，以及其中所述第一n型有源桥与所述第一传输晶体管的所述第一电极间隔开。10.根据权利要求4所述的集成电路，其中所述第一p型有源桥联接到所述第一上拉晶体管的所述第二电极。11.根据权利要求1所述的集成电路，还包括掩埋氧化物层，所述掩埋氧化物层与以下接触：所述第一有源桥的底表面，所述第一传输晶体管的所述第一电极的底表面，所述第一传输晶体管的所述第二电极的底表面，所述第一下拉晶体管的所述第一电极的底表面，所述第一下拉晶体管的所述第二电极的底表面，所述第一上拉晶体管的所述第一电极的底表面，以及所述第一上拉晶体管的所述第二电极的底表面。12.根据权利要求11所述的集成电路，还包括在所述第一传输晶体管的所述第一电极和所述第一传输晶体管的所述第二电极之间在所述第一方向上延伸的第一开关电极，其中所述第一有源桥设置得与到所述第一开关电极相比更靠近所述掩埋氧化物层。13.根据权利要求12所述的集成电路，还包括覆盖所述第一开关电极的顶表面的第一层间绝缘层，其中所述第一层间绝缘层与所述第一传输晶体管的所述第一电极的整个顶表面、所述第一传输晶体管的所述第二电极的整个顶表面、所述第一下拉晶体管的所述第一电极的整个顶表面以及所述第一下拉晶体管的所述第二电极的整个顶表面接触。14.一种集成电路，包括：基板，包括掺有第一p型掺杂剂的第一阱区和掺有第一n型掺杂剂的第二阱区；掩埋氧化物层，在所述基板上并包括绝缘材料；以及有源层，通过所述掩埋氧化物层与所述基板分隔开，所述掩埋氧化物层在所述基板和所述有源层之间，其中所述有源层包括：第一传输晶体管的掺有第二n型掺杂剂的第一电极；所述第一传输晶体管的掺有第三n型掺杂剂的第二电极；第一下拉晶体管的掺有第四n型掺杂剂的第一电极；所述第一下拉晶体管的掺有第五n型掺杂剂的第二电极；第一上拉晶体管的掺有第二p型掺杂剂的第一电极；
所述第一上拉晶体管的掺有第三p型掺杂剂的第二电极；以及有源桥，配置为电联接所述第一传输晶体管的所述第一电极、所述第一下拉晶体管的所述第二电极和所述第一上拉晶体管的所述第二电极。15.根据权利要求14所述的集成电路，其中所述有源桥包括掺有第六n型掺杂剂的n型有源桥和掺有第四p型掺杂剂的p型有源桥。16.根据权利要求15所述的集成电路，其中所述n型有源桥与所述第一阱区垂直地重叠，以及所述p型有源桥与所述第二阱区垂直地重叠。17.根据权利要求16所述的集成电路，其中所述n型有源桥与所述第二阱区水平地间隔开，以及所述p型有源桥与所述第一阱区水平地间隔开。18.根据权利要求15所述的集成电路，其中所述n型有源桥与所述第二阱区垂直地重叠，以及所述p型有源桥与所述第一阱区水平地间隔开。19.根据权利要求15所述的集成电路，其中所述p型有源桥与所述第一阱区垂直地重叠，以及所述n型有源桥与所述第二阱区水平地间隔开。20.一种静态随机存取存储器(sram)，包括：第一有源图案，具有字母h平面形状；第二有源图案，具有字母h平面形状并在第一方向上与所述第一有源图案间隔开；第一开关电极，与所述第一有源图案垂直地重叠，所述第一开关电极在所述第一有源图案上在所述第一方向上延伸；第二开关电极，与所述第一有源图案和所述第二有源图案垂直地重叠，所述第二开关电极在所述第一方向上与所述第一开关电极间隔开，并在所述第一有源图案和所述第二有源图案上在所述第一方向上延伸；第三开关电极，与所述第一有源图案和所述第二有源图案垂直地重叠，所述第三开关电极在垂直于所述第一方向的第二方向上与所述第一开关电极间隔开，并在所述第一有源图案和所述第二有源图案上在所述第一方向上延伸；以及第四开关电极，与所述第二有源图案垂直地重叠，所述第四开关电极在所述第一方向上与所述第三开关电极间隔开，并在所述第二有源图案上在所述第一方向上延伸。

技术总结
本公开涉及集成电路和静态随机存取存储器。在一实施方式中，一种集成电路包括第一n型金属氧化物半导体(NMOS)区、第二NMOS区、在第一NMOS区和第二NMOS区之间的第一p型MOS(PMOS)区、在第一PMOS区和第二NMOS区之间的第二PMOS区、以及在第一方向上延伸并将第一NMOS区联接到第一PMOS区的第一有源桥。第一有源桥的水平与第一传输晶体管的第一电极的水平、第一传输晶体管的第二电极的水平、第一下拉晶体管的第一电极的水平、第一下拉晶体管的第二电极的水平、第一上拉晶体管的第一电极的水平和第一上拉晶体管的第二电极的水平相同。第一上拉晶体管的第二电极的水平相同。第一上拉晶体管的第二电极的水平相同。


技术研发人员：崔训诚 李旼旭
受保护的技术使用者：三星电子株式会社
技术研发日：2022.12.21
技术公布日：2023/7/13