一种基于离散相位检测的环形振荡器频率校正电路和方法

1.本发明属于集成电路技术领域，尤其涉及一种基于离散相位检测的环形振荡器频率校正电路和方法。


背景技术：

2.在集成电路的设计中，环形振荡器一般由奇数个延时单元串联构成闭合环路形成。通常情况下，环形振荡器的频率由延时单元的延时大小和延时单元的个数决定。受控的环形振荡器可以将电压和电流信号转换成延时单元的延时大小，进一步转换成振荡器的频率信号或相位信号,常被用于如时间数字转换器（tdc）和模数转换器（adc）电路的设计中。基于环形振荡器设计的转换器有数字化程度高，面积紧凑，功耗低的优点，但环形振荡器的频率容易受工艺偏差、供电电压、温度变化和寄生电容的影响，实际电路的频率和设计的频率容易有较差的偏差，进而造成转化器性能的变化。在2014年5月发表在ieee journal of solid-state circuits期刊的第49卷第1184页~1197页中的“a noise-shaping time-to-digital converter using switched-ring oscillators—analysis, design, and measurement techniques”一文采用开关控制的环形振荡器设计了一个时间数字转换器，该设计线性度好、面积小、数字化程度较高，可以随着cmos工艺节点的演进而获得更优的性能。这种基于开关控制环形振荡器的时间数字转换器可以被用在模数转换器的设计中，如2020年2月发表在ieee journal of solid-state circuits期刊的第55卷第356页~368页中的“a second-order purely vco-based ct δσ adc using a modified dpll structure in 40-nm cmos”一文使用前述的时间数字转换器设计了一个模数转换器，同样具有设计面积小、数字化程度高的特点，由于振荡器的频率容易偏离设计值，会改变时间数字转换器的增益和产生失调误差，影响的环路的性能和稳定性。


技术实现要素：

3.本发明目的在于提供一种基于离散相位检测的环形振荡器频率校正电路和方法，以解决上述的技术问题。
4.为解决上述技术问题，本发明的一种基于离散相位检测的环形振荡器频率校正电路和方法的具体技术方案如下：一种基于离散相位检测的环形振荡器频率校正电路，包括待校正振荡器，采样器，缓冲器，相位差计算电路，边缘计算电路a，边缘计算电路b，边缘对齐判断电路和控制单元；所述待校正振荡器包括电流型dac和延时单元，所述电流型dac输出电流给所述延时单元，提供偏置电流；所述待校正振荡器的延时单元输出连接到所述采样器的输入；所述采样器输出分别连接到所述边沿计算电路a、所述相位差计算电路和所述缓冲器；所述缓冲器输出连接到所述相位差计算电路；所述相位差计算电路输出连接到所述边沿计算电路b；所述边沿计算电路a和所述边沿计算电路b的输出连接到所述边沿对齐判断电路；所述边沿对齐判断电路输出连接控制单元；所述控制单元的输出控制所述电流型dac的输出电流。
5.进一步的，所述延时单元数量为n个，n≥3，每个延时单元首尾相接形成闭合环路，所述延时单元有两个反相的输入和两个反相的输出，电流型dac输出的电流改变延时的大小。
6.进一步的，所述待校正振荡器的目标校正频率为f0=k
×
fs，其中k为正整数，或f0=（k+0.5）
×
fs，其中k为非负整数，fs为校正的参考时钟。
7.进一步的，所述采样器有n个比特，用于在参考时钟fs的上升沿到来时采样待校正振荡器n个延时单元的状态，产生n位输出。
8.进一步的，所述缓冲器用于在参考时钟fs的上升沿到来时储存采样器的输出。
9.进一步的，所述相位差计算电路通过采样器输出和缓冲器输出计算待校正振荡器在一个参考时钟fs周期内走过的相位差，输出n位温度计码的相位差。
10.进一步的，所述边沿计算电路a通过采样器输出计算待校正振荡器在fs上升沿时发生翻转的延时单元位置，以n位温度计码形式输出；所述边沿计算电路b从相位差计算电路输出计算当前相位差所对应的最末端的延时单元位置，以n位温度计码形式输出。
11.进一步的，所述边沿对齐判断电路用于判断边沿计算电路a和边沿计算电路b的输出是否相等，并输出结果。
12.进一步的，所述控制单元根据边沿对齐判断电路的结果，得到待校正振荡器频率和参考时钟频率fs的关系，通过算法调整电流型dac的输出，实现待校正振荡器频率的校正。
13.本发明还公开了一种所述的基于离散相位检测的环形振荡器频率校正电路的校正方法，包括如下步骤：首先在参考时钟驱动下由采样器采集待校正振荡器的n比特输出，由缓冲器缓存采样器的输出，相位差计算电路计算待校正振荡器在一个参考时钟fs周期内走过的相位差；边沿计算电路a计算待校正振荡器的刚刚发生翻转的延时单元位置；边沿计算电路b计算当前相位差所对应的最末端的延时单元位置；边沿对齐判断电路判断边沿计算电路a和边沿计算电路b的输出是否相等；控制单元根据边沿对齐判断电路的结果，得到待校正振荡器频率和参考时钟频率fs的关系，通过算法调整电流型dac的输出，实现待校正振荡器频率的校正。
14.本发明的一种基于离散相位检测的环形振荡器频率校正电路和方法具有以下优点：本发明在基于开关控制环形振荡器的时间数字转换器芯片系统中，为环形振荡器的振荡频率提供了一种校正电路和方法，改善了环形振荡器的频率容易受工艺偏差、供电电压、温度变化和寄生电容的影响的缺点，由于直接利用了基于开关环形振荡器的时间数字转换器中的采样器进行采样并进行后续处理，可以在不引入额外寄生电容的情况下减小由于频率偏差带来的增益误差和失调误差。
附图说明
15.图1是本发明的实施例的电路原理框图示意图；图2是本发明的实施例在单次实验中待校正振荡器频率在校正过程中的变化示意图。
具体实施方式
16.为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种基于离散相位检测的环形振荡器频率校正电路和方法做进一步详细的描述。
17.如图1所示，本发明的一种基于离散相位检测的环形振荡器频率校正电路，包括待校正振荡器，采样器，缓冲器，相位差计算电路，边缘计算电路a，边缘计算电路b，边缘对齐判断电路和控制单元；所述待校正振荡器包括电流型dac和延时单元。所述电流型dac输出电流给所述延时单元提供偏置电流；所述延时单元数量为n（n≥3，优选为n=15）个，首尾相接形成闭合环路；所述待校正振荡器的n个延时单元输出连接到所述采样器的输入；所述采样器输出分别连接到所述边沿计算电路a、所述相位差计算电路和所述缓冲器；所述缓冲器输出连接到所述相位差计算电路；所述相位差计算电路输出连接到所述边沿计算电路b；所述边沿计算电路a和所述边沿计算电路b的输出连接到所述边沿对齐判断电路；所述边沿对齐判断电路输出连接控制单元；所述控制单元的输出控制所述电流型dac的输出电流。
18.所述待校正振荡器的目标校正频率为f0=k
×
fs（k为正整数）或f0=（k+0.5）
×
fs（k为非负整数），fs为校正的参考时钟（优选fs = 2.5mhz）。
19.所述延时单元有两个反相的输入和两个反相的输出，电流型dac输出的电流可以改变延时的大小。
20.所述采样器有n个比特，可以在参考时钟fs的上升沿到来时采样待校正振荡器n个延时单元的状态，产生n位输出。
21.所述缓冲器可以在参考时钟fs的上升沿到来时储存采样器的输出。
22.所述相位差计算电路可以通过采样器输出和缓冲器输出计算待校正振荡器在一个参考时钟fs周期内走过的相位差，输出n位温度计码的相位差。
23.所述边沿计算电路a可以通过采样器输出计算待校正振荡器在fs上升沿时发生翻转的延时单元位置，以n位温度计码形式输出。
24.所述边沿计算电路b可以从相位差计算电路输出计算当前相位差所对应的最末端的延时单元位置，以n位温度计码形式输出。
25.所述边沿对齐判断电路判断边沿计算电路a和边沿计算电路b的输出是否相等，并输出结果。
26.所述控制单元根据边沿对齐判断电路的结果，得到待校正振荡器频率和参考时钟频率fs的关系，通过算法调整电流型dac的输出，实现待校正振荡器频率的校正。
27.本发明的一种基于离散相位检测的环形振荡器频率校正方法，包括如下步骤：首先在参考时钟驱动下由采样器采集待校正振荡器的n比特输出，由缓冲器缓存采样器的输出，相位差计算电路计算待校正振荡器在一个参考时钟fs周期内走过的相位差；边沿计算电路a计算待校正振荡器的刚刚发生翻转的延时单元位置；边沿计算电路b计算当前相位差所对应的最末端的延时单元位置；边沿对齐判断电路判断边沿计算电路a和边沿计算电路b的输出是否相等；控制单元根据边沿对齐判断电路的结果，得到待校正振荡器频率和参考时钟频率fs的关系，通过算法调整电流型dac的输出，实现待校正振荡器频率的校正。
28.本发明对基于开关控制环形振荡器的时间数字转换器芯片系统中使用了基于离散相位检测的环形振荡器校正电路和方法。其中，如图2所示的是本发明的实施例在单次实
验中，对环形振荡器校正到频率fs/2和频率fs过程中观察到的环形振荡器频率随时间变化的曲线。其中-25us至0us振荡器目标校正频率为fs/2=1.25mhz，校正前频率为0.6489mhz，偏差为-48.50%，校正后频率为1.074mhz，偏差为-7.04%；0us至25us振荡器目标校正频率为fs=2.5mhz，校正前频率为1.175mhz，校正后频率为2.500mhz，偏差为0.00%。
29.由以上实施例可以看出，本发明实施例通过基于离散相位检测的环形振荡器校正电路和方法，有效减小了环形振荡器受工艺偏差、供电电压、温度变化和寄生电容的影响造成的频率偏差，直接利用了基于开关环形振荡器的时间数字转换器中的采样器进行采样并进行后续处理，可以在不引入额外寄生电容的情况下减小由于频率偏差带来的增益误差和失调误差。
30.可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本技术的权利要求范围内的实施例都属于本发明所保护的范围内。

技术特征：
1.一种基于离散相位检测的环形振荡器频率校正电路，其特征在于，包括待校正振荡器，采样器，缓冲器，相位差计算电路，边缘计算电路a，边缘计算电路b，边缘对齐判断电路和控制单元；所述待校正振荡器包括电流型dac和延时单元，所述电流型dac输出电流给所述延时单元，提供偏置电流；所述待校正振荡器的延时单元输出连接到所述采样器的输入；所述采样器输出分别连接到所述边沿计算电路a、所述相位差计算电路和所述缓冲器；所述缓冲器输出连接到所述相位差计算电路；所述相位差计算电路输出连接到所述边沿计算电路b；所述边沿计算电路a和所述边沿计算电路b的输出连接到所述边沿对齐判断电路；所述边沿对齐判断电路输出连接控制单元；所述控制单元的输出控制所述电流型dac的输出电流。2.根据权利要求1所述的基于离散相位检测的环形振荡器频率校正电路，其特征在于，所述延时单元数量为n个，n≥3，每个延时单元首尾相接形成闭合环路，所述延时单元有两个反相的输入和两个反相的输出，电流型dac输出的电流改变延时的大小。3.根据权利要求1所述的基于离散相位检测的环形振荡器频率校正电路，其特征在于，所述待校正振荡器的目标校正频率为f0=k
×
fs，其中k为正整数，或f0=（k+0.5）
×
fs，其中k为非负整数，fs为校正的参考时钟。4.根据权利要求3所述的基于离散相位检测的环形振荡器频率校正电路，其特征在于，所述采样器有n个比特，用于在参考时钟fs的上升沿到来时采样待校正振荡器n个延时单元的状态，产生n位输出。5.根据权利要求3所述的基于离散相位检测的环形振荡器频率校正电路，其特征在于，所述缓冲器用于在参考时钟fs的上升沿到来时储存采样器的输出。6.根据权利要求3所述的基于离散相位检测的环形振荡器频率校正电路，其特征在于，所述相位差计算电路通过采样器输出和缓冲器输出计算待校正振荡器在一个参考时钟fs周期内走过的相位差，输出n位温度计码的相位差。7.根据权利要求3所述的基于离散相位检测的环形振荡器频率校正电路，其特征在于，所述边沿计算电路a通过采样器输出计算待校正振荡器在fs上升沿时发生翻转的延时单元位置，以n位温度计码形式输出；所述边沿计算电路b从相位差计算电路输出计算当前相位差所对应的最末端的延时单元位置，以n位温度计码形式输出。8.根据权利要求1所述的基于离散相位检测的环形振荡器频率校正电路，其特征在于，所述边沿对齐判断电路用于判断边沿计算电路a和边沿计算电路b的输出是否相等，并输出结果。9.根据权利要求3所述的基于离散相位检测的环形振荡器频率校正电路，其特征在于，所述控制单元根据边沿对齐判断电路的结果，得到待校正振荡器频率和参考时钟频率fs的关系，通过算法调整电流型dac的输出，实现待校正振荡器频率的校正。10.一种利用如权利要求1-9任一项所述的基于离散相位检测的环形振荡器频率校正电路的校正方法，其特征在于，包括如下步骤：首先在参考时钟驱动下由采样器采集待校正振荡器的n比特输出，由缓冲器缓存采样器的输出，相位差计算电路计算待校正振荡器在一个参考时钟fs周期内走过的相位差；边沿计算电路a计算待校正振荡器的刚刚发生翻转的延时单元位置；边沿计算电路b计算当前相位差所对应的最末端的延时单元位置；边沿对齐判断电路判断边沿计算电路a和边沿计
算电路b的输出是否相等；控制单元根据边沿对齐判断电路的结果，得到待校正振荡器频率和参考时钟频率fs的关系，通过算法调整电流型dac的输出，实现待校正振荡器频率的校正。

技术总结
本发明属于集成电路技术领域，公开了一种基于离散相位检测的环形振荡器频率校正电路和方法，首先在参考时钟驱动下由采样器采集待校正振荡器的N比特输出，由缓冲器缓存采样器的输出，相位差计算电路计算待校正振荡器在一个参考时钟fs周期内走过的相位差；边沿计算电路A计算待校正振荡器的刚刚发生翻转的延时单元位置；边沿计算电路B计算当前相位差所对应的最末端的延时单元位置；边沿对齐判断电路判断边沿计算电路A和B的输出是否相等；控制单元得到待校正振荡器频率和参考时钟频率fs的关系，调整电流型DAC的输出，实现待校正振荡器频率的校正。本发明可以在不引入额外寄生电容的情况下减小由于频率偏差带来的增益误差和失调误差。调误差。调误差。


技术研发人员：杨长贵 赵博
受保护的技术使用者：浙江大学
技术研发日：2023.03.14
技术公布日：2023/7/20