一种通过FPGA实现多通道E1数据解析的系统及方法与流程

一种通过fpga实现多通道e1数据解析的系统及方法
技术领域
1.本发明涉及数据解析技术领域，特别涉及了一种通过fpga实现多通道e1数据解析的系统及方法。


背景技术：

2.e1 tdm是指一种通过不同信道或时隙中的交叉位脉冲的同步时分复用，同时在同一个通信媒体上传输多个数字化数据、语音和视频信号等的技术。e1的一个时分复用帧（其长度t=125us）共划分为32相等的时隙，时隙的编号为ch0~ch31。其中时隙ch0用作帧同步，时隙ch16用来传送信令，剩下ch1~ch15和ch17~ch31 共30个时隙用作30个话路。每个时隙传送8bit，因此共用256bit。每秒传送8000个帧，因此pcm一次群e1的数据率就2.048mbit/s。
3.hdb3码三阶高密度双极性码（high density bipolar of order 3 code， hdb3码）是一种适用于基带传输的编码方式，它是为了克服ami码的缺点而出现的，具有能量分散，抗破坏性强等特点。
4.e1数据和ip话机的通话需要将hdb3码转换成pcm数据，现有技术中进行hdb3码与pcm数据之间的转换主要采用idt82p2288芯片，通过外部电信或者pbx的设备的e1信号接入到idt82p2288p中，通过芯片转换成tdm数据（时分复用技术），数据输入到fpga中，经过处理后输入到voip模组，实现e1数据和ip话机的通话。但该方案灵活度较低，且成本较高。


技术实现要素：

5.本发明的目的是克服现有技术中hdb3码与pcm数据之间的转换灵活度交底，且成本较高的问题，提供了一种通过fpga实现多通道e1数据解析的系统及方法，使用fpga实现hdb3码与pcm数据之间的转换，可以对通道进行灵活的配置，且能大幅降低成本。
6.为了实现上述目的，本发明采用以下技术方案：一种通过fpga实现多通道e1数据解析的系统，包括用于解析e1网络接口输出的e1信号、得到稳定rtip&rring波形的外部解析模块以及用于进行hdb3编码、解码，输出pcm数据的fpga模块，所述fpga模块连接有用于对输出的pcm数据进行调整的信号调整模块，所述外部解析模块分别与e1网络接口、fpga模块连接，所述信号调整模块与e1网络接口连接。
7.工作时，外部解析模块输入rtip&rring信号到fpga模块内部，通过fpga模块内部的算法同步时钟，再对输入的rtip&rring信号进行解码，得到pcm数据输出。本发明使用fpga实现hdb3码与pcm数据之间的转换，可以对通道进行灵活的配置，且能大幅降低成本。
8.所述通道是指e1的个数，即一个fpga模块可以支持多通道的e1接入，也就是说可以支持多个e1的数量处理。目前市场上芯片是定死的，比如在背景技术中提到的idt82p2288p，最大可以支持8个e1，而idt82p2284p，最大可以支持4个e1，两种芯片封装是不一样的，而fpga模块就没有限制，同样一个芯片1路，4路，8路，12路等都可以。根据代码的
不同，区分e1数量不同，芯片都是同一个。
9.作为优选，所述fpga模块包括与外部晶振连接的模拟锁相环，所述模拟锁相环连接有用于产生同步时钟的数字锁相环，所述数字锁相环连接有用于实现hdb3解码以及编码的hdb3模块，所述hdb3模块与信号调整模块连接。
10.外部晶振产生一个16mhz的基准时钟，输入到fpga模块内部，通过fpga自带的模拟锁相环进行倍频，产生65mhz的时钟输入到数字锁相环模块，利用数字锁相环产生与外部输入数据同步的时钟，供fpga模块内部的其他模块使用。
11.作为优选，所述hdb3模块包括hdb3解码模块，所述hdb3解码模块连接有用于对解码后的hdb3码进行解帧操作的解帧器，所述解帧器连接有成帧器，所述成帧器连接有hdb3编码模块，所述hdb3编码模块与信号调整模块连接。
12.hdb3的解码模块是对rtip&rring数据进行解码，rtip&rring数据是外部电路产生的原始数据，通过hdb3的解码模块，产生有效数据。解帧器是根据g.704的标准，对帧头进行寻找和解析，获取一帧的有效数据，并去掉帧头，传输给后面的模块。成帧器和解帧器的作用相反，根据其他模块输入的数据，进行编码成帧，添加帧头，输出给hdb3的编码模块。hdb3的编码模块根据成帧器的数据，编码成hdb3的格式的数据，输出。
13.作为优选，所述数字锁相环包括数控振荡器以及与模拟锁相环连接的鉴相器，所述鉴相器连接有滤波器，所述滤波器与数控振荡器连接，所述数控振荡器分别与hdb3解码模块、hdb3编码模块以及解帧器连接。
14.数字锁相环分为三个部分，分别为鉴相器，滤波器以及数控振荡器，通过三个部分的工作产生与外部输入数据同步的时钟，供fpga模块内部的其他模块使用，因为e1数据的接收和发送需要和外部输给我们的e1的设备的时钟同步，这样接收和发送的数据不会出现错误。不同步的时钟，会出现数据异常或者丢失等情况。数控振荡器主要根据滤波器的输出的信号，进行动态调整振荡器的频率和相位。鉴相器是用于比较输入的信号和数控振荡器的信号相位的偏差。滤波器主要作用是对鉴相器产生的偏差进行过滤，控制振荡器。
15.作为优选，所述信号调整模块包括用于驱动fpga模块的输出信号的驱动器以及用于对信号进行电平调整和变换的第二变压器，所述驱动器分别与fpga模块、第二变压器连接，所述第二变压器与e1网络接口连接。
16.对fpga模块输出的信号进行调整，并将调整后的信号输入到e1网络接口中。
17.作为优选，所述外部解析模块包括与e1网络接口连接的、用于放大输入信号的第一变压器以及与第一变压器连接的、用于驱动输入信号的比较器，所述比较器与fpga模块连接，所述第一变压器还连接有用于稳定输入信号波形的选择器。
18.工作时， e1网络接口的rtip&rring输入信号经过第一变压器进行1:2的放大后，输入到比较器驱动后，送出稳定的波形到fpga模块中。其中阻抗控制通过选择器进行选择，控制实现75欧姆和120欧姆阻抗，使之能够匹配阻抗，波形稳定。
19.一种通过fpga实现多通道e1数据解析的方法，包括以下步骤：s1：对e1网络接口输出的信号进行解析，得到稳定rtip&rring波形，并获取同步时钟；s2：利用同步时钟，对rtip&rring信号进行hdb3解码，并对解码后的数据进行解帧，得到pcm数据；
s3：对pcm数据进行成帧操作，并对成帧操作后的pcm数据进行hdb3编码，输出ttip&tring信号给e1网络接口。
20.实现了多通道hdb3数据解析和发送，并能够对hdb3数据进行成帧和解帧，完成hdb3数据转换为pcm数据。
21.作为优选，所述步骤s1进一步包括：s1.1：对e1网络接口输出的信号进行放大，并进行阻抗控制，得到稳定rtip&rring波形；s1.2：利用有源晶振产生基准时钟，对得到的基准时钟进行倍频，产生倍频时钟，对倍频时钟进行处理，得到产生与有源晶振输入数据同步的时钟。
22.控制实现75欧姆和120欧姆阻抗，使之能够匹配阻抗，得到稳定的波形，便于后续hdb3的解码与编码。
23.作为优选，所述步骤s2中，解帧进一步包括：判断是否丢失同步帧，若是，则搜索帧头，判断搜索到的帧是否是有效帧，若不是，则继续搜索，若是，则进入crc校验；判断crc校验是否正常，若是，则输出数据，若不是，则重新进行搜索。
24.对帧头进行寻找和解析，获取一帧的有效数据，并去掉帧头。
25.作为优选，所述成帧进一步包括：对复帧进行计数，根据计数结果对帧的数据进行填充，并计算crc值，在一帧结束后，填充crc校验值，进行hdb3编码。
26.根据输入的数据，进行编码成帧，添加帧头，并将添加帧头后的数据进行编码。
27.因此，本发明具有如下有益效果：利用fpga实现hdb3码与pcm数据之间的转换，实现了多通道hdb3数据解析和发送，并能够对数据进行成帧和解帧，完成数据转换为pcm数据；可以对通道进行灵活的配置，且能大幅降低成本。
附图说明
28.图1是本发明中fpga模块的结构示意图。
29.图2是本发明中数字锁相环的结构示意图。
30.图3是本发明中外部解析模块的结构示意图。
31.图4是本发明中信号调整模块的结构示意图。
32.图5是本发明中方法的步骤流程图。
33.图6是本发明中hdb3解码的流程示意图。
34.图7是本发明中解帧的流程示意图。
35.图8是本发明中hdb3编码的流程示意图。
36.图9是本发明中成帧的流程示意图。
37.图中：1、外部解析模块；2、fpga模块；3、信号调整模块；4、模拟锁相环；5、数字锁相环；6、hdb3解码模块；7、解帧器；8、hdb3编码模块；9、成帧器；10、外部晶振；11、e1网络接口；12、第一变压器；13、比较器；14、选择器；15、第二变压器；16、驱动器；17、鉴相器；18、滤波器；19、数控振荡器。
具体实施方式
38.下面结合附图与具体实施方式对本发明作进一步详细描述：本实施例为一种通过fpga实现多通道e1数据解析的系统及方法，包括外部解析模块1、fpga模块2以及信号调整模块3，外部解析模块与fpga模块连接，fpga模块与信号调整模块连接，外部解析模块用于解析e1网络接口输出的e1信号、得到稳定rtip&rring波形，fpga模块用于进行hdb3编码、解码，输出pcm数据，信号调整模块用于对输出的pcm数据进行调整。
39.工作时，外部解析模块输入rtip&rring信号到fpga模块内部，通过fpga模块内部的算法同步时钟，再对输入的rtip&rring信号进行解码，得到pcm数据输出。本发明使用fpga实现hdb3码与pcm数据之间的转换，可以对通道进行灵活的配置，且能大幅降低成本。
40.具体的：如图1所示，fpga模块包括与外部晶振10连接的模拟锁相环4、用于产生同步时钟的数字锁相环5以及用于实现hdb3解码以及编码hdb3模块，模拟锁相环与数字锁相环连接，数字锁相环与hdb3模块连接，数字锁相环与hdb3模块均与外部解析模块连接，hdb3模块还与信号调整模块连接。
41.其中，hdb3模块包括hdb3解码模块6、用于对解码后的hdb3码进行解帧操作的解帧器7、成帧器9以及hdb3编码模块8，hdb3解码模块分别与数字锁相环、外部解析模块、解帧器连接，成帧器与解帧器连接，hdb3编码模块分别与成帧器、数字锁相环、信号调整模块连接。
42.hdb3的解码模块是对rtip&rring数据进行解码，rtip&rring数据是外部电路产生的原始数据，通过hdb3的解码模块，产生有效数据。
43.解帧器是根据g.704的标准，对帧头进行寻找和解析，获取一帧的有效数据，并去掉帧头，传输给后面的模块。
44.成帧器和解帧器的作用相反，根据其他模块输入的数据，进行编码成帧，添加帧头。输出给hdb3的编码模块。
45.hdb3的编码模块根据成帧器的数据，编码成hdb3的格式的数据，输出。
46.工作时，外部解析模块输入rtip＆rring信号（rtip&rring为外部通过外部解析模块进行解析后的波形）给数字锁相环以及hdb3编码模块。同时，外部通过有源晶振产生一个基准时钟，输入16mhz的时钟信号给fpga模块，由fpga模块中的模拟锁相环对16mhz时钟信号进行倍频，得到65mhz时钟信号，模拟锁相环将65mhz时钟信号输入给数字锁相环，数字锁相环根据rtip＆rring信号，利用65mhz时钟信号得到 ref 2m＆4m信号，并将其输出给hdb3解码模块以及hdb3编码模块。hdb3解码模块利用ref 2m＆4mhz信号，对外部解析模块输入的rtip＆rring信号进行hdb3解码，并将解码后的结果输入到解帧器；解帧器对该结果进行处理，输出2mhz时钟信号给数字锁相环，并输出pcm数据（data rx为pcm数据）。pcm数据给成帧器，成帧器对pcm数据进行处理，并将处理后的成帧数据发送给hdb3编码模块，hdb3编码模块利用ref 2m＆4mhz信号进行编码，输出ttip＆tring信号给信号调整模块。
47.如图2所示，数字锁相环包括鉴相器17、滤波器18以及数控振荡器，鉴相器以及数控振荡器均与模拟锁相环连接，鉴相器还与滤波器连接，滤波器与数控振荡器连接，数控振荡器分别与hdb3解码模块、hdb3编码模块连接。
48.通过鉴相器，滤波器以及数控振荡器的工作产生与外部输入数据同步的时钟，供
fpga模块内部的其他模块使用，因为e1数据的接收和发送需要和外部输给我们的e1的设备的时钟同步，这样接收和发送的数据不会出现错误。不同步的时钟，会出现数据异常或者丢失等情况。数控振荡器主要根据滤波器的输出的信号，进行动态调整振荡器的频率和相位。鉴相器是用于比较输入的信号和数控振荡器的信号相位的偏差。滤波器主要作用是对鉴相器产生的偏差进行过滤，控制振荡器。
49.如图3所示，外部解析模块包括第一变压器12、比较器13以及选择器14，第一变压器与e1网络接口11连接，第一变压器还与选择器、比较器连接，比较器与fpga模块连接；第一变压器用于放大e1网络接口的输入信号，比较器用于驱动放大后的输入信号，选择器用于稳定输入信号波形。
50.工作时， e1网络接口的rtip&rring输入信号经过第一变压器进行1:2的放大后，输入到比较器驱动后，送出稳定的波形到fpga模块中。其中阻抗控制通过选择器进行选择，控制实现75欧姆和120欧姆阻抗，使之能够匹配阻抗，波形稳定。
51.本实施例中比较器采用ms2357芯片，选择器采用aip74hc4053芯片。
52.如图4所示，信号调整模块包括第二变压器15以及驱动器16，驱动器分别与fpga模块、第二变压器连接，第二变压器与e1网络接口连接；驱动器用于驱动fpga模块的输出信号，第二变压器用于对fpga模块的输出信号进行电平调整和变换。
53.本实施例中，驱动器采用74hct2g125芯片。
54.本实施例还提供了一种通过fpga实现多通道e1数据解析的方法，如图5所示，包括以下步骤：第一步，对e1网络接口输出的信号进行解析，得到稳定rtip&rring波形，并获取同步时钟；第二步，利用同步时钟，对rtip&rring信号进行hdb3解码，并对解码后的数据进行解帧，得到pcm数据；第三步，对pcm数据进行成帧操作，并对成帧操作后的pcm数据进行hdb3编码，输出ttip&tring信号给e1网络接口。
55.实现了多通道hdb3数据解析和发送，并能够对hdb3数据进行成帧和解帧，完成hdb3数据转换为pcm数据。
56.下面对本技术的方法做进一步说明：第一步：对e1网络接口输出的信号进行解析，得到稳定rtip&rring波形，并获取同步时钟。
57.对e1网络接口输出的信号进行放大，并进行阻抗控制，控制实现75欧姆和120欧姆阻抗，使之能够匹配阻抗，得到稳定rtip&rring波形；利用有源晶振产生基准时钟，对得到的基准时钟进行倍频，产生倍频时钟，对倍频时钟进行处理，得到产生与有源晶振输入数据同步的时钟。
58.第二步：利用同步时钟，对rtip&rring信号进行hdb3解码，并对解码后的数据进行解帧，得到pcm数据。
59.hdb3的解码包括：根据规范要求检测出v码，其中当消息码中连“0”数目超过 3 个时，将每 4 个连“0”化作一小节，定义为 b00v，称为破坏节，其中 v 称为破坏脉冲，而b称为调节脉冲。检测出v码后还原数据。
60.具体步骤如图6所示：对输入的rtip信号进行+v码检测，对输入的rring数据进行
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v码检测，对检测后
的数据相加，去除v码和b码，实现hdb3的解码。
61.解帧过程如图7所示，包括：（1）判断是否丢失同步帧，若没有，则继续判断；（2）若丢失同步帧，则搜索帧头；（3）判断搜索到的帧是否是有效帧，若不是，则回到步骤（2），继续搜索帧头，若是，则进入crc校验；（4）判断crc校验是否正常，若是，则输出数据，帧重新排序完成，若不是，则回到步骤（2），继续搜索帧头。
62.第三步：对pcm数据进行成帧操作，并对成帧操作后的pcm数据进行hdb3编码，输出ttip&tring信号给e1网络接口。
63.hdb3的编码包括：当连 0 个数不超过 3 时，非“0”脉冲极性交替；当连 0 个数超过 3 时，检查两个相邻的 v 码之间的 1 的个数，如果有奇数个 1 时，此四个连 0 用 000v 表示，如果有偶数个 1 时，此四个连 0 用 b00v 表示；1 与 b 一起确定极性，即相当于把b看做 1，1与b一起极性交替；v 码的极性与前一个非 0 码（含 b 码）极性相同，之后保证 v 码极性交替。
64.具体步骤如图8所示：输入pcm数据，插入v码，在插入v码后再插入b码，进行双极性变化，实现hdb3的编码。
65.成帧过程如图9所示，包括：输入数据，对复帧进行计数，根据计数结果对帧的数据进行填充，并计算crc值，在一帧结束后，填充crc校验值，进行hdb3编码。
66.以上所述的实施例只是本发明的一种较佳的方案，并非对本发明作任何形式上的限制，在不超出权利要求所记载的技术方案的前提下还有其它的变体及改型。

技术特征：
1.一种通过fpga实现多通道e1数据解析的系统，其特征在于，包括用于解析e1网络接口输出的e1信号、得到稳定rtip&rring波形的外部解析模块以及用于进行hdb3编码、解码，输出pcm数据的fpga模块，所述fpga模块连接有用于对输出的pcm数据进行调整的信号调整模块，所述外部解析模块分别与e1网络接口、fpga模块连接，所述信号调整模块与e1网络接口连接。2.根据权利要求1所述的一种通过fpga实现多通道e1数据解析的系统，其特征在于，所述fpga模块包括与外部晶振连接的模拟锁相环，所述模拟锁相环连接有用于产生同步时钟的数字锁相环，所述数字锁相环连接有用于实现hdb3解码以及编码的hdb3模块，所述hdb3模块与信号调整模块连接。3.根据权利要求2所述的一种通过fpga实现多通道e1数据解析的系统，其特征在于，所述hdb3模块包括hdb3解码模块，所述hdb3解码模块连接有用于对解码后的hdb3码进行解帧操作的解帧器，所述解帧器连接有成帧器，所述成帧器连接有hdb3编码模块，所述hdb3编码模块与信号调整模块连接。4.根据权利要求2或3所述的一种通过fpga实现多通道e1数据解析的系统，其特征在于，所述数字锁相环包括数控振荡器以及与模拟锁相环连接的鉴相器，所述鉴相器连接有滤波器，所述滤波器与数控振荡器连接，所述数控振荡器分别与hdb3解码模块、hdb3编码模块以及解帧器连接。5.根据权利要求1或2所述的一种通过fpga实现多通道e1数据解析的系统，其特征在于，所述信号调整模块包括用于驱动fpga模块的输出信号的驱动器以及用于对信号进行电平调整和变换的第二变压器，所述驱动器分别与fpga模块、第二变压器连接，所述第二变压器与e1网络接口连接。6.根据权利要求1或2或3所述的一种通过fpga实现多通道e1数据解析的系统，其特征在于，所述外部解析模块包括与e1网络接口连接的、用于放大输入信号的第一变压器以及与第一变压器连接的、用于驱动输入信号的比较器，所述比较器与fpga模块连接，所述第一变压器还连接有用于稳定输入信号波形的选择器。7.一种通过fpga实现多通道e1数据解析的方法，应用于权利要求1-6任意一项权利要求所述的一种通过fpga实现多通道e1数据解析的系统，其特征在于，包括以下步骤：s1：对e1网络接口输出的信号进行解析，得到稳定rtip&rring波形，并获取同步时钟；s2：利用同步时钟，对rtip&rring信号进行hdb3解码，并对解码后的数据进行解帧，得到pcm数据；s3：对pcm数据进行成帧操作，并对成帧操作后的pcm数据进行hdb3编码，输出ttip&tring信号给e1网络接口。8.根据权利要求7所述的一种通过fpga实现多通道e1数据解析的方法，其特征在于，所述步骤s1进一步包括：s1.1：对e1网络接口输出的信号进行放大，并进行阻抗控制，得到稳定rtip&rring波形；s1.2：利用有源晶振产生基准时钟，对得到的基准时钟进行倍频，产生倍频时钟，对倍频时钟进行处理，得到产生与有源晶振输入数据同步的时钟。9.根据权利要求7或8所述的一种通过fpga实现多通道e1数据解析的方法，其特征在
于，所述步骤s2中，解帧进一步包括：判断是否丢失同步帧，若是，则搜索帧头，判断搜索到的帧是否是有效帧，若不是，则继续搜索，若是，则进入crc校验；判断crc校验是否正常，若是，则输出数据，若不是，则重新进行搜索。10.根据权利要求7或8所述的一种通过fpga实现多通道e1数据解析的方法，所述步骤s3中，所述成帧进一步包括：对复帧进行计数，根据计数结果对帧的数据进行填充，并计算crc值，在一帧结束后，填充crc校验值，进行hdb3编码。

技术总结
本发明公开了一种通过FPGA实现多通道E1数据解析的系统及方法，克服了现有技术中HDB3码与PCM数据之间的转换灵活度交底，且成本较高的问题，系统包括用于解析E1网络接口输出的E1信号、得到稳定RTIP&RRING波形的外部解析模块以及用于进行HDB3编码、解码，输出PCM数据的FPGA模块，所述FPGA模块连接有用于对输出的PCM数据进行调整的信号调整模块，所述外部解析模块分别与E1网络接口、FPGA模块连接，所述信号调整模块与E1网络接口连接。使用FPGA实现HDB3码与PCM数据之间的转换，可以对通道进行灵活的配置，且能大幅降低成本。且能大幅降低成本。且能大幅降低成本。


技术研发人员：骆晓宝 李中豪 苏应兵 朱庆松 黄志刚 骆兴延 骆力铭 丁震东
受保护的技术使用者：浙江铭道通信技术有限公司
技术研发日：2023.02.03
技术公布日：2023/7/21