多芯片嵌入式扇出型封装结构及其制备方法与流程

1.本发明涉及半导体封装技术领域，具体而言，涉及一种多芯片嵌入式扇出型封装结构及其制备方法。


背景技术：

2.随着半导体行业的快速发展，晶圆级扇出封装结构逐渐替代传统封装结构，被广泛地应用于半导体行业中。标准的晶圆级扇出工艺流程如下：首先在一个载体上附上一层薄膜，芯片通过面向上(face-up)的方式放置于载体上，通过晶圆级注塑工艺，将芯片封入塑封料之中，固化塑封料后移除载体，通过打磨工具露出讯号触点，在固化的塑封料上金属布线，再制备凸点下金属层、植球后得到新的讯号触点，最后通过切片完成封装。而传统的多芯片系统封装(sip)，芯片之间通过金属凸点并排分布在基板上，通过基板内的线路实现多芯片的互联。该方法存在以下几个问题。首先，并排分布的芯片不可避免地会导致芯片整体的封装尺寸变大，这不适用于便携式电子消费产品的要求。其次，通过聚合物等塑封材料，由于热膨胀系数的差异，会引起翘曲问题。最后，封装的背面也为塑封料，散热性较差，导致芯片发热严重。


技术实现要素：

3.本发明的目的包括，例如，提供了一种多芯片嵌入式扇出型封装结构及其制备方法，其能够降低封装尺寸，提升芯片封装数量，同时减缓翘曲问题，散热效果好。
4.本发明的实施例可以这样实现：
5.第一方面，本发明提供一种多芯片嵌入式扇出型封装结构，包括：
6.基底玻璃板；
7.第一线路层，所述第一线路层设置在所述基底玻璃板的一侧表面；
8.容置玻璃板，所述容置玻璃板贴合在所述第一线路层上，且所述容置玻璃板远离所述基底玻璃板的一侧表面设置有贯通至所述第一线路层的第一凹槽；
9.芯片模组，所述芯片模组容置在所述第一凹槽中，并贴装在所述第一线路层上；
10.第二线路层，所述第二线路层设置在所述容置玻璃板远离所述基底玻璃板的一侧表面，所述第二线路层与所述第一线路层电连接；
11.焊球，所述焊球设置在所述第二线路层上，并与所述第二线路层电连接；
12.其中，所述芯片模组包括背对背贴装的第一芯片和第二芯片，所述第一芯片贴装在第一线路层上，并与所述第一线路层电连接，所述第二芯片贴装在所述第一芯片上，并与所述第二线路层电连接。
13.在可选的实施方式中，所述容置玻璃板上还设置有第一连接通孔，所述第一连接通孔中设置有第一导电柱，所述第一导电柱的两端分别延伸至所述第一线路层和所述第二线路层。
14.在可选的实施方式中，所述第一凹槽中还填充有介质层，所述介质层包覆在所述
第一芯片和所述第二芯片外。
15.在可选的实施方式中，所述芯片模组还包括第三芯片，所述第三芯片容置在所述第一凹槽中，并贴装在所述第一芯片远离所述基底玻璃板的一侧表面，且所述第三芯片与所述第二线路层电连接。
16.在可选的实施方式中，所述第二芯片和所述第三芯片的宽度均小于所述第一芯片的宽度。
17.在可选的实施方式中，所述基底玻璃板上还设置有第二凹槽，所述多芯片嵌入式扇出型封装结构还包括第四芯片和第三线路层，所述第四芯片容置在所述第二凹槽中，所述第三线路层设置在所述基底玻璃板的表面，并与所述第四芯片电连接。
18.在可选的实施方式中，所述第二凹槽设置在所述基底玻璃板远离所述容置玻璃板的一侧，所述第三线路层设置在所述基底玻璃板远离所述容置玻璃板的一侧表面。
19.在可选的实施方式中，所述容置玻璃板上还设置有第二连接通孔，所述基底容置板上对应设置有第三连接通孔，所述第二连接通孔中设置有延伸至所述第三连接通孔的第二导电柱，所述第二导电柱的两端分别延伸至所述第二线路层和所述第三线路层。
20.第二方面，本发明提供一种多芯片嵌入式扇出型封装结构的制备方法，用于制备如前述实施方式任一项所述的多芯片嵌入式扇出型封装结构，所述制备方法包括：
21.在容置玻璃板上刻蚀形成第一凹槽；
22.在基底玻璃板上布线形成第一线路层；
23.将容置玻璃板粘接在第一线路层上；
24.制备芯片模组；
25.将芯片模组嵌入所述第一凹槽，并贴装在所述第一线路层上；
26.在容置玻璃板远离所述基底玻璃板的一侧形成第二线路层；
27.在所述第二线路层上植球形成焊球；
28.其中，所述第二线路层与所述第一线路层电连接，所述焊球与所述第二线路层电连接，所述芯片模组包括背对背贴装的第一芯片和第二芯片，所述第一芯片贴装在第一线路层上，并与所述第一线路层电连接，所述第二芯片贴装在所述第一芯片上，并与所述第二线路层电连接。
29.在可选的实施方式中，所述芯片模组还包括第三芯片，所述第三芯片贴装在所述第一芯片上，并与所述第二线路层电连接，所述制备芯片模组的步骤，包括：
30.将所述第二芯片的背面和所述第三芯片的背面贴装在所述第一芯片的背面。
31.在可选的实施方式中，所述将容置玻璃板粘接在第一线路层上的步骤之前，所述制备方法还包括：
32.在所述基底玻璃板上刻蚀形成第二凹槽；
33.将第四芯片嵌入所述第二凹槽；
34.在所述基底玻璃板的表面布线形成第三线路层；
35.其中，所述第三线路层与所述第四芯片电连接。
36.本发明实施例的有益效果包括，例如：
37.本发明实施例提供了一种多芯片嵌入式扇出型封装结构及其制备方法，在基底玻璃板上设置第一线路层，并在容置玻璃板上形成第一凹槽，将容置玻璃板粘接在第一线路
层上，实现容置玻璃板和基底玻璃板的相互贴合，然后将第一芯片和第二芯片背对背贴装后形成的芯片模组装入第一凹槽，并贴装在第一线路层上，然后在容置玻璃板远离基底玻璃板的一侧形成第二线路层，最后在第二线路层上形成焊球，其中第一芯片与第一线路层电连接，第二芯片与第二线路层电连接。相较于现有技术，本实施例利用玻璃板作为载体，并开槽进行芯片容置，充分利用玻璃板可定制性以及超薄的优势，不但提高了封装的可靠性，同时该封装结构在使用时可以直接贴装在基板上，降低了成本。并且玻璃板具有良好的导热性，有利于提高封装的散热性，同时玻璃板可定制性的特点有利于解决翘曲的问题，而第一芯片和第二芯片背对背贴装堆叠的方式，能够降低封装尺寸，提升芯片封装数量。
附图说明
38.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
39.图1为本发明第一实施例提供的多芯片嵌入式扇出型封装结构的结构示意图；
40.图2至图7为本发明第一实施例提供的多芯片嵌入式扇出型封装结构的制备方法的工艺流程图；
41.图8为本发明第二实施例提供的多芯片嵌入式扇出型封装结构的结构示意图；
42.图9为本发明第二实施例提供的多芯片嵌入式扇出型封装结构的制备方法的工艺流程图；
43.图10为本发明第三实施例提供的多芯片嵌入式扇出型封装结构的结构示意图；
44.图11至图18为本发明第三实施例提供的多芯片嵌入式扇出型封装结构的制备方法的工艺流程图。
45.图标：100-多芯片嵌入式扇出型封装结构；110-基底玻璃板；111-第二凹槽；113-第二导电柱；120-第一线路层；130-容置玻璃板；131-第一凹槽；133-第一导电柱；140-芯片模组；141-第一芯片；143-第二芯片；145-第三芯片；150-第二线路层；160-焊球；170-介质层；180-第四芯片；190-第三线路层。
具体实施方式
46.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
47.因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
48.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
49.在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
50.此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
51.随着芯片制程能力的不断提高，可容纳的讯号接点数量也越来越多，同时芯片规格越来越小，晶圆级封装(wlp)的主要方式是以扇入(fan-in)为主，由于大部分芯片的触点具有一定的距离限制，传统的封装结构已不能满足目前高接点的需求。晶圆级扇出封装技术(fan-out wlp)是对晶圆级封装技术的补充，通过一种材料被放置在芯片的周围以承担一个扇出再分配的布线，将芯片上的讯号触点引出，形成焊球或凸点终端数组，在一定范围内可取代传统的引线建合球栅阵列(wbbga)封装或倒装芯片球栅阵列(fcbga)封装(《500接点数)，适用于目前发展前景良好的消费电子领域。
52.正如背景技术中所公开的，现有技术中的扇出型封装结构，其标准工艺是首先在一个载体上附上一层薄膜，芯片通过面向上(face-up)的方式放置于载体上，通过晶圆级注塑工艺，将芯片封入塑封料之中，固化塑封料后移除载体，通过打磨工具露出讯号触点，在固化的塑封料上金属布线，再制备凸点下金属层、植球后得到新的讯号触点，最后通过切片完成封装。
53.而针对多芯片系统封装(sip)，芯片之间通过金属凸点并排分布在基板上，通过基板内的线路实现多芯片的互联。该方法存在以下几个问题。首先，并排分布的芯片不可避免地会导致芯片整体的封装尺寸变大，这不适用于便携式电子消费产品的要求。其次，通过聚合物等塑封材料，由于热膨胀系数的差异，会引起翘曲问题。最后，封装的背面为塑封料，散热性较差，导致芯片发热严重。
54.为了解决上述问题，本发明提供了一种新型的多芯片嵌入式扇出型封装结构及其制备方法，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
55.第一实施例
56.参见图1，本实施例提供了多芯片嵌入式扇出型封装结构100，其能够降低封装尺寸，提升芯片封装数量，同时减缓翘曲问题，散热效果好。
57.本实施例提供的多芯片嵌入式扇出型封装结构100，包括基底玻璃板110、第一线路层120、容置玻璃板130、芯片模组140、第二线路层150和焊球160，第一线路层120设置在基底玻璃板110的一侧表面；容置玻璃板130贴合在第一线路层120上，且容置玻璃板130远离基底玻璃板110的一侧表面设置有贯通至第一线路层120的第一凹槽131；芯片模组140容置在第一凹槽131中，并贴装在第一线路层120上；第二线路层150设置在容置玻璃板130远离基底玻璃板110的一侧表面，第二线路层150与第一线路层120电连接；焊球160设置在第二线路层150上，并与第二线路层150电连接；其中，芯片模组140包括背对背贴装的第一芯片141和第二芯片143，第一芯片141贴装在第一线路层120上，并与第一线路层120电连接，第二芯片143贴装在第一芯片141上，并与第二线路层150电连接。
58.在本实施例中，第一凹槽131可以通过在容置玻璃板130上通过湿法刻蚀形成，并且第一凹槽131贯通容置玻璃板130的两侧表面，方便装入芯片模组140的同时，也使得第一
芯片141和第二芯片143能够分别与第一线路层120和第二线路层150连接。其中容置玻璃板130和基底玻璃板110均为常规玻璃板结构，本实施例利用玻璃板作为载体，并开槽进行芯片容置，充分利用玻璃板可定制性以及超薄的优势，不但提高了封装的可靠性，同时该封装结构在使用时可以直接贴装在基板上，降低了成本。并且玻璃板具有良好的导热性，有利于提高封装的散热性，同时玻璃板可定制性的特点有利于解决翘曲的问题，而第一芯片141和第二芯片143背对背贴装堆叠的方式，能够降低封装尺寸，提升芯片封装数量。
59.需要说明的是，本实施例中第一芯片141和第二芯片143背对背通过胶层粘接在一起，并且第一芯片141的正面朝下，第二芯片143的正面朝上，第一芯片141的正面设置有多个第一引脚，通过多个第一引脚与第一线路层120之间直接地接触来实现第一芯片141与第一线路层120之间的电连接。而第二芯片143的正面设置有多个第二引脚，通过多个第二引脚与第二线路层150之间直接地接触来实现第二芯片143与第二线路层150之间的电连接。
60.在本实施例中，容置玻璃板130上还设置有第一连接通孔，第一连接通孔中设置有第一导电柱133，第一导电柱133的两端分别延伸至第一线路层120和第二线路层150。具体地，在形成第一凹槽131时可以一并刻蚀形成若干个第一连接通孔，例如在第一凹槽131两侧形成第一连接通孔，并且在装入芯片模组140之前形成第一导电柱133，第一导电柱133为金属柱，可以通过电镀或者溅射的方式形成，并且第一导电柱133与第一线路层120直接接触，并与第一线路层120电连接。
61.在本实施例中，第一凹槽131中还填充有介质层170，介质层170包覆在第一芯片141和第二芯片143外。具体地，介质层170可以采用特定的聚合物，例如聚乙酰胺或树脂等，通过填充介质层170，能够有利于缓解芯片的偏移问题，从而获得更加精细的布线线宽以及根据可靠性的封装结构。
62.在本实施例中，在形成介质层170后，可以在容置玻璃板130的表面再次布线形成第二线路层150，第二线路层150直接与第一导电柱133的顶端电接触，从而实现了第一线路层120和第二线路层150之间的电连接。
63.值得注意的是，本实施例中第一线路层120和第二线路层150的结构与常规的布线层一致，包括金属层和钝化层，金属层包覆在钝化层内，其制备工艺可以参考现有的布线工艺。
64.本实施例还提供了一种多芯片嵌入式扇出型封装结构100的制备方法，用于制备前述的多芯片嵌入式扇出型封装结构100，该制备方法包括以下步骤：
65.s1：在容置玻璃板130上刻蚀形成第一凹槽131。
66.具体而言，参见图2，在容置玻璃板130上进行湿法刻蚀，得到第一凹槽131和第一连接通孔。
67.s2：在基底玻璃板110上布线形成第一线路层120。
68.具体地，参见图3，在基底玻璃板110的一侧表面通过布线工艺，形成第一线路层120。
69.s3：将容置玻璃板130粘接在第一线路层120上。
70.具体地，参见图4，通过粘合剂将基底玻璃板110和容置玻璃板130粘合，实现固定，并且第一凹槽131能够将部分第一线路层120裸露在外。
71.s4：制备芯片模组140。
72.具体地，参见图5，提前将第一芯片141和第二芯片143背对背进行通过胶层进行粘接，形成芯片模组140。其中，步骤s4可以与步骤s1-步骤s3同步进行。
73.s5：将芯片模组140嵌入第一凹槽131，并贴装在第一线路层120上。
74.具体地，参见图6，将提前制备好的芯片模组140装入第一凹槽131，第一芯片141的正面朝下贴装在第一线路层120上。此处芯片模组140的高度与第一凹槽131的深度相适配，能够使得第二芯片143与容置玻璃基板相平齐。
75.s6：在容置玻璃板130远离基底玻璃板110的一侧形成第二线路层150。
76.具体地，参见图7，在第一凹槽131中填充聚合物并形成介质层170，同时在第一连接通孔中电镀或溅射形成第一导电柱133。然后在容置玻璃基板的表面通过布线工艺形成第二线路层150，第一芯片141贴装在第一线路层120上，并与第一线路层120电连接，第二芯片143贴装在第一芯片141上，并与第二线路层150电连接。
77.s7：在第二线路层150上植球形成焊球160。
78.具体地，请继续参见图1，通过植球工艺，在第二线路层150上形成焊球160，焊球160可以是锡球，从而能够将第二线路层150引出，便于上板。其中，第二线路层150与第一线路层120电连接，焊球160与第二线路层150电连接。
79.综上所述，本实施例提供的多芯片嵌入式扇出型封装结构100及其制备方法，采用容置玻璃板130进行湿法刻蚀后形成的第一凹槽131作为后续多芯片嵌入的基体，充分利用玻璃板可定制性以及超薄的优势，利用湿法刻蚀工艺刻蚀出精细的凹槽，在基底玻璃板110上布线得到精密的电路，而后将两块玻璃板通过粘合剂胶接，将芯片模组140嵌入第一凹槽131中，在通过填充等方式将聚合物胶填入芯片模组140与第一凹槽131之间的间隙中，并在容置玻璃板130上重新布线，将各个讯号接点扇出到容置玻璃板130的表面。玻璃板的应用，不但提高了封装的可靠性，也使得玻璃板嵌入式封装被设计为可以直接贴装在基板表面，在一定程度上有助于降低成本。由于玻璃板具有良好的导热性，有利于提高封装的散热性，同时玻璃板可定制性的特点有利于解决翘曲的问题，同时在第一凹槽131中通过填充特定的聚合物也有助于缓解芯片偏移问题，从而获得更精细的布线线宽及更具可靠性的封装结构，并且采用堆叠方式，能够增加芯片封装数量，更适用于未来多芯片集成的扇出封装方式及结构。
80.第二实施例
81.参见图8，本实施例提供了一种多芯片嵌入式扇出型封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
82.与第一实施例不同的是，本实施例中芯片模组140包括第一芯片141、第二芯片143和第三芯片145，第一芯片141贴装在第一线路层120上，并与第一线路层120电连接，第二芯片143贴装在第一芯片141上，并与第二线路层150电连接。第三芯片145容置在第一凹槽131中，并贴装在第一芯片141远离基底玻璃板110的一侧表面，且第三芯片145与第二线路层150电连接。
83.在本实施例中，第二芯片143和第三芯片145的宽度均小于第一芯片141的宽度。具体地，第二芯片143和第三芯片145均贴装在第一芯片141的背面，并且第二芯片143和第三芯片145均为正面朝上的设置，使得第二芯片143和第三芯片145均能够与第二线路层150电
连接。
84.本实施例还提供了一种多芯片嵌入式扇出型封装结构100的制备方法，用于制备前述的多芯片嵌入式扇出型封装结构100，该制备方法与第一实施例相比不同之处在于步骤s4。
85.s4：制备芯片模组140。
86.具体地，参见图9，提前将第二芯片143的背面和第三芯片145的背面贴装在第一芯片141的背面，优选可以通过胶层进行粘接，形成芯片模组140。
87.需要说明的是，本实施例中第一凹槽131的宽度可以根据芯片模组140的宽度适当增加，以便于能够容纳芯片模组140。
88.综上所述，本实施例提供的多芯片嵌入式扇出型封装结构100，能够进一步提升堆叠数量，更适用于未来多芯片集成的扇出封装方式及结构。
89.第三实施例
90.参见图10，本实施例提供的多芯片嵌入式扇出型封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
91.在本实施例中，基底玻璃板110上还设置有第二凹槽111，多芯片嵌入式扇出型封装结构100还包括第四芯片180和第三线路层190，第四芯片180容置在第二凹槽111中，第三线路层190设置在基底玻璃板110的表面，并与第四芯片180电连接。具体地，基底玻璃板110上也可以通过湿法刻蚀工艺形成第二凹槽111，从而能够容纳第四芯片180，在增加芯片封装数量的同时降低封装高度。
92.在本实施例中，第二凹槽111设置在基底玻璃板110远离容置玻璃板130的一侧，第三线路层190设置在基底玻璃板110远离容置玻璃板130的一侧表面。具体地，第二凹槽111开设在基底玻璃板110的单侧，并且并未贯穿基底玻璃板110，而基底玻璃板110未开槽的一侧与容置玻璃板130之间粘接，从而使得第四芯片180与第一线路层120之间能够相互间隔，避免相互串扰。
93.在本实施例中，容置玻璃板130上还设置有第二连接通孔，基底容置板上对应设置有第三连接通孔，第二连接通孔中设置有延伸至第三连接通孔的第二导电柱113，第二导电柱113的两端分别延伸至第二线路层150和第三线路层190。具体地，第二导电柱113由下至上依次穿过基底玻璃板110和容置玻璃板130，并与第二线路层150连接。同时，可以通过对第二线路层150的合理布线，使得第一导电柱133、第二导电柱113以及第二芯片143的输出引脚能够分别对应焊球160，实现分别输出。
94.本实施例还提供了一种多芯片嵌入式扇出型封装结构100的制备方法，用于制备如前述的多芯片嵌入式扇出型封装结构100，该制备方法包括以下步骤：
95.s1：在容置玻璃板130上刻蚀形成第一凹槽131。
96.具体地，参见图11，在湿法刻蚀形成第一凹槽131时，可以一并形成第一连接通孔和后续用于容置第二导电柱113的通孔。
97.s2：在基底玻璃板110上刻蚀形成第二凹槽111。
98.具体地，参见图12，可以在基底玻璃板110的表面湿法刻蚀形成第二凹槽111和第二连接通孔。
99.s3：将第四芯片180嵌入第二凹槽111。
100.具体地，参见图13，将第四芯片180装入第二凹槽111，并且第四芯片180的正面朝向第二凹槽111的开口方向，然后可以注入聚合材料进行填充，实现对第四芯片180的固定。
101.s4：在基底玻璃板110的表面布线形成第三线路层190。
102.具体地，参见图14，在基底玻璃板110开槽的表面通过布线工艺形成第三线路层190，其中，第三线路层190与第四芯片180电连接，第三线路层190与第四芯片180直接电接触。同时在第二连接通孔中电镀或溅射形成部分第二导电柱113。
103.s5：在基底玻璃板110上布线形成第一线路层120。
104.具体地，参见图15，在基底玻璃基板未开槽的一侧表面通过布线工艺形成第二线路层150，同时布线时可以将第二导电柱113延伸至表面。
105.s6：将容置玻璃板130粘接在第一线路层120上。
106.具体地，参见图16，通过粘合剂将基底玻璃板110和容置玻璃板130粘合，实现固定，并且第一凹槽131能够将部分第一线路层120裸露在外。其中容置玻璃板130上的通孔需要与第二导电柱113对应设置。
107.s4：制备芯片模组140。
108.具体地，请继续参见图9，提前将第一芯片141和第二芯片143背对背进行通过胶层进行粘接，形成芯片模组140。
109.s5：将芯片模组140嵌入第一凹槽131，并贴装在第一线路层120上。
110.具体地，参见图17，将提前制备好的芯片模组140装入第一凹槽131，第一芯片141的正面朝下贴装在第一线路层120上。此处芯片模组140的高度与第一凹槽131的深度相适配，能够使得第二芯片143与容置玻璃基板相平齐。
111.s6：在容置玻璃板130远离基底玻璃板110的一侧形成第二线路层150。
112.具体地，参见图18，在第一凹槽131中填充聚合物并形成介质层170，同时在第一连接通孔中电镀或溅射形成第一导电柱133，同时利用电镀或溅射工艺完成第二导电柱113的制备。然后在容置玻璃基板的表面通过布线工艺形成第二线路层150，第一芯片141贴装在第一线路层120上，并与第一线路层120电连接，第二芯片143贴装在第一芯片141上，并与第二线路层150电连接。
113.s7：在第二线路层150上植球形成焊球160。
114.具体地，请继续参见图10，在第二线路层150上通过植球工艺，形成焊球160。
115.综上所述，本实施例利用玻璃板作为载体，并开槽进行芯片容置，充分利用玻璃板可定制性以及超薄的优势，不但提高了封装的可靠性，同时该封装结构在使用时可以直接贴装在基板上，降低了成本。并且玻璃板具有良好的导热性，有利于提高封装的散热性，同时玻璃板可定制性的特点有利于解决翘曲的问题，而第一芯片141和第二芯片143背对背贴装堆叠的方式，能够降低封装尺寸，提升芯片封装数量。同时在基底玻璃板110上进行开槽并容置第四芯片180，实现多芯片扇出型封装结构，进一步提升了芯片封装数量，并降低了堆叠高度，有利于器件的小型化。
116.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

技术特征：
1.一种多芯片嵌入式扇出型封装结构，其特征在于，包括：基底玻璃板；第一线路层，所述第一线路层设置在所述基底玻璃板的一侧表面；容置玻璃板，所述容置玻璃板粘接在所述第一线路层上，且所述容置玻璃板远离所述基底玻璃板的一侧表面设置有贯通至所述第一线路层的第一凹槽；芯片模组，所述芯片模组容置在所述第一凹槽中，并贴装在所述第一线路层上；第二线路层，所述第二线路层设置在所述容置玻璃板远离所述基底玻璃板的一侧表面，所述第二线路层与所述第一线路层电连接；焊球，所述焊球设置在所述第二线路层上，并与所述第二线路层电连接；其中，所述芯片模组包括背对背贴装的第一芯片和第二芯片，所述第一芯片贴装在第一线路层上，并与所述第一线路层电连接，所述第二芯片贴装在所述第一芯片上，并与所述第二线路层电连接。2.根据权利要求1所述的多芯片嵌入式扇出型封装结构，其特征在于，所述容置玻璃板上还设置有第一连接通孔，所述第一连接通孔中设置有第一导电柱，所述第一导电柱的两端分别延伸至所述第一线路层和所述第二线路层。3.根据权利要求1所述的多芯片嵌入式扇出型封装结构，其特征在于，所述第一凹槽中还填充有介质层，所述介质层包覆在所述第一芯片和所述第二芯片外。4.根据权利要求1-3任一项所述的多芯片嵌入式扇出型封装结构，其特征在于，所述芯片模组还包括第三芯片，所述第三芯片容置在所述第一凹槽中，并贴装在所述第一芯片远离所述基底玻璃板的一侧表面，且所述第三芯片与所述第二线路层电连接。5.根据权利要求4所述的多芯片嵌入式扇出型封装结构，其特征在于，所述第二芯片和所述第三芯片的宽度均小于所述第一芯片的宽度。6.根据权利要求1-3任一项所述的多芯片嵌入式扇出型封装结构，其特征在于，所述基底玻璃板上还设置有第二凹槽，所述多芯片嵌入式扇出型封装结构还包括第四芯片和第三线路层，所述第四芯片容置在所述第二凹槽中，所述第三线路层设置在所述基底玻璃板的表面，并与所述第四芯片电连接。7.根据权利要求6所述的多芯片嵌入式扇出型封装结构，其特征在于，所述第二凹槽设置在所述基底玻璃板远离所述容置玻璃板的一侧，所述第三线路层设置在所述基底玻璃板远离所述容置玻璃板的一侧表面。8.根据权利要求7所述的多芯片嵌入式扇出型封装结构，其特征在于，所述容置玻璃板上还设置有第二连接通孔，所述基底容置板上对应设置有第三连接通孔，所述第二连接通孔中设置有延伸至所述第三连接通孔的第二导电柱，所述第二导电柱的两端分别延伸至所述第二线路层和所述第三线路层。9.一种多芯片嵌入式扇出型封装结构的制备方法，用于制备如权利要求1-8任一项所述的多芯片嵌入式扇出型封装结构，其特征在于，所述制备方法包括：在容置玻璃板上刻蚀形成第一凹槽；在基底玻璃板上布线形成第一线路层；将容置玻璃板粘接在第一线路层上；制备芯片模组；
将芯片模组嵌入所述第一凹槽，并贴装在所述第一线路层上；在容置玻璃板远离所述基底玻璃板的一侧形成第二线路层；在所述第二线路层上植球形成焊球；其中，所述第二线路层与所述第一线路层电连接，所述焊球与所述第二线路层电连接，所述芯片模组包括背对背贴装的第一芯片和第二芯片，所述第一芯片贴装在第一线路层上，并与所述第一线路层电连接，所述第二芯片贴装在所述第一芯片上，并与所述第二线路层电连接。10.根据权利要求9所述的多芯片嵌入式扇出型封装结构的制备方法，其特征在于，所述芯片模组还包括第三芯片，所述第三芯片贴装在所述第一芯片上，并与所述第二线路层电连接，所述制备芯片模组的步骤，包括：将所述第二芯片的背面和所述第三芯片的背面贴装在所述第一芯片的背面。11.根据权利要求9所述的多芯片嵌入式扇出型封装结构的制备方法，其特征在于，所述将容置玻璃板粘接在第一线路层上的步骤之前，所述制备方法还包括：在所述基底玻璃板上刻蚀形成第二凹槽；将第四芯片嵌入所述第二凹槽；在所述基底玻璃板的表面布线形成第三线路层；其中，所述第三线路层与所述第四芯片电连接。

技术总结
本发明的实施例提供了一种多芯片嵌入式扇出型封装结构及其制备方法，涉及半导体封装技术领域，该多芯片嵌入式扇出型封装结构包括基底玻璃板、第一线路层、容置玻璃板、芯片模组、第二线路层和焊球，容置玻璃板上设置第一凹槽，芯片模组嵌入第一凹槽。相较于现有技术，本实施例利用玻璃板作为载体，并开槽进行芯片容置，充分利用玻璃板可定制性以及超薄的优势，不但提高了封装的可靠性，同时该封装结构在使用时可以直接贴装在基板上，降低了成本。并且玻璃板具有良好的导热性，有利于提高封装的散热性，同时玻璃板可定制性的特点有利于解决翘曲的问题，而第一芯片和第二芯片背对背贴装堆叠的方式，能够降低封装尺寸，提升芯片封装数量。装数量。装数量。


技术研发人员：庞宏林 刘展文 施黄竣元 高司政 黄森辉
受保护的技术使用者：甬矽半导体（宁波）有限公司
技术研发日：2023.04.25
技术公布日：2023/7/25