数据序列化器、使用其的锁存数据装置及其控制方法与流程

1.本公开是有关于一种电子元件、使用其的电子装置及其控制方法，且特别是有关于一种数据序列化器、使用其的锁存数据装置及其控制方法。


背景技术：

2.随着半导体技术的发展，各种电子元件不断推陈出新。举例来说，数据缓冲器(data buffer)已广泛使用于锁存数据装置(latch data device)。当数据缓冲器的使能端被施加“1”的控制信号，数据缓冲器输出“0”或“1”。当数据缓冲器的使能端被施加“0”的控制信号，数据缓冲器关闭输出(或输出“hi-z”)。
3.在数据缓冲器中，输出信号可以上升为“1”或下降为“0”。当输出信号正在上升或正在下降时，数据内容无法正确读取。在上升时间比下降时间还要长且控制信号具有固定周期时间的情况下，“1”的时间长度将会短于“0”的时间长度。在上升时间比下降时间还要短且控制信号具有固定周期时间的情况下，“1”的时间长度将会长于“0”的时间长度。
4.为了准确读取输出信号的“0”或“1”，可以使用数据有效视窗(data valid wind)，数据有效视窗排除了上升时间及下降时间的联集。在数据有效视窗中所读取的“0”或“1”才是准确的内容。上升时间与下降时间的差异会大大影响到数据有效视窗的大小。


技术实现要素：

5.本公开有关于一种数据序列化器(data serializer)、使用其的锁存数据装置及其控制方法，其利用一去偏斜缓冲器(de-skew buffer)来接收一互补输出信号，以加速或减慢一输出信号的形成。因此，输出信号的上升时间与下降时间变得实质上相同。由于上升时间与下降时间的差异已被大幅缩小，故数据有效视窗(data valid wind)可以大幅的扩大。
6.根据本公开的一方面，提出一种数据序列化器(data serializer)。数据序列化器包括至少一数据缓冲器(data buffer)及一去偏斜缓冲器(de-skew buffer)。数据缓冲器至少接收一输入数据及一控制信号。当控制信号位于一预定电平，则数据缓冲器形成一输出信号及一互补输出信号。互补输出信号相反于输出信号。去偏斜缓冲器用以接收互补输出信号，以加速或减慢输出信号的形成。
7.根据本公开的另一方面，提出一种锁存数据装置(latch data device)。锁存数据装置包括一锁存电路(latch circuit)及一输出发送器(output transmitter)。输出发送器连接于锁存电路。输出发送器包括一数据序列化器(data serializer)。数据序列化器包括至少一数据缓冲器(data buffer)及一去偏斜缓冲器(de-skew buffer)。数据缓冲器至少接收一输入数据及一控制信号。当控制信号位于一预定电平，则数据缓冲器形成一输出信号及一互补输出信号。互补输出信号相反于输出信号。去偏斜缓冲器用以接收该互补输出信号，以加速或减慢该输出信号的形成。
8.根据本公开的再一方面，提出一种数据序列化器(data serializer)的控制方法，
其中该数据序列化器包括至少一数据缓冲器(data buffer)及一去偏斜缓冲器(de-skew buffer)。控制方法包括以下步骤。数据缓冲器接收一输入数据及一控制信号。当控制信号位于一预定电平，数据缓冲器形成一输出信号及一互补输出信号。互补输出信号相反于输出信号。去偏斜缓冲器接收互补输出信号，以加速或减慢输出信号的形成。
9.为了对本公开的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
10.图1为根据一实施例的数据缓冲器(data buffer)的示意图。
11.图2为数据缓冲器的逻辑表。
12.图3为根据一实施例的数据缓冲器的电路图。
13.图4a为在pmos晶体管运作比nmos晶体管还要慢的情况下，数据缓冲器的控制信号、输入数据及输出信号的电压曲线的示意图。
14.图4b为在pmos晶体管运作比nmos晶体管还要快的情况下，数据缓冲器的控制信号、输入数据及输出信号的电压曲线的示意图。
15.图5为根据一实施例的数据序列化器(data serializer)的示意图。
16.图6为数据序列化器的逻辑表。
17.图7为根据一实施例的数据序列化器的电路图。
18.图8a为在pmos晶体管运作得比nmos晶体管还要慢的情况下，数据序列化器的控制信号、输入数据、输出信号与互补输出信号的电压曲线。
19.图8b为在pmos晶体管运作得比nmos晶体管还要快的情况下，数据序列化器的控制信号、输入数据、输出信号与互补输出信号的电压曲线。
20.图9为根据一实施例的数据序列化器的示意图。
21.图10为根据一实施例的数据序列化器的电路图。
22.图11为根据一实施例的锁存数据装置的示意图。
23.图12为根据另一实施例的数据序列化器的示意图。
24.图13说明图12的输出信号。
25.图14为根据另一实施例的数据序列化器的示意图。
26.图15为根据另一实施例的数据序列化器的示意图。
27.图16说明图15的输出信号。
28.图17为根据另一实施例的数据序列化器的示意图。
29.附图标记说明
30.100：锁存数据装置
31.110：锁存电路
32.120：输出发送器
33.c，ca，cb，cc，cd：控制信号
34.c#：互补控制信号
35.da，db，dc，dd：输入数据
36.dab，dbb，dcb，ddb：互补输入数据
37.dout：输出信号
38.doutb：互补输出信号
39.db2：去偏斜缓冲器
40.ds2，ds3，ds4，ds5，ds6，ds7：数据序列化器
41.en：使能端
42.i，ib：输入端
43.ip1，ip2，ip3，ip4，in1，in2，in3，in4：电流
44.iv11，iv12，iv21，iv22，iv23，iv24，iv25：反相器
45.l211，l212，l215，l216，l221，l222，l225，l226：虚线
46.l213，l214，l217，l218，l223，l224，l227，l228：实线
47.nm11，nm12，nm21，nm22，nm23，nm24，nm25，nm26：nmos晶体管
48.o，ob：输出端
49.pm11，pm12，pm21，pm22，pm23，pm24，pm25，pm26：pmos晶体管
50.t0，t1：时间区间
51.t21，t22，t23，t24：时间点
52.tb1，tb2，tb3，tb4，tb5，tb6，tb7，tb8，tb9，tb10，tb11，tb12，tb13，tb14：数据缓冲器
53.tdv，tdv1，tdv3：数据有效视窗
54.tf，tf1，tf2，tf3，tf4：下降时间
55.tr，tr1，tr2，tr3，tr4：上升时间
56.v1：第一电压
57.v2：第二电压
具体实施方式
58.请参照图1，其示出根据一实施例的数据缓冲器(data buffer)tb1的示意图。数据缓冲器tb1例如是一三态缓冲器(tri-state buffer)。数据缓冲器tb1具有一输入端i、一使能端en及一输出端o。一控制信号c输入至使能端en。一输入数据da输入至输入端i。一输出信号dout从输出端o输出。
59.请参照图2，其示出数据缓冲器tb1的逻辑表。输入至使能端en的控制信号c在一预定电平时，其值为“1”；输入至使能端en的控制信号c在低于预定电平时，其值为“0”。当输入至使能端en的控制信号c为“1”，根据从输入端i输入的输入数据da的内容，数据缓冲器tb1的输出端o输出“0”或“1”的输出信号dout。当输入至使能端en的控制信号c为“0”，数据缓冲器tb1不输出(或输出“hi-z”)。
60.请参照图3，其示出根据一实施例的数据缓冲器tb1的电路图。数据缓冲器tb1包括一pmos晶体管pm11、一pmos晶体管pm12、一nmos晶体管nm11、一nmos晶体管nm12、一反相器iv11及一反相器iv12。pmos晶体管pm11、pmos晶体管pm12、nmos晶体管nm11与nmos晶体管nm12以串联的方式连接。pmos晶体管pm11的漏极(或源极)被施加一第一电压v1。第一电压v1例如是漏极电压或源极电压。nmos晶体管nm12的源极被施加一第二电压v2。反相器iv11连接于输入端i。pmos晶体管pm12的栅极与nmos晶体管nm11的栅极连接于反相器iv11。反相
器iv12连接于使能端en与pmos晶体管pm11的栅极之间。pmos晶体管pm12的源极(或漏极)与nmos晶体管nm11的漏极连接于输出端o。
61.当入输入至使能端en的控制信号c为“0”，pmos晶体管pm11与nmos晶体管nm12被关闭，故电流ip1或电流in1不会形成，并且数据缓冲器tb1不输出(或输出“hi-z”)。
62.当输入至使能端en的控制信号c为“1”且输入至输入端i的输入数据da为“1”，pmos晶体管pm11与pmos晶体管pm12会被开启，nmos晶体管nm11会被关闭，故电流ip1将会形成，且从输出端o输出的输出信号dout会上升为“1”，其值相同于输入数据da。
63.当输入至使能端en的控制信号为“1”且输入至输入端i的输入数据da为“0”，nmos晶体管nm11与nmos晶体管nm12会被开启且pmos晶体管pm12会被关闭，故电流in1将会形成，且从输出端o输出的输出信号dout会下降为“0”，其值相同于输入数据da。
64.请参照图4a，其示出在pmos晶体管pm11、pm12运作比nmos晶体管nm11、nm12还要慢的情况下，数据缓冲器tb1的控制信号c、输入数据da及输出信号dout的电压曲线的示意图。如图4a所示，输出信号dout的上升时间tr比输出信号dout的下降时间tf还要长，故“1”的时间区间t1会短于“0”的时间区间t0。
65.为了准确读取输出信号dout的“0”或“1”的内容，可以使用数据有效视窗tdv，数据有效视窗tdv排除了上升时间tr与下降时间tf的联集。在数据有效视窗tdv所读取的“0”或“1”才是准确的内容。上升时间tr与下降时间tf的差异会大大影响到数据有效视窗tdv的大小。
66.请参照图4b，其示出在pmos晶体管pm11、pm12运作比nmos晶体管nm11、nm12还要快的情况下，数据缓冲器tb1的控制信号c、输入数据da及输出信号dout的电压曲线的示意图。如图4b所示，输出信号dout的上升时间tr比输出信号dout的下降时间tf还要短，故“1”的时间区间t1会长于“0”的时间区间t0。
67.为了准确读取输出信号dout的“0”或“1”的内容，可以使用数据有效视窗tdv，数据有效视窗tdv排除了上升时间tr与下降时间tf的联集。在数据有效视窗tdv2所读取的“0”或“1”才是准确的内容。上升时间tr与下降时间tf的差异会大大影响到数据有效视窗tdv的大小。
68.数据缓冲器tb1广泛使用于电子装置与锁存数据装置。举例来说，一或多个数据缓冲器可以使用于数据序列化器(data serializer)中。
69.请参照图5，其示出根据一实施例的数据序列化器ds2的示意图。数据序列化器ds2包括一数据缓冲器及一去偏斜缓冲器(de-skew buffer)db2。数据序列化器ds2的运作与控制方法如下所述。数据缓冲器tb2至少接收输入数据da与控制信号c。当控制信号c位于一预定电平(即为“1”)，数据缓冲器tb2形成输出信号dout与互补输出信号doutb(其值相反于输出信号dout)。去偏斜缓冲器db2接收互补输出信号doutb，以加速或减慢输出信号dout的形成。
70.请参照图6，其示出数据序列化器ds2的逻辑表。当输入至使能端en的控制信号c位于预定电平，其值为“1”；当输入至使能端en的控制信号c低于预定电平，其值为“0”。当输入至使能端en的控制信号c为“1”，根据输入至输入端i的输入数据da，数据缓冲器tb2的输出端o输出“0”或“1”的输出信号dout。当输入至使能端en的控制信号c为“1”，根据输入至输入端i的输入数据da，数据缓冲器tb2的输出端ob输出“1”或“0”的互补输出信号doutb。当输入
至使能端en的控制信号c为“0”，数据缓冲器tb2不输出(或输出“hi-z”)。
71.请参照图7，其示出根据一实施例的数据序列化器ds2的电路图。数据缓冲器tb2包括一pmos晶体管pm21、一pmos晶体管pm22、一nmos晶体管nm21、一nmos晶体管nm22、一反相器iv21、一缓冲闸、一反相器iv22、一pmos晶体管pm23、一pmos晶体管pm24、一nmos晶体管nm23、一nmos晶体管nm24、一反相器iv23、一反相器iv24及一反相器iv25。pmos晶体管pm21、pmos晶体管pm22、nmos晶体管nm21与nmos晶体管nm22以串联的方式连接。pmos晶体管pm21的漏极(或源极)被施加一第一电压v1。第一电压v1例如是漏极电压或源极电压。nmos晶体管nm22的源极被施加第二电压v2。反相器iv21连接于输入端i。缓冲闸pg连接于反相器iv21。缓冲闸pg用于补偿反相器iv23的延迟。缓冲闸pg的主要功能是要让输入数据da进入pmos晶体管pm22/nmos晶体管nm21的栅极与pmos晶体管pm24/nmos晶体管nm23的栅极的时间一致。pmos晶体管pm22的栅极与nmos晶体管nm21的栅极连接于缓冲闸pg。反相器iv22连接于使能端en与pmos晶体管pm21的栅极。pmos晶体管pm22的源极(或漏极)与nmos晶体管nm21的漏极连接于输出端o。
72.pmos晶体管pm23、pmos晶体管pm24、nmos晶体管nm23与nmos晶体管nm24以串联的方式连接。pmos晶体管pm23的漏极(或源极)被施加第一电压v1。第一电压v1例如是漏极电压或源极电压。nmos晶体管nm24的源极被施加第二电压v2。反相器iv25连接于输入端i。反相器iv23连接于反相器iv25。pmos晶体管pm24的栅极与nmos晶体管nm23的栅极连接于反相器iv23。反相器iv24连接于使能端en与pmos晶体管pm23的栅极。pmos晶体管pm24的源极(或漏极)与nmos晶体管nm23的漏极连接于输出端ob。
73.当输入至使能端en的控制信号c为“0”时，pmos晶体管pm21与nmos晶体管nm22会被关闭，故不会形成电流ip1或电流in1。
74.当输入至使能端en的控制信号c为“0”时，pmos晶体管pm23与nmos晶体管nm24会被关闭，故不会形成电流ip2或电流in2。
75.当输入至使能端en的控制信号c为“1”且输入至输入端i的输入数据da为“1”时，pmos晶体管pm21与pmos晶体管pm22会被开启且nmos晶体管nm21会被关闭，故会形成电流ip1，且从输出端o输出的输出信号dout会上升至“1”，其值相同于输入数据da。
76.当输入至使能端en的控制信号c为“1”且输入至输入端i的输入数据da为“1”时，nmos晶体管nm23与nmos晶体管nm24会被开启，且pmos晶体管pm24会被关闭，故会形成电流in2，且从输出端ob输出的互补输出信号doub会下降至“0”，其值相反于输入数据da。
77.当输入至使能端en的控制信号c为“1”且输入至输入端i的输入数据da为“0”时，nmos晶体管nm21与nmos晶体管nm22会被开启且pmos晶体管pm22会被关闭，故会形成电流in1，且从输出端o输出的输出信号dout会下降至“0”，其值相同于输入数据da。
78.当输入至使能端en的控制信号c为“1”且输入至输入端i的输入数据da为“0”时，pmos晶体管pm23与pmos晶体管pm24会被开启，且nmos晶体管nm23会被关闭，故会形成电流ip2，且从输出端ob输出的互补输出信号doutb会上升至“1”，其值相反于输入数据da。
79.去偏斜缓冲器db2包括一pmos晶体管pm25、一nmos晶体管nm25、一pmos晶体管pm26及一nmos晶体管nm26。pmos晶体管pm25与nmos晶体管nm25以串联的方式连接。pmos晶体管pm25的漏极(或源极)被施加第一电压v1。第一电压v1例如是漏极电压或源极电压。nmos晶体管nm25的源极被施加第二电压v2。pmos晶体管pm25的栅极与nmos晶体管nm25的栅极连接
于输出端ob。pmos晶体管pm25的源极(或漏极)与nmos晶体管nm25的漏极连接于输出端o。
80.pmos晶体管pm26与nmos晶体管nm26以串联的方式连接。pmos晶体管pm26的漏极(或源极)被施加第一电压v1。第一电压v1例如是漏极电压或源极电压。nmos晶体管nm26的源极被施加第二电压v2。pmos晶体管pm26的源极(或漏极)与nmos晶体管nm26的漏极连接于输出端ob。pmos晶体管pm26的栅极与nmos晶体管nm26的栅极连接于输出端o。
81.请参照图8a，其示出在pmos晶体管pm21、pm22、pm23、pm24、pm25、pm26运作得比nmos晶体管nm21、nm22、nm23、nm24、nm25、nm26还要慢的情况下，数据序列化器ds2的控制信号c、输入数据da、输出信号dout与互补输出信号doutb的电压曲线。
82.请参照图8a的虚线l211、l215，输出信号dout的上升比输出信号dout的下降还要慢。输出信号dout缓慢地上升，而互补输出信号doutb快速地下降。在时间点t21，互补输出信号doutb先达到“0”，故通过互补输出信号doutb，去偏斜缓冲器db2的pmos晶体管pm25会被开启。再者，在时间点t21，输出信号dout仍然为“0”，故通过输出信号dout，去偏斜缓冲器db2的pmos晶体管pm26会被开启。在pmos晶体管pm25被开启之后，会形成电流ip3，以拉升输出信号dout；在pmos晶体管pm26被开启之后，会形成电流ip4，以抑制互补输出信号doutb(拉升互补输出信号doutb)。因此，请参照实线l213、l214，输出信号dout的形成会被加速，且互补输出信号的形成会被减慢。
83.请参照图8a的虚线l215、l216，输出信号dout快速地下降，而互补输出信号doutb缓慢地上升。在时间点t22，互补输出信号doutb仍然位于“0”，故通过互补输出信号doutb，去偏斜缓冲器db2的pmos晶体管pm25会被开启。再者，在时间点t22，输出信号dout先达到“0”，故通过输出信号dout，去偏斜缓冲器db2的pmos晶体管pm26会被开启。在pmos晶体管pm25被开启之后，会形成电流ip3，以拉升输出信号dout；在pmos晶体管pm26被开启之后，会形成电流ip4，以抑制互补输出信号doutb(拉升互补输出信号doutb)。因此，请参照实线l217、l218，输出信号dout的形成会被减慢，且互补输出信号doutb的形成会被加速。
84.如此一来，输出信号dout的上升时间tr1、下降时间tf1与互补输出信号doutb的上升时间tr2、下降时间tf2变得实质上相等。由于上升时间tr1与下降时间tf1的差异大幅地缩小，故数据有效视窗tdv1可以大幅地拉大。
85.请参照图8b，其示出在pmos晶体管pm21、pm22、pm23、pm24、pm25、pm26运作得比nmos晶体管nm21、nm22、nm23、nm24、nm25、nm26还要快的情况下，数据序列化器ds2的控制信号c、输入数据da、输出信号dout与互补输出信号doutb的电压曲线。
86.请参照图8b的虚线l221、l225，输出信号dout的上升比输出信号dout的下降还要快。输出信号dout快速地上升，而互补输出信号doutb缓慢地下降。在时间点t23，互补输出信号doutb仍位于“1”，故通过互补输出信号doutb，去偏斜缓冲器db2的nmos晶体管nm25会被开启。再者，在时间点t23，输出信号dout先达到“1”，故通过输出信号dout，去偏斜缓冲器db2的nmos晶体管nm26会被开启。在nmos晶体管nm25被开启之后，会形成电流in3，以拉低输出信号dout；在nmos晶体管nm26被开启之后，会形成电流in4，以抑制互补输出信号doutb(拉低互补输出信号doutb)。因此，请参照实线l223、l224，输出信号dout的形成会被减慢，且互补输出信号doutb的形成会被加速。
87.请参照图8b的虚线l225、l226，输出信号dout缓慢地下降，互补输出信号doutb快速地上升。在时间点t24，互补输出信号doutb先达到“1”，故通过互补输出信号doutb，去偏
斜缓冲器db2的nmos晶体管nm25会被开启。再者，在时间点t24，输出信号dout仍为“1”，故通过输出信号dout，去偏斜缓冲器db25的nmos电晶nm26会被开启。在nmos晶体管nm25开启之后，会形成电流in3，以拉低输出信号dout；在nmos晶体管nm26开启之后，会形成电流in4，以抑制互补输出信号doutb(拉低互补输出信号doutb)。因此，请参照实线l227、l228，输出信号dout的形成会被加速，且互补输出信号doutb的形成会被减慢。
88.如此一来，输出信号dout的上升时间tr3、下降时间tf3与互补输出信号doutb的上升时间tr4、下降时间tf4变得实质上相同。由于上升时间tr3与下降时间tf3的差异大幅地缩小，故数据有效视窗tdv3可以大幅地拉大。
89.请参照图9，其示出根据一实施例的数据序列化器ds3的示意图。在此实施例中，数据序列化器ds3包括数据缓冲器tb3及去偏斜缓冲器db2。数据缓冲器tb3的结构类似于数据缓冲器tb2，相似之处不再重复叙述。相较于数据缓冲器tb2，数据缓冲器tb3还包括一输入端ib。输入数据da输入至输入端i，而互补输入数据dab输入至输入端ib。互补输入数据dab相反于输入数据da。
90.请参照图10，其示出根据一实施例的数据序列化器ds3的电路图。在此实施例中，无须图7的反相器iv25即可提供互补输出信号doutb。
91.上述的数据序列化器ds2、ds3广泛使用于电子装置及锁存数据装置。举例来说，请参照图11，其示出根据一实施例的锁存数据装置100的示意图。锁存数据装置100包括一锁存电路110及一输出发送器(output transmitter)120。输出发送器120连接于锁存电路110。储存于锁存电路110的数据通过输出发送器120进行传输。输出发送器120包括数据序列化器ds2或数据序列化器ds3。
92.在其他实施例中，数据序列化器可以包括两个、四个或更多个数据缓冲器。这些实施例说明如下。
93.请参照图12，其示出根据另一实施例的数据序列化器ds4的示意图。在图12中，数据序列化器ds4包括两个数据缓冲器tb3、tb4及一个去偏斜缓冲器db2。各个数据缓冲器tb3、tb4的结构类似于数据缓冲器tb2的结构。相似之处不再重复叙述。数据缓冲器tb3接收输入数据da与控制信号c。数据缓冲器tb4接收一输入数据db及一互补控制信号c#。互补控制信号c#相反于控制信号c。
94.当控制信号c位于预定电平(即为“1”)，由数据缓冲器tb3形成输出信号dout与互补输出信号doutb(其值相反于输出信号dout)。当互补控制信号c位于预定电平(即为“1”)，由数据缓冲器tb4形成输出信号dout与互补输出信号doutb(其值相反于输出信号dout)。去偏斜缓冲器db2接收互补输出信号doutb，以加速或减慢输出信号dout的形成。
95.请参照图13，其说明图12的输出信号dout。输入数据da的内容为“da0”、“da1”、“da2”、等等。输入数据db的内容为“db0”、“db1”、等等。首先，在控制信号c为“1”且互补控制信号c#为“0”时，输出信号dout的内容为“da0”。接着，在控制信号c为“0”且互补控制信号c#为“1”时，输出信号dout的内容为“db0”。然后，控制信号c为“1”且互补控制信号c#为“0”时，输出信号dout的内容为“da1”。在pmos晶体管运作的比nmos晶体管还要慢的情况下，如果没有使用去偏斜缓冲器db2来加速或减慢输出信号dout的形成，输出信号dout的下降时间tf会远短于输出信号dout的上升时间tr。
96.在此实例中，去偏斜缓冲器db2接收互补输出信号doutb，以加速输出信号dout的
上升并减慢输出信号dout的下降。因此，上升时间tr被缩短为上升时间tr1，下降时间tf被拉长为下降时间tf1。如此一来，数据有效视窗tdv1可以大幅地拉大。
97.请参照图14，其示出根据另一实施例的数据序列化器ds5的示意图。在图14中，数据序列化器ds5包括两个数据缓冲器tb5、tb6及一个去偏斜缓冲器db2。各个数据缓冲器tb5、tb6的结构类似于数据缓冲器tb3的结构。相似之处不再重复叙述。数据缓冲器tb5接收输入数据da、互补输入数据dab及控制信号c。数据缓冲器tb6接收输入数据db、互补输入数据dbb及互补控制信号c#。互补控制信号c#相反于控制信号c。
98.当控制信号c位于预定电平(即为“1”)时，由数据缓冲器tb5形成输出信号dout与互补输出信号doutb(其值相反于输出信号dout)。当互补控制信号c#位于预定电平(即为“1”)时，由数据缓冲器tb6形成输出信号dout与互补输出信号doutb。去偏斜缓冲器db2接收互补输出信号doutb，以加速或减慢输出信号dout的形成。
99.请参照图15，其示出根据另一实施例的数据序列化器ds6的示意图。在图15中，数据序列化器ds6包括四个数据缓冲器tb7、tb8、tb9、tb10及一个去偏斜缓冲器db2。各个数据缓冲器tb7、tb8、tb9、tb10的结构类似于数据缓冲器tb2的结构。相似之处不再重复叙述。数据缓冲器tb7接收输入数据da及控制信号ca。数据缓冲器tb8接收输入数据db及控制信号cb。数据缓冲器tb9接收输入数据dc及控制信号cc。数据缓冲器tb10接收输入数据dd及控制信号cd。控制信号ca、cb、cc、cd在一周期内轮流为“1”。
100.当控制信号ca为“1”时，由数据缓冲器tb7形成输出信号dout与互补输出信号doutb。当控制信号cb为“1”时，由数据缓冲器tb8形成输出信号dout与互补输出信号doutb。当控制信号cc为“1”时，由数据缓冲器tb9形成输出信号dout与互补输出信号doutb。当控制信号cd为“1”时，由数据缓冲器tb10形成输出信号dout与互补输出信号doutb。去偏斜缓冲器db2接收互补输出信号doutb，以加速或减慢输出信号dout的形成。
101.请参照图16，其说明图15的输出信号dout。输入数据da的内容为“da0”、“da1”、“da2”、等等。输入数据db的内容为“db0”、“db1”、“db2”、等等。输入数据dc的内容为“dc0”、“dc1”、等等。输入数据dd的内容为“dd0”、“dd1”、等等。首先，在控制信号ca为“1”且控制信号cb、cc、cd为“0”时，输出信号dout的内容为“da0”。接着，在控制信号cb为“1”且控制信号ca、cc、cd为“0”时，输出信号dout的内容为“db0”。然后，在控制信号cc为“1”且控制信号ca、cb、cd为“0”时，输出信号dout的内容为“dc0”。接着，在控制信号cd为“1”且控制信号ca、cb、cc为“0”时，输出信号dout的内容为“dd0”。在pmos晶体管运作的比nmos晶体管还要快的情况下，如果没有使用去偏斜缓冲器db2来加速或减慢输出信号dout的形成，输出信号dout的下降时间tf远短于输出信号dout的上升时间tr。
102.在此实施例中，去偏斜缓冲器db2接收互补输出信号doutb以加速输出信号dout并减慢输出信号dout。因此，上升时间tr被缩短为上升时间tr1，且下降时间tf被拉长为下降时间tf1。因此，数据有效视窗tdv1可以大幅地拉长。
103.请参照图17，其示出根据另一实施例的数据序列化器ds7的示意图。在图17中，数据序列化器ds7包括四个数据缓冲器tb11、tb12、tb13、tb14及一个去偏斜缓冲器db2。各个数据缓冲器tb11、tb12、tb13、tb14的结构类似于数据缓冲器tb3的结构。相似之处不再重物叙述。数据缓冲器tb11接收输入数据da、互补输入数据dab及控制信号ca。数据缓冲器tb12接收输入数据db、互补输入数据dbb及控制信号cb。数据缓冲器tb13接收输入数据dc、互补
输入数据dcb、控制信号cc。数据缓冲器tb14接收输入数据dd、互补输入数据ddb及控制信号cd。
104.在控制信号ca为“1”时，由数据缓冲器tb11形成输出信号dout与互补输出信号doutb。在控制信号cb为“1”时，由数据缓冲器tb12形成输出信号dout与互补输出信号doutb。在控制信号cc为“1”时，由数据缓冲器tb13形成输出信号dout与互补输出信号doutb。在控制信号cd为“1”时，由数据缓冲器tb14形成输出信号dout与互补输出信号doutb。去偏斜缓冲器db2接收互补输出信号doutb，以加速或减慢输出信号dout的形成。
105.如上所述，本公开利用去偏斜缓冲器db2来接收互补输出信号doutb，以加速或减慢输出信号dout的形成。因此，输出信号dout的上升时间tr1、下降时间tf1与互补输出信号doutb的上升时间tr2、下降时间tf2变得实质上相等。由于上升时间tr1与下降时间tf1的差异大幅地缩小，故数据有效视窗tdv1可以大幅地拉大。
106.综上所述，虽然本公开已以实施例公开如上，然其并非用以限定本公开。本公开所属技术领域的技术人员，在不脱离本公开的精神和范围内，当可作各种的更动与润饰。因此，本公开的保护范围当视随附的权利要求书范围所界定的为准。

技术特征：
1.一种数据序列化器，包括：至少一数据缓冲器，至少接收一输入数据及一控制信号，其中当该控制信号位于一预定电平，则该数据缓冲器形成一输出信号及一互补输出信号，该互补输出信号相反于该输出信号；以及一去偏斜缓冲器，用以接收该互补输出信号，以加速或减慢该输出信号的形成。2.根据权利要求1所述的数据序列化器，其中该去偏斜缓冲器包括一pmos晶体管，该去偏斜缓冲器的该pmos晶体管连接于该数据缓冲器，该输出信号的上升比该输出信号的下降慢，该去偏斜缓冲器的该pmos晶体管被开启，以拉升该输出信号。3.根据权利要求2所述的数据序列化器，其中该去偏斜缓冲器的该pmos晶体管通过该互补输出信号开启。4.根据权利要求1所述的数据序列化器，其中该数据缓冲器包括一pmos晶体管，该数据缓冲器的该pmos晶体管连接于该去偏斜缓冲器，该数据缓冲器的该pmos晶体管开启时，该输出信号上升。5.根据权利要求1所述的数据序列化器，其中该数据缓冲器包括一nmos晶体管，该数据缓冲器的该nmos晶体管连接于该去偏斜缓冲器，该数据缓冲器的该nmos晶体管开启时，该输出信号下降。6.根据权利要求1所述的数据序列化器，其中该数据缓冲器还接收一互补输入数据，该输出信号根据该输入数据形成，该互补输出信号根据该互补输入数据形成。7.一种锁存数据装置，包括：一锁存电路；以及一输出发送器，连接于该锁存电路，其中该输出发送器包括：一数据序列化器，包括：至少一数据缓冲器，至少接收一输入数据及一控制信号，其中当该控制信号位于一预定电平，则该数据缓冲器形成一输出信号及一互补输出信号，该互补输出信号相反于该输出信号；及一去偏斜缓冲器，用以接收该互补输出信号，以加速或减慢该输出信号的形成。8.根据权利要求7所述的锁存数据装置，其中该去偏斜缓冲器包括一pmos晶体管，该去偏斜缓冲器的该pmos晶体管连接于该数据缓冲器，该输出信号的上升比该输出信号的下降慢，该去偏斜缓冲器的该pmos晶体管被开启，以拉升该输出信号。9.根据权利要求7所述的锁存数据装置，其中该数据缓冲器还接收一互补输入数据，该输出信号根据该输入数据形成，该互补输出信号根据该互补输入数据形成。10.一数据序列化器的控制方法，其中该数据序列化器包括至少一数据缓冲器及一去偏斜缓冲器，该控制方法包括：该数据缓冲器接收一输入数据及一控制信号；当该控制信号位于一预定电平，该数据缓冲器形成一输出信号及一互补输出信号，该互补输出信号相反于该输出信号；以及该去偏斜缓冲器接收该互补输出信号，以加速或减慢该输出信号的形成。

技术总结
本公开提供了一种数据序列化器、使用其的锁存数据装置及其控制方法。数据序列化器包括至少一数据缓冲器及一去偏斜缓冲器。数据缓冲器至少接收一输入数据及一控制信号。当控制信号位于一预定电平，则数据缓冲器形成一输出信号及一互补输出信号。互补输出信号相反于输出信号。去偏斜缓冲器用以接收互补输出信号，以加速或减慢输出信号的形成。加速或减慢输出信号的形成。加速或减慢输出信号的形成。


技术研发人员：罗思觉 张逸凡
受保护的技术使用者：旺宏电子股份有限公司
技术研发日：2022.02.08
技术公布日：2023/7/25