电平转换电路及DC/DC转换器、门极驱动器的制作方法

电平转换电路及dc/dc转换器、门极驱动器
技术领域
1.本发明涉及集成电路技术领域，尤其涉及一种电平转换电路及dc/dc转换器、门极驱动器。


背景技术：

2.对于dc/dc转换器，都需要用到电平转换电路。以降压转换器为例，高边开关一般是高压nmos，为了能使高边开关开通，一般会采用自举的方式，使高边的驱动电路工作在bst和sw的电压域中。同时因为控制逻辑是在vlv低压域中产生，所以这时候需要是用低到高的电平转换电路，把控制信号从vlv到地的域转换到bst到sw的域中。另外一方面，为了实现高低边开关的非交叠控制，需要对高边开关的开关状态进行检测，这时候就需要一个高到低的电平转换电路，将该信息返回到低压vlv电压域，从而可以进行之后的一系列的判断。
3.这种高到低或低到高的电平转换电路，需要满足以下要求：(1)因为sw是开关信号，所以在转换时会有很快的共模电平的变化，这样电平转换电路要避免误翻转；(2)因为电平转换电路是用在开关系统中，所以也需要提供较小的传输延迟；(3)相比一些靠边沿或者脉冲触发的转换电路，电平转换电路无法一直保持直流通路，。
4.现有的电平转换电路不能同时解决满足上述要求；(1)一些电平转换电路，抗共模干扰能力差，无法实现短的传输延迟；(2)一些电平转换电路，无法时刻保持有直流通路，会存在无法翻转或误翻转的问题。


技术实现要素：

5.本发明提供一种电平转换电路及dc/dc转换器、门极驱动器，以解决现有技术中抗共模干扰能力差、无法实现短的传输延迟、无法时刻保持有直流通路的问题。
6.为解决上述技术问题，本发明是通过如下技术方案实现的：
7.根据本发明的第一方面，提供一种电平转换电路，其包括：基础电平转换电路、倒相器、差分信号检测电路；其中，
8.所述基础电平转换电路的输出包括：第一输出、第二输出；
9.所述倒相器包括：第一倒相器、第二倒相器；
10.所述第一倒相器的输入端接所述基础电平转换电路的第一输出，所述第二倒相器的输入端接所述基础电平转换电路的第二输出；
11.所述差分信号检测电路的第一输入端、第二输入端分别接所述第一倒相器的输出端、所述第二倒相器的输出端，所述差分信号检测电路的一输出端的输出为输出电压；
12.所述输入电压位于第一电压域，所述输出电压位于第二电压域；
13.所述基础电平转换电路的第一输出被配置为：能够在所述第二电压域中提供对应的输出信号，所述基础电平转换电路的第二输出被配置为：能够在所述第二电压域中提供互补的输出信号；
14.所述差分信号检测电路被配置为：能够当检测到其第一输入端、第二输入端的输入信号电平不同时，对所述输出电压进行翻转。
15.较佳地，还包括：快速拉电路，所述快速拉电路的输入端连接所述倒相器、所述差分信号检测电路，所述快速拉电路的输出端包括两个：第一快速拉电路输出端、第二快速拉电路输出端，所述第一快速拉电路输出端直接或间接连接所述第一输出，所述第二快速拉电路输出端直接或间接连接所述第二输出。
16.较佳地，所述快速拉电路包括：逻辑门、第一快速拉晶体管、第二快速拉晶体管；
17.所述逻辑门的输入端作为所述快速拉电路的输入端，连接所述倒相器、所述差分信号检测电路；
18.所述逻辑门的输出包括两个：第一逻辑门输出、第二逻辑门输出；
19.所述第一快速拉晶体管的栅极连接所述第一逻辑门输出、所述第二快速拉晶体管的栅极连接所述第二逻辑门输出；
20.所述逻辑门被配置为：能够当所述输入电压发生变化时，控制所述第一快速拉晶体管导通或所述第二快速拉晶体管导通；
21.所述第一快速拉晶体管的漏极作为所述第一快速拉电路输出端，直接或间接连接所述第一电平转换电路的输出端；所述第二快速拉晶体管的漏极作为所述第二快速拉电路输出端，直接或间接连接所述第二电平转换电路的输出端。
22.较佳地，所述快速拉电路为快速上拉电路；
23.所述第一快速拉晶体管、所述第二快速拉晶体管为p型高压管；
24.所述第一快速拉晶体管的源极、所述第二快速拉晶体管的源极接所述第二电压域的高电平。
25.较佳地，所述快速拉电路为快速下拉电路；
26.所述第一快速拉晶体管、所述第二快速拉晶体管为n型高压管；
27.所述第一快速拉晶体管的源极、所述第二快速拉晶体管的源极接所述第一电压域的低电平。
28.较佳地，所述基础电平转换电路包括：第一电平转换电路、第二电平转换电路；
29.所述第一电平转换电路的输入与所述第二电平转换电路的输入互补；
30.所述第一电平转换电路的输出为所述第一输出，所述第二电平转换电路的输出为所述第二输出。
31.较佳地，所述第一电平转换电路包括：第一n型高压管、第一p型高压管、第一cmos管；
32.所述第二电平转换电路包括：第二n型高压管、第二p型高压管、第二cmos管；
33.所述第一n型高压管的栅极、所述第二n型高压管的栅极分别直接或间接接所述输入电压，所述第一n型高压管的栅极输入与所述第二n型高压管的栅极输入互补；
34.所述第一n型高压管的源极、所述第二n型高压管的源极接所述第一电压域的低电平；
35.所述第一n型高压管的漏极接所述第一p型高压管的漏极，所述第一p型高压管的栅极接所述第二电压域的低电平；所述第一p型高压管的源极接所述第一cmos管的漏极端，作为所述第一电平转换电路的输出端；
36.所述第一cmos管连接在所述第二电压域的高电平与所述第二电压域的低电平之间；
37.所述第二n型高压管的漏极接所述第二p型高压管的漏极，所述第二p型高压管的栅极接所述第二电压域的低电平；所述第二p型高压管的源极接所述第二cmos管的漏极端作为所述第二电平转换电路的输出端；
38.所述第二cmos管连接在所述第二电压域的高电平与所述第二电压域的低电平之间；
39.所述第一cmos管中的晶体管、所述第二cmos管中的晶体管为低压管。
40.较佳地，所述第一cmos管的栅极端反相连接所述第二倒相器的输出端；
41.所述第二cmos管的栅极端反相连接所述第一倒相器的输出端。
42.较佳地，所述第一电平转换电路包括：第三p型高压管、第三n型高压管、第三cmos管；
43.所述第二电平转换电路包括：第四p型高压管、第四n型高压管、第四cmos管；
44.所述第三p型高压管的栅极、所述第四p型高压管的栅极分别直接或间接接所述输入电压，所述第三p型高压管的栅极输入与所述第四p型高压管的栅极输入互补；
45.所述第三p型高压管的源极、所述第四p型高压管的源极接所述第二电压域的高电平；
46.所述第三p型高压管的漏极接所述第三n型高压管的栅极，所述第三n型高压管的栅极接所述第一电压域的高电平；所述第三n型高压管的漏极接所述第三cmos管的漏极端，作为所述第一电平转换电路的输出；
47.所述第三晶体管单元连接在所述第一电压域的高电平与所述第一电压域的低电平之间；
48.所述第四p型高压管的漏极接所述第四n型高压管的栅极，所述第四n型高压管的栅极接所述第一电压域的高电平；所述第四n型高压管的漏极接所述第四cmos管的漏极端，作为所述第二电平转换电路的输出；
49.所述第四晶体管单元连接在所述第一电压域的高电平与所述第一电压域的低电平之间。
50.较佳地，所述第三cmos管的栅极端反相连接所述第二倒相器的输出端；
51.所述第四cmos管的栅极端反相连接所述第一倒相器的输出端。
52.较佳地，所述差分信号检测电路包括：第一非门、第二非门、第一与非门、第二与非门、第三与非门、第四与非门；
53.所述第一非门的输入端接所述第一倒相器的输出端；所述第一与非门的一输入端接所述第一非门的输出端，所述第一与非门的另一输入端接所述第二非门的输出端；
54.所述第二非门的输入端接所述第二倒相器的输出端；所述第二与非门的一输入端接所述第二非门的输出端，所述第二与非门的另一输入端接所述第一非门的输出端；
55.所述第三与非门的一输入端接所述第一与非门的输出端，所述第三与非门的另一输入端接所述第四与非门的输出端；
56.所述第四与非门的一输入端接所述第二与非门的输出端，所述第四与非门的另一输入端接所述第三与非门的输出端；
57.所述第三与非门的输出端的输出为所述输出电压。
58.根据本发明的第二方面，提供一种dc/dc转换器，其包括：上述任一项所述的电平转换电路。
59.根据本发明的第三方面，提供一种门极驱动器，其包括：上述任一项所述的电平转换电路。
60.本发明提供的电平转换电路及dc/dc转换器、门极驱动器，通过倒相器选取不同的尺寸比例，可以调节第一输出和第二输出的翻转阈值，能够实现抗干扰和传输延迟性能上的折中，在抗干扰满足要求的基础上，还能减少传输延迟；通过差分信号检测电路，当第二电压域的低电平有共模电压变化导致其两输入信号同时发生变化时，其输出状态仍旧保持不变，这样就算有很大的共模电压变化，电平转换电路仍旧可以保持正确的输出状态，达到了更高的抗干扰能力。
61.本发明提供的电平转换电路及dc/dc转换器、门极驱动器，通过基础电平转换电路来实现电平转换，其时刻保持有直流通路，可以保证转换电路在任何工作环境下都会最终保持正确的输出状态。
62.本发明的一可选方案中，增加了快速拉电路电路，实现了在电平转换的过程中帮助基础电平转换电路快速上拉或快速下拉，进一步减小了电平转换电路的传输延迟。
63.本发明的一可选方案中，电平转换电路中的cmos管的栅极采用倒相器经过反相器后的输出进行驱动，增加了驱动能力，进一步减小了电平转换电路的传输延迟。
附图说明
64.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
65.图1为本发明的一实施例的电平转换电路的示意图；
66.图2为本发明的一较佳实施例的电平转换电路的示意图；
67.图3为本发明的另一较佳实施例的电平转换电路的示意图；
68.图4为本发明的一较佳实施例的电平转换电路的电路图；
69.图5为本发明的另一较佳实施例的电平转换电路的电路图；
70.图6为本发明的一实施例的dc/dc转换器的示意图；
71.附图标记说明：
72.1-基础电平转换电路，
73.11-第一电平转换电路，
74.12-第二电平转换电路；
75.2-倒相器，
76.21-第一倒相器，
77.22-第二倒相器；
78.3-差分信号检测电路。
具体实施方式
79.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
80.在本发明说明书的描述中，需要理解的是，术语“上部”、“下部”、“上端”、“下端”、“下表面”、“上表面”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
81.在本发明说明书的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
82.在本发明的描述中，“多个”的含义是多个，例如两个，三个，四个等，除非另有明确具体的限定。
83.在本发明说明书的描述中，除非另有明确的规定和限定，术语“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
84.下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
85.一实施例中，提供一种电平转换电路，其包括：基础电平转换电路1、倒相器2、差分信号检测电路3，请参考图1。其中，基础电平转换电路1的输出包括：第一输出、第二输出。倒相器包括：第一倒相器21、第二倒相器22；第一倒相器21的输入端接基础电平转换电路1的第一输出，第二倒相器22的输入端接基础电平转换电路1的第二输出。差分信号检测电路3的第一输入端、第二输入端分别接第一倒相器21的输出端、第二倒相器22的输出端，差分信号检测电路3的第一输出端的输出为输出电压。输入电压、输出电压位于两种不同的电压域，输入电压位于第一电压域，输出电压位于第二电压域。
86.其中，基础电平转换电路1的第一输出被配置为：能够在第二电压域中提供对应的输出信号，基础电平转换电路的第二输出被配置为：能够在第二电压域中提供互补的输出信号；差分信号检测电路被配置为：能够当检测到其第一输入端、第二输入端的输入信号电平不同时，对输出电压进行翻转。
87.上述实施例的电平转换电路，通过基础电平转换电路，跟现有的靠边沿或者脉冲触发的转换电路相比，能够时刻保持有直流通路，可以保证转换电路在任何工作环境下都会最终保持正确的输出状态；通过倒相器，能够实现抗干扰和传输延迟性能的折中，在抗共模干扰的基础上，还能减少传输延迟；通过差分信号检测电路，实现了当有共模电压导致其输入同时发生变化时，最终的输出状态仍旧能够保持不变，达到了更高的抗干扰能力。
88.一实施例中，基础电平转换电路包括：第一电平转换电路、第二电平转换电路；第一电平转换电路的输入与第二电平转换电路的输入互补；第一电平转换电路的输出为第一
输出，第二电平转换电路的输出为第二输出，请参考图2。
89.一实施例中，第一电平转换电路的输入第二电平转换电路的输入互补可以采用第一电平转换电路通过一反相器接输入电压，第二电平转换电路直接接输入电压实现，请参考图2；还可以采用第一电平转换电路通过一反相器接输入电压，第二电平转换电路通过串联的两反相器接输入电压来实现，请参考图3。
90.一实施例中，电平转换电路可以实现低电压域到高电压域的电平变换。具体地，请参考图4，第一电平转换电路11包括：第一n型高压管m1、第一p型高压管m3、第一cmos管；第二电平转换电路12包括：第二n型高压管、第二p型高压管、第二cmos管。本实施例中，第一cmos管包括：两个晶体管m5、m7，晶体管m5、m7的栅极相连、漏极相连；第二cmos管包括：两个晶体管m6、m8，晶体管m6、m8的栅极相连、漏极相连。晶体管m5、m6、m7、m8为低压管。
91.其中，第一n型高压管m1的栅极、第二n型高压管m2的栅极分别直接或间接接输入电压in_lv。第一n型高压管m1的栅极输入与第二n型高压管m2的栅极输入互补，图4中的输入互补通过如下方式实现：第一n型高压管m1的栅极通过反相器s1连接输入电压，第二n性高压管m2的栅极通过反相器s1、反相器s2连接输入电压。第一n型高压管m1的源极、第二n型高压管m2的源极接第一电压域的低电平(即地)。第一n型高压管m1的漏极接第一p型高压管m3的漏极，第一p型高压管m3的栅极接第二电压域的低电平sw；第一p型高压管m3的源极接第一cmos管的漏极端(本实施例中为两晶体管m5、m7的漏极相连端)，作为第一电平转换电路的输出端in_hvi。第一cmos管连接在第二电压域的高电平bst与第二电压域的低电平sw之间。第二n型高压管m2的漏极接第二p型高压管m4的漏极，第二p型高压管m4的栅极接第二电压域的低电平sw；第二p型高压管的源极接第二cmos管的漏极端(本实施例中为两晶体管m6、m8的漏极相连端)，作为第二电平转换电路的输出端in_hvb。第二cmos管连接在第二电压域的高电平bst与所述第二电压域的低电平sw之间。第一cmos管的栅极采用第二输出in_hvb直接或间接驱动，第二cmos管的栅极采用第一输出in_hvi直接或间接驱动。
92.上述低电压域到高电压域的电平转换电路的工作原理为：当低电压域的输入电压in_lv的从低变高时，第二输出in_hvb从高变低，但是这时候第一输出in_hvi仍旧为低，由于差分信号检测电路的作用，高电压域的输出电压out_hv仍旧保持原有的低状态；因为第二输出in_hvb已经变低，第一cmos管中的晶体管导通，从而使得第一输出in_hvi变高，一旦第一输出in_hvi变高后，输出电压out_hv就会从低状态翻转为高状态，从而实现了输入电压in_lv到输出电压out_hv的电平转换。当输入电压in_lv从高变低时，电路原理类似，此时第一输出in_hvi从高变低，但是这时候第二输出in_hvb仍旧为低，但是由于差分信号检测电路的作用，输出电压out_hv仍旧保持原有的高状态；因为第一输出in_hvi已经变低，第二cmos管中的晶体管导通，从而使得第二输出in_hvb变高，一旦第二输出in_hvb变高后，输出out_hv就会从高状态翻转为低状态。
93.一实施例中，第一cmos管的栅极可以采用第二输出in_hvb直接驱动，第二cmos管的栅极可以采用第一输出in_hvi至二级驱动。
94.一实施例中，第一cmos管的栅极也可以不用第二输出in_hvb直接驱动，第二cmos管的栅极也可以不用不用in_hvi直接驱动。为了增加驱动能力、进一步减小传输延迟，第一cmos管的栅极端反相连接第二倒相器22的输出端；第二cmos管的栅极端反相连接第一倒相器21的输出端，请参考图4。第一cmos管的栅极、第二cmos管的栅极分别用第二倒相器的反
相输出、第一倒相器的反相输出驱动，增加了驱动能力，进一步减小了传输延迟。
95.一实施例中，电平转换电路可以实现高电压域到低电压域的电平变换。具体地，请参考图5，第一电平转换电路包括：第三p型高压管m1、第三n型高压管m3、第三cmos管；第二电平转换电路包括：第四p型高压管m2、第四n型高压管m4、第四cmos管。本实施例中，第三cmos管包括：晶体管m5、m7，晶体管m5、m7的栅极相连、漏极相连；第四cmos管包括：晶体管m6、m8，晶体管m6、m8的栅极相连、漏极相连。晶体管m5、m6、m7、m8为低压管。
96.其中，第三p型高压管m1的栅极、第四p型高压管m2的栅极分别直接或间接接输入电压in_hv，第三p型高压管m1的栅极输入与第四p型高压管m2的栅极输入互补，此处输入互补通过如下方式实现：第三p型高压管m1的栅极通过反相器s1连接输入电压，第四p型高压管m2的栅极通过反相器s1、反相器s2连接输入电压。第三p型高压管m1的源极、第四p型高压管m2的源极接第二电压域的高电平bst。第三p型高压管m1的漏极接第三n型高压管m3的栅极，第三n型高压管m3的栅极接第一电压域的高电平vlv；第三n型高压管m3的漏极接第三cmos管的漏极端(本实施例中为两晶体管m5、m7的漏极相连端)，作为第一电平转换电路的输出in_lvi。第三晶体管单元连接在第一电压域的高电平vlv与第一电压域的低电平地之间。第四p型高压管m2的漏极接第四n型高压管m4的栅极，第四n型高压管m4的栅极接第一电压域的高电平vlv；第四n型高压管m4的漏极接第四cmos管的漏极端(本实施例中为晶体管m6、m8的漏极相连端)，作为第二电平转换电路的输出in_lvb。第四cmos管连接在第一电压域的高电平vlv与第一电压域的低电平地之间。第三cmos管的栅极采用第二输出in_lvb直接或间接驱动，第四cmos管的栅极采用第一输出in_lvi直接或间接驱动。
97.上述高电压域到低电压域的电平转换电路的工作原理为：当输入信号in_hv从低变高时，第一输出in_lvi从低变高，但是由于这时候第二输出in_lvb信号仍旧为高，由于差分信号检测电路的作用，输出电压out_lv仍旧保持原有的低状态；因为第一输出in_lvi已经变高，从而第二cmos管中的晶体管导通，从而使得第二输出inlvb变低，一旦第二输出inlvb变低后，输出电压outlv就会从低状态翻转为高状态，从而实现了输入电压in_hv到输出电压out_lv的电平转换。同样当输入信号in_hv从高变低时，电路的响应类似，此时第二输出in_lvb从低变高，但是由于这时候in_lvi信号仍旧为高，由于差分信号检测电路的作用，输出out_lv仍旧保持原有的高状态；因为第二输出in_lvb已经变高，从而第一cmos管中的晶体管导通，从而使得第一输出in_lvi变低，一旦第一输出in_lvi变低后，输出电压out_lv就会从高状态翻转为低状态。
98.一实施例中，第三cmos管的栅极可以采用第二输出in_lvb直接驱动，第四cmos管的栅极可以采用第一输出in_lvi直接驱动。
99.一实施例中，第三cmos管的栅极也可以不用第二in_lvb直接驱动，第四cmos管的栅极也可以不用第一输出in_lvi直接驱动。为了增加驱动能力，第三cmos管的栅极端反相连接第二倒相器22的输出端；第四cmos管的栅极端反相连接第一倒相器21的输出端，请参考图5。第三cmos管的栅极、第四cmos管的栅极分别用第二倒相器的反相输出、第一倒相器的反相输出驱动，增加了驱动能力，进一步减小了传输延迟。
100.一实施例中，电平转换电路还包括：快速拉电路，快速拉电路的输入端连接倒相器、差分信号检测电路，快速拉电路的输出端包括两个：第一快速拉电路输出端、第二快速拉电路输出端，第一快速拉电路输出端直接或间接连接第一输出，第二快速拉电路输出端
直接或间接连接第二输出。快速拉电路只在高低转换或低高转换的过程中起作用，帮助第一输出或第二输出快速上拉或下拉，加速了第一输出或第二输出上拉、下拉的过程，从而进一步减小电平转换电路的传输延迟。
101.需要说明的是，当电平转换电路实现低到高的电平转换时，即第二电压域高于第一电压域时，快速拉电路为快速上拉电路；当电平转换电路实现高到低的电平转换电路时，即第二电压域低于第一电压域时，快速拉电路为快速下拉电路。
102.一实施例中，快速拉电路包括：逻辑门、第一快速拉晶体管、第二快速拉晶体管；逻辑门的输入端作为快速拉电路的输入端，连接倒相器、差分信号检测电路；逻辑门的输出包括两个：第一逻辑门输出、第二逻辑门输出；第一快速拉晶体管的栅极连接第一逻辑门输出、第二快速拉晶体管的栅极连接第二逻辑门输出。逻辑门被配置为：能够当输入电压的电平发生变化时，控制第一快速拉晶体管导通或第二快速拉晶体管导通；第一快速拉晶体管的漏极作为第一快速拉电路输出端，直接或间接连接第一电平转换电路的输出端；第二快速拉晶体管的漏极作为第二快速拉电路输出端，直接或间接连接第二电平转换电路的输出端。
103.一实施例中，快速拉电路为快速上拉电路，请参考图4。第一快速拉晶体管m9、第二快速拉晶体管m10为p型高压管；第一快速拉晶体管的源极、第二快速拉晶体管的源极接第二电压域的高电平bst。
104.一实施例中，当电平转换电路实现低电压域到高电压域的电平转换时，逻辑门可以包括：与非门s9、第一或门s10、第二或门s11，请参考图4。与非门s9的第一输入端接第二倒相器22的输出，与非门s9的第二输入端接第一倒相器21的输出；第一或门s10的第一输入端接与非门s9的输出，第一或门s10的第二输入端接差分信号检测电路的一输出端；第二或门s11的第一输入端接与非门s9的输出，第二或门s11的第二输入端接差分信号检测电路的另一输出端；第一或门s10的输出作为第一逻辑门输出，第二或门s11的输出作为第二逻辑门输出。当输入电压in_lv从低变高时，由于这时候in_hvi信号仍旧为低，由于差分信号检测电路的作用，输出out_hv仍旧保持原有的低状态；因为in_hvb已经变低，从而导致与非门s9的输出变低，从而使第一或门s10的输出变低，第一快速拉晶体管m9导通，从而快速帮助in_hvi信号变高，一旦in_hvi信号变高后，输出电压out_hv就会从低状态翻转为高状态，从而实现了in_lv到out_hv的电平快速转换，这时候因为out_hv变高，那么第二快速拉晶体管m10的输出也变高，从而第一快速拉晶体管m9就被关断，m9只是在转换的瞬间会被开通。同样当输入电压in_lv从高变低时，电路的响应类似，此处不再赘述，只不过这时候是m10会被导通，最终使输出电压out_hv快速从高变低。
105.一实施例中，快速拉电路为快速下拉电路，请参考图5。第一快速拉晶体管m9、第二快速拉晶体管m10为n型高压管；第一快速拉晶体管m9的源极、第二快速拉晶体管m10的源极接第一电压域的低电平(即地)。
106.一实施例中，当电平转换电路实现高电压域到低电压域的电平转换时，逻辑门可以包括：或非门s9、第一与门s10、第二与门s11，请参考图5。或非门s9的第一输入端接第二倒相器22的输出，或非门s9的第二输入端接第一倒相器21的输出；第一与门s10的第一输入端接与非门s9的输出，第一与门s10的第二输入端接差分信号检测电路的一输出端；第二与门s11的第一输入端接与非门s9的输出，第二与门s11的第二输入端接差分信号检测电路的
另一输出端；第一与门s10的输出作为第一逻辑门输出，第二与门s11的输出作为第二逻辑门输出。当输入电压in_hv从低变高时，in_lvi从低变高，但是由于这时候in_lvb信号仍旧为高，由于差分信号检测电路的作用，输出out_lv仍旧保持原有的低状态。因为in_lvi已经变高，从而导致或非门s9的输出变高，从而使第二与门s11的输出变高，第二快速拉晶体管m10导通，从而快速帮助in_lvb信号变低，一旦in_lvb信号变低后，输出out_lv就会从低状态翻转为高状态，从而实现了in_hv到out_lv的电平快速转换，这时候因为out_lv变高，那s11的输出也变低，从而m10就被关断，m10只是在转换的瞬间会被开通。同样当输入电压in_hv从高变低时，电路的响应类似，只不过这时候是m9会被导通，最终使输出out_lv快速从高变低。
107.需要说明的是，逻辑门不一定采用上述图4、图5中的设计，根据上述实施例的设计原理，可以有很多其他逻辑门的组合方式，只要能够达到当输入电压的电平发生变化时，控制第一快速拉晶体管导通或第二快速拉晶体管导通的目的即可。
108.一实施例中，差分信号检测电路包括：第一非门s3、第二非门s4、第一与非门s5、第二与非门s6、第三与非门s7、第四与非门s8；第一非门s3的输入端接第一倒相器21的输出端；第一与非门s5的一输入端接第一非门s3的输出端，第一与非门s5的另一输入端接第二非门s4的输出端；第二非门s4的输入端接第二倒相器22的输出端；第二与非门s6的一输入端接第二非门s4的输出端，第二与非门s6的另一输入端接第一倒相器21的输出端；第三与非门s7的一输入端接第一与非门s5的输出端，第三与非门s7的另一输入端接第四与非门s8的输出端；第四与非门s8的一输入端接第二与非门s6的输出端，第四与非门s8的另一输入端接第三与非门s7的输出端；第三与非门s7的输出端的输出为输出电压。
109.需要说明的是，差分信号检测电路也可以采用其他逻辑门的组合方式实现，只要能够实现当两输入信号不同时，输出翻转即可。
110.一实施例中，第一倒相器、第二倒相器分别通过cmos管来实现，请参考图4、图5。
111.图4中，第一倒相器包括：晶体管m11、m12，晶体管m11、m12的栅极连接端作为第一倒相器的输入端，漏极连接端作为第一倒相器的输出端，晶体管m11、m12连接在第二电压域的高电平bst与低电平sw之间。第二倒相器包括：晶体管m13、m14，晶体管m13、m14的栅极连接端作为第二倒相器的输入端，漏极连接端作为第二倒相器的输出端，晶体管m13、m14连接在第二电压域的高电平bst与低电平sw之间。
112.图5中，第一倒相器包括：晶体管m11、m12，晶体管m11、m12的栅极连接端作为第一倒相器的输入端，漏极连接端作为第一倒相器的输出端，晶体管m11、m12连接在第一电压域的高电平vlv与低电平地之间。第二倒相器包括：晶体管m13、m14，晶体管m13、m14的栅极连接端作为第二倒相器的输入端，漏极连接端作为第二倒相器的输出端，晶体管m13、m14连接在第一电压域的高电平vlv与低电平地之间。
113.一实施例中，还提供一种dc/dc转换器，请参考图6，其包括：上述任一实施例所述的电平转换电路。本实施例降压转换器为例，高边开关一般是高压nmos，为了能使高边开关开通，一般会采用自举的方式，使高边的驱动电路工作在bst和sw的电压域中。同时因为控制逻辑是在vlv低压域中产生，所以这时候需要是用低电压域到高电压域的电平转换电路，把控制信号从vlv到地的域转换到bst到sw的域中。另外一方面，为了实现高低边开关的非交叠控制，需要对高边开关的开关状态进行检测，这时候就需要一个高电压域到低电压域
的电平转换电路，将该信息返回到低压vlv电压域，从而可以进行之后的一系列的判断；此时sns_hv为电平转换电路的输入电压，sns_lv为电平转换电路的输出电压。
114.不同实施例中，dc/dc转换器也可以为升压转换器，也需要用到低到高的电平转换电路、高到低的电平转换电路，原理与降压转换器的相反，此处不再赘述。
115.一实施例中，还提供一种门极驱动器，其包括：上述任一实施例所述的电平转换电路。
116.在本说明书的描述中，参考术语“一种实施方式”、“一种实施例”、“具体实施过程”、“一种举例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
117.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

技术特征：
1.一种电平转换电路，其特征在于，包括：基础电平转换电路、倒相器、差分信号检测电路；其中，所述基础电平转换电路的输出包括：第一输出、第二输出；所述倒相器包括：第一倒相器、第二倒相器；所述第一倒相器的输入端接所述基础电平转换电路的第一输出，所述第二倒相器的输入端接所述基础电平转换电路的第二输出；所述差分信号检测电路的第一输入端、第二输入端分别接所述第一倒相器的输出端、所述第二倒相器的输出端，所述差分信号检测电路的一输出端的输出为输出电压；所述输入电压位于第一电压域，所述输出电压位于第二电压域；所述基础电平转换电路的第一输出被配置为：能够在所述第二电压域中提供对应的输出信号，所述基础电平转换电路的第二输出被配置为：能够在所述第二电压域中提供互补的输出信号；所述差分信号检测电路被配置为：能够当检测到其第一输入端、第二输入端的输入信号电平不同时，对所述输出电压进行翻转。2.根据权利要求1所述的电平转换电路，其特征在于，还包括：快速拉电路，所述快速拉电路的输入端连接所述倒相器、所述差分信号检测电路，所述快速拉电路的输出端包括两个：第一快速拉电路输出端、第二快速拉电路输出端，所述第一快速拉电路输出端直接或间接连接所述第一输出，所述第二快速拉电路输出端直接或间接连接所述第二输出。3.根据权利要求2所述的电平转换电路，其特征在于，所述快速拉电路包括：逻辑门、第一快速拉晶体管、第二快速拉晶体管；所述逻辑门的输入端作为所述快速拉电路的输入端，连接所述倒相器、所述差分信号检测电路；所述逻辑门的输出包括两个：第一逻辑门输出、第二逻辑门输出；所述第一快速拉晶体管的栅极连接所述第一逻辑门输出、所述第二快速拉晶体管的栅极连接所述第二逻辑门输出；所述逻辑门被配置为：能够当所述输入电压发生变化时，控制所述第一快速拉晶体管导通或所述第二快速拉晶体管导通；所述第一快速拉晶体管的漏极作为所述第一快速拉电路输出端，直接或间接连接所述第一电平转换电路的输出端；所述第二快速拉晶体管的漏极作为所述第二快速拉电路输出端，直接或间接连接所述第二电平转换电路的输出端。4.根据权利要求3所述的电平转换电路，其特征在于，所述快速拉电路为快速上拉电路；所述第一快速拉晶体管、所述第二快速拉晶体管为p型高压管；所述第一快速拉晶体管的源极、所述第二快速拉晶体管的源极接所述第二电压域的高电平。5.根据权利要求3所述的电平转换电路，其特征在于，所述快速拉电路为快速下拉电路；所述第一快速拉晶体管、所述第二快速拉晶体管为n型高压管；所述第一快速拉晶体管的源极、所述第二快速拉晶体管的源极接所述第一电压域的低
电平。6.根据权利要求1所述的电平转换电路，其特征在于，所述基础电平转换电路包括：第一电平转换电路、第二电平转换电路；所述第一电平转换电路的输入与所述第二电平转换电路的输入互补；所述第一电平转换电路的输出为所述第一输出，所述第二电平转换电路的输出为所述第二输出。7.根据权利要求6所述的电平转换电路，其特征在于，所述第一电平转换电路包括：第一n型高压管、第一p型高压管、第一cmos管；所述第二电平转换电路包括：第二n型高压管、第二p型高压管、第二cmos管；所述第一n型高压管的栅极、所述第二n型高压管的栅极分别直接或间接接所述输入电压，所述第一n型高压管的栅极输入与所述第二n型高压管的栅极输入互补；所述第一n型高压管的源极、所述第二n型高压管的源极接所述第一电压域的低电平；所述第一n型高压管的漏极接所述第一p型高压管的漏极，所述第一p型高压管的栅极接所述第二电压域的低电平；所述第一p型高压管的源极接所述第一cmos管的漏极端，作为所述第一电平转换电路的输出端；所述第一cmos管连接在所述第二电压域的高电平与所述第二电压域的低电平之间；所述第二n型高压管的漏极接所述第二p型高压管的漏极，所述第二p型高压管的栅极接所述第二电压域的低电平；所述第二p型高压管的源极接所述第二cmos管的漏极端作为所述第二电平转换电路的输出端；所述第二cmos管连接在所述第二电压域的高电平与所述第二电压域的低电平之间；所述第一cmos管中的晶体管、所述第二cmos管中的晶体管为低压管。8.根据权利要求7所述的电平转换电路，其特征在于，所述第一cmos管的栅极端反相连接所述第二倒相器的输出端；所述第二cmos管的栅极端反相连接所述第一倒相器的输出端。9.根据权利要求6所述的电平转换电路，其特征在于，所述第一电平转换电路包括：第三p型高压管、第三n型高压管、第三cmos管；所述第二电平转换电路包括：第四p型高压管、第四n型高压管、第四cmos管；所述第三p型高压管的栅极、所述第四p型高压管的栅极分别直接或间接接所述输入电压，所述第三p型高压管的栅极输入与所述第四p型高压管的栅极输入互补；所述第三p型高压管的源极、所述第四p型高压管的源极接所述第二电压域的高电平；所述第三p型高压管的漏极接所述第三n型高压管的栅极，所述第三n型高压管的栅极接所述第一电压域的高电平；所述第三n型高压管的漏极接所述第三cmos管的漏极端，作为所述第一电平转换电路的输出；所述第三晶体管单元连接在所述第一电压域的高电平与所述第一电压域的低电平之间；所述第四p型高压管的漏极接所述第四n型高压管的栅极，所述第四n型高压管的栅极接所述第一电压域的高电平；所述第四n型高压管的漏极接所述第四cmos管的漏极端，作为所述第二电平转换电路的输出；所述第四晶体管单元连接在所述第一电压域的高电平与所述第一电压域的低电平之
间。10.根据权利要求9所述的电平转换电路，其特征在于，所述第三cmos管的栅极端反相连接所述第二倒相器的输出端；所述第四cmos管的栅极端反相连接所述第一倒相器的输出端。11.根据权利要求1至10任一项所述的电平转换电路，其特征在于，所述差分信号检测电路包括：第一非门、第二非门、第一与非门、第二与非门、第三与非门、第四与非门；所述第一非门的输入端接所述第一倒相器的输出端；所述第一与非门的一输入端接所述第一非门的输出端，所述第一与非门的另一输入端接所述第二非门的输出端；所述第二非门的输入端接所述第二倒相器的输出端；所述第二与非门的一输入端接所述第二非门的输出端，所述第二与非门的另一输入端接所述第一非门的输出端；所述第三与非门的一输入端接所述第一与非门的输出端，所述第三与非门的另一输入端接所述第四与非门的输出端；所述第四与非门的一输入端接所述第二与非门的输出端，所述第四与非门的另一输入端接所述第三与非门的输出端；所述第三与非门的输出端的输出为所述输出电压。12.一种dc/dc转换器，其特征在于，包括：如权利要求1至11任一项所述的电平转换电路。13.一种门极驱动器，其特征在于，包括：如权利要求1至11任一项所述的电平转换电路。

技术总结
本发明提供了一种电平转换电路及DC/DC转换器、门极驱动器，包括：基础电平转换电路、倒相器、差分信号检测电路；基础电平转换电路包括两输出；第一倒相器的输入端接第一输出，第二倒相器的输入端接第二输出；差分信号检测电路的第一输入端、第二输入端分别接第一倒相器、第二倒相器的输出端；差分信号检测电路的一输出端的输出为输出电压；输入电压位于第一电压域，输出电压位于第二电压域；第一输出用于在第二电压域中提供对应的输出信号，第二输出用于在第二电压域中提供互补的输出信号；差分信号检测电路用于当检测到其两输入信号电平不同时，对输出电压进行翻转。本发明，抗共模干扰能力强、传输延迟短、时刻保持有直流通路。时刻保持有直流通路。时刻保持有直流通路。


技术研发人员：邵滨
受保护的技术使用者：上海数明半导体有限公司
技术研发日：2023.04.20
技术公布日：2023/8/5