一种基于伯斯乘法的多比特有符号全数字存内计算装置的制作方法

1.本技术涉及电子技术领域，尤其涉及一种基于伯斯乘法的多比特有符号全数字存内计算装置。


背景技术：

2.目前，由于人工智能的爆发式增长，边缘设备对于数据处理和数据搬运的功耗和能效要求也越来越高，而存内计算结构作为一种新型结构，从原理上根除了数据搬运带来的“存储墙”和“功耗墙”问题，因此聚焦了众多目光。
3.但是，由于流的存内计算电路采用模拟域计算，计算精度会受到模拟计算低信噪比的影响，因此无法用于高性能神经网络中。而数字域存内计算架构虽然能够解决精度问题，但在计算多bit数据时需要多拍时钟移位相加，导致运算效率较低。


技术实现要素：

4.本发明提供了一种基于伯斯乘法的多比特有符号全数字存内计算装置，用于处理一个4bit有符号权重和一个4bit有符号输入激励的相乘过程，可以在一个时钟周期内就计算出输入激励和有符号权重的乘法结果，从而解决或者部分解决数字域存内计算架构的运算效率低下的问题。
5.为解决上述技术问题，本发明的第一方面，公开了一种基于伯斯乘法的多比特有符号全数字存内计算装置，包括：
6.从上到下排布的四个基本sram单元，用于存储权重；一个4bit有符号权重按照补码方式，以从上到下从高位到低位的顺序依次存储于所述四个基本sram单元中，每个sram单元存储1bit权重；
7.伯斯乘法器包括两个伯斯乘法结构，分别为第一伯斯乘法结构和第二伯斯乘法结构；其中，所述第一伯斯乘法结构连接所述四个基本sram单元中从上到下排布的第一sram单元、第二sram单元、第三sram单元，用于接收所述第一sram单元、所述第二sram单元、所述第三sram单元共同输出的3bit权重作为选择控制信号，并输入4bit输入激励参与计算，得到第一部分积；所述第二伯斯乘法结构连接所述四个基本sram单元中从上到下排布的所述第三sram单元、第四sram单元，并设置一输入端拼接在最低位进行权重输入，用于将接收所述第三sram单元、所述第四sram单元、最低位共同输出的3bit权重作为选择控制信号，并输入所述4bit输入激励参与计算，得到第二部分积；
8.加法器结构，分别连接所述第一伯斯乘法结构和所述第二伯斯乘法结构，对所述第一部分积和所述第二部分积相加，得到最终结果。
9.优选的，所述四个基本sram单元的位线对互相连接，所述四个基本sram单元的字线相互独立，所述四个基本sram单元各自输出1bit权重。
10.优选的，所述两个伯斯乘法结构相同，每个伯斯乘法结构包括：选择模块，四个部分积产生模块，四个半加器模块；
11.所述选择模块的一端输入3bit权重，所述选择模块的另一端通过四线接入每个部分积产生模块，用于根据输入的3bit权重选择对每一位输入激励需要进行的操作；其中，2x为左移两位操作，x为原始数据，-x为取反操作，-2x为左移后进行取反加一操作；
12.四个部分积产生模块各自连接一个半加器模块；其中，每个部分积产生模块的输入为本位的输入激励和前一位的输入激励，首个部分积产生模块的输入为本位的输入激励和0；每个部分积产生模块的输出为1bit未进行加1的中间值，作为对应半加器模块的输入；
13.所述四个半加器模块中的首个半加器模块的输入连接或门，上个半加器模块的进位输出连接下个半加器模块的输入，所述四个半加器模块的和位输出部分积；其中，所述四个半加器模块和所述或门组合实现加一功能，通过所述或门实现在-x和-2x才激活加一的功能，其余状态不进行加法，以使所述四个半加器模块输出所述部分积。
14.优选的，所述选择模块包括：第一反相器，第二反相器和第三反相器，用于各自接入从高位到低位排列的1bit权重进行反相；
15.其中，所述第一反相器接入1bit的第一权重，所述第二反相器接入1bit的第二权重，所述第三反相器接入1bit的第三权重。
16.优选的，所述第一反相器、所述第二反相器和所述第三反相器均为非门。
17.优选的，所述选择模块还包括：
18.第一与非门组合结构，包括第一与非门，第二与非门和第三与非门；其中，所述第一与非门的输入端连接所述第一反相器的输出端、所述第二权重和所述第三反相器的输出端，所述第二与非门的输入端连接所述第一反相器的输出端、所述第二反相器的输出端和所述第三权重；所述第一与非门和所述第二与非门的输出端共同连接所述第三与非门的输入端，所述第三与非门的输出端输出x；
19.第二与非门组合结构，包括串联的第四与非门和第一非门；其中，所述第四与非门的输入端连接所述第一反相器的输出端、所述第二权重和所述第三权重，所述第一非门的输出端输出2x；
20.第三与非门组合结构，包括串联的第五与非门和第二非门；其中，所述第五与非门的输入端连接所述第一权重、所述第二反相器的输出端和所述第三反相器的输出端，所述第一非门的输出端输出-2x；
21.第四与非门组合结构，包括第六与非门，第七与非门和第八与非门；其中，所述第六与非门的输入端连接所述第一权重、所述第二权重、和所述第三反相器的输出端；所述第七与非门的输入端连接所述第一权重、所述第二反相器的输出端和所述第三权重；所述第六与非门和所述第七与非门的输出端共同连接所述第八与非门的输入端，所述第八与非门的输出端输出-x。
22.优选的，所述部分积产生模块包括：
23.第四反相器和第五反相器；其中，所述第四反相器接入本位输入激励进行反相，所述第五反相器接入前一位输入激励进行反相；
24.第九与非门，输入端接入-x以及接入所述第四反相器的输出端；
25.第十与非门，输入端接入x以及本位输入激励；
26.第十一与非门，输入端接入-2x以及接入所述第五反相器的输出端；
27.第十二与非门，输入端接入2x以及前一位输入激励；
28.第十三与非门，输入端接入所述第九与非门、所述第十与非门、所述第十一与非门、所述第十二与非门，输出端输出1bit所述中间值。
29.优选的，所述第四反相器和所述第五反相器均为非门。
30.本发明的第二方面，公开了一种基于卷积神经网络的存内计算架构，包括如前述所述的基于伯斯乘法的多比特有符号全数字存内计算装置。
31.本发明的第三方面，公开了一种计算机设备，包括前述所述的基于伯斯乘法的多比特有符号全数字存内计算装置。
32.通过本发明的一个或者多个技术方案，本发明具有以下有益效果或者优点：
33.本发明公开了一种基于伯斯乘法的多比特有符号全数字存内计算装置，该装置应用于基于卷积神经网络的存内计算架构，通过四个基本sram单元存储一个4bit权重，伯斯乘法器和加法器结构结合处理一个4bit有符号权重和一个4bit有符号输入激励的乘法过程。在计算过程中，电压vdd代表“+1”，电压vss代表
“‑
1”，采用伯斯乘法的方式进行按位乘法运算后得到一个7bit的有符号乘法结果，并以补码的形式作为输出结果，可以在一个时钟周期内就计算输入激励和权重这两个4bit有符号数的乘法结果，能够显著提升运算效率。
34.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
35.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
36.在附图中：
37.图1示出了根据本发明一个实施例的基于伯斯乘法的多比特有符号全数字存内计算装置的结构示意图；
38.图2示出了根据本发明一个实施例的伯斯乘法结构的结构示意图；
39.图3示出了根据本发明一个实施例的选择模块的控制信号生成电路结构示意图；
40.图4示出了根据本发明一个实施例的部分积产生模块的电路结构示意图。
具体实施方式
41.下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
42.本发明实施例公开了一种基于伯斯乘法的多比特有符号全数字存内计算装置，该装置应用于基于卷积神经网络的存内计算架构，通过四个基本sram单元存储一个4bit权重，伯斯乘法器和加法器结构结合处理一个4bit有符号权重和一个4bit有符号输入激励的乘法过程。在计算过程中，电压vdd代表“+1”，电压vss代表
“‑
1”，采用伯斯乘法的方式进行
按位乘法运算后得到一个7bit的有符号乘法结果，并以补码的形式作为输出结果，可以在一个时钟周期内就计算输入激励和权重这两个4bit有符号数的乘法结果，能够显著提升运算效率。
43.参看图1，是基于伯斯乘法的多比特有符号全数字存内计算装置的结构示意图，包括：四个基本sram单元、伯斯乘法器和加法器结构31。
44.从上到下排布的四个基本sram单元，用于存储权重。四个基本sram单元位于同一列，每个sram单元由6个晶体管组成。四个基本sram单元的位线对互相连接。具体的，位线对包括位线bl和位线blb，四个基本sram单元的位线bl依次连接，四个基本sram单元的位线blb依次连接，所述四个基本sram单元的字线相互独立，所述四个基本sram单元的q端各自输出1bit权重。
45.其中，一个4bit有符号权重w[3:0]按照补码方式，以从上到下从高位到低位的顺序依次存储于所述四个基本sram单元中，每个sram单元存储1bit权重，从上到下依次为：第一sram单元11存储w[3]，第二sram单元12存储w[2]，第三sram单元13存储w[1]，第四sram单元14存储w[0]。
[0046]
伯斯乘法器包括两个伯斯乘法结构，分别为第一伯斯乘法结构21和第二伯斯乘法结构22；每个伯斯乘法结构的输入为3bit权重和4bit输入激励。输入激励以补码形式存储。
[0047]
其中，所述第一伯斯乘法结构21连接所述四个基本sram单元中从上到下排布的第一sram单元11、第二sram单元12、第三sram单元13，用于接收所述第一sram单元11、所述第二sram单元12、所述第三sram单元13共同输出的3bit权重作为选择控制信号，并输入4bit输入激励参与计算，得到第一部分积。具体的，第一伯斯乘法结构21输入为3bit权重w[3:1]，包括w[3]，w[2]，w[1]；4bit输入激励in[3:0]，包括in[3]，in[2]，in[1]，in[0]；输出为第一部分积ph[3:0]，包括：ph[3]、ph[2]、ph[1]、ph[0]。
[0048]
所述第二伯斯乘法结构22连接所述四个基本sram单元中从上到下排布的所述第三sram单元13、第四sram单元14，并设置一输入端拼接在最低位进行权重输入，用于将接收所述第三sram单元13、所述第四sram单元14、最低位共同输出的3bit权重作为选择控制信号，并输入所述4bit输入激励参与计算，得到第二部分积。具体的，第二伯斯乘法结构22输入为3bit权重{w[1:0]，0}，包括w[1]，w[0]，0，权重0拼接在最低位输入；4bit输入激励in[3:0]，输出为第二部分积pl[3:0]，包括：pl[3]、pl[2]、pl[1]、pl[0]。
[0049]
加法器结构31，分别连接所述第一伯斯乘法结构21和所述第二伯斯乘法结构22，对所述第一部分积和所述第二部分积相加，得到最终结果。具体的，加法器结构31的输入为两个部分积ph[3:0]和pl[3:0]，输出得到最终的乘法结果out[6:0]。
[0050]
在本实施例中，通过伯斯乘法器和加法器结构31结合处理一个4bit有符号权重和一个4bit有符号输入激励的乘法过程，可以在一个时钟周期内就计算出一个4bit有符号权重和一个4bit有符号输入激励的乘法结果，能够显著提升运算效率。
[0051]
参看图2，是伯斯乘法结构的结构示意图。其中，第一伯斯乘法结构21和第二伯斯乘法结构22相同，每个伯斯乘法结构包括：选择模块211，四个部分积产生模块212，四个半加器模块213。在图2中，四个部分积产生模块212和四个半加器模块213从左到右按照输入激励从低位到高位的相同顺序依次排列。
[0052]
选择模块211的一端输入3bit权重：w[i+1]、w[i]、w[i-1]。其中，对于产生部分积
ph[3:0]的第一伯斯乘法结构21来说为w[3:1]的3bit输入，对于产生部分积pl[3:0]的第二伯斯乘法结构22来说为{w[1:0]，0}的3bit输入。
[0053]
所述选择模块211的另一端通过四线接入每个部分积产生模块212，用于根据输入的3bit权重选择对每一位输入激励需要进行的操作；其中，选择模块211的另一端通过四线选择性输出：左移两位操作2x，原始数据x，取反操作-x，左移后进行取反加一操作-2x至部分积产生模块212中。
[0054]
四个部分积产生模块212各自连接一个半加器模块213；其中，首个部分积产生模块的输入为本位的输入激励和0，此处的输入激励0由最低位补0得到，具体为：{in[0]，0}，其余部分积产生模块的输入为本位的输入激励和前一位的输入激励，依次为：in[1:0]，in[2:1]，in[3:2]。每个部分积产生模块212根据输入的2x、x、-x、-2x选择每一位输出的结果，由于-x和-2x的加一操作未进行，因此每个部分积产生模块212的输出为1bit未进行加1的中间值，作为对应半加器模块的输入；四个部分积产生模块212共同输出4bit中间值xo[3:0]。
[0055]
所述四个半加器模块213中的首个半加器模块的输入连接或门，上个半加器模块213的进位输出连接下个半加器模块213的输入，所述四个半加器模块213的和位输出部分积；其中，所述四个半加器模块213和所述或门组合实现加一功能，通过所述或门实现在-x和-2x才激活加一的功能，其余状态不进行加法，以使所述四个半加器模块213共同输出部分积。
[0056]
在一些可选的实施方式中，参看图3，是选择模块211的控制信号生成电路结构示意图。选择模块211包括：多个反相器，第一与非门组合结构，第二与非门组合结构，第三与非门组合结构，第四与非门组合结构。
[0057]
具体的，选择模块211中具有第一反相器l1，第二反相器l2和第三反相器l3，用于各自接入从高位到低位排列的1bit权重进行反相；其中，所述第一反相器l1接入1bit的第一权重w[i+1]，所述第二反相器l2接入1bit的第二权重w[i]，所述第三反相器l3接入1bit的第三权重w[i-1]。在本实施例中，第一反相器l1，第二反相器l2和第三反相器l3均为非门。
[0058]
第一与非门组合结构，包括第一与非门2111，第二与非门2112和第三与非门2113；其中，所述第一与非门2111的输入端连接所述第一反相器l1的输出端、所述第二权重和所述第三反相器l3的输出端，所述第二与非门2112的输入端连接所述第一反相器l1的输出端、所述第二反相器l2的输出端和所述第三权重；所述第一与非门2111和所述第二与非门2112的输出端共同连接所述第三与非门2113的输入端，所述第三与非门2113的输出端输出x；
[0059]
第二与非门2112组合结构，包括串联的第四与非门2114和第一非门2119；其中，所述第四与非门2114的输入端连接所述第一反相器l1的输出端、所述第二权重和所述第三权重，所述第一非门2119的输出端输出2x；
[0060]
第三与非门2113组合结构，包括串联的第五与非门2115和第二非门2120；其中，所述第五与非门2115的输入端连接所述第一权重、所述第二反相器l2的输出端和所述第三反相器l3的输出端，所述第一非门2119的输出端输出-2x；
[0061]
第四与非门2114组合结构，包括第六与非门2116，第七与非门2117和第八与非门
2118；其中，所述第六与非门2116的输入端连接所述第一权重、所述第二权重、和所述第三反相器l3的输出端；所述第七与非门2117的输入端连接所述第一权重、所述第二反相器l2的输出端和所述第三权重；所述第六与非门2116和所述第七与非门2117的输出端共同连接所述第八与非门2118的输入端，所述第八与非门2118的输出端输出-x。
[0062]
在一些可选的实施方式中，参看图4，是部分积产生模块212的电路结构示意图，包括两级与非门组成的选择电路，根据2x、x、-x、-2x选择不同输出。具体的，部分积产生模块212包括：
[0063]
第四反相器l4和第五反相器l5，第四反相器l4和第五反相器l5均为非门。其中，所述第四反相器l4接入本位输入激励in[i]进行反相，所述第五反相器l5接入前一位输入激励in[i-1]进行反相。in[i]和in[i-1]分别为本位输入激励和前一位输入激励，根据不同信号产生移位或者取反的操作，其中，若移位就对前一位的输入激励进行操作，取反就对本位输入激励进行操作。
[0064]
第九与非门2121，输入端接入-x以及接入所述第四反相器l4的输出端输出的本位输入激励in[i]的反向信号；
[0065]
第十与非门2122，输入端接入x以及本位输入激励in[i]；
[0066]
第十一与非门2123，输入端接入-2x以及接入所述第五反相器l5的输出端输出的前一位输入激励in[i-1]的反向信号；
[0067]
第十二与非门2124，输入端接入2x以及前一位输入激励in[i-1]；
[0068]
第十三与非门2125，输入端接入所述第九与非门2121、所述第十与非门2122、所述第十一与非门2123、所述第十二与非门2114，输出端输出1bit所述中间值xo[i]。
[0069]
以上是基于伯斯乘法的多比特有符号全数字存内计算装置的具体结构，在此结构基础上的操作分为两种模式，一种为存储模式，一种为计算模式。在存储模式下，和功能正常的sram一样进行写操作，当字线拉高时将位线的权重数据写入到sram单元中。而权重数据按照高位-低位的顺序进行存储，每一组(四个sram单元)按照补码的方式进行一个4bit有符号权重的存储。
[0070]
在计算模式时，sram单元的字线关闭，停止权重写入，输入激励进入并激活伯斯乘法结构，开始进行计算模式。在计算模式时，先得到部分积的中间值，再按照需求是否进行加1生成部分积，并将部分积相加得到最终的乘法结果。当然，输入激励和计算结果都按照补码的方式进行呈现。
[0071]
本实施例的伯斯乘法结构的优势在于，对于两个4bit数的乘法来说本应产生4个部分积的结果，而使用本实施例构建的伯斯乘法结构后可以减少为两个，从而在部分积累加的过程中节约资源，可以在一个时钟周期内就计算输入激励和权重这两个4bit有符号数的乘法结果。
[0072]
为了说明和解释本发明，下面采用具体的示例对伯斯乘法结构进行推导证明。
[0073]
假定有两个4bit数x、y，其中[y]
补
＝y3y2y1y0，根据补码的定义：
[0074]
y＝-y3*23+y2*22+y1*21+y0*20[0075]
根据上述结果对[x*y]
补
进行推导，得到：
[0076]
[x*y]
补
＝[x*(-y3*23+y2*22+y1*21+y0*20)]
补
＝[x*(-y3)*23+x*y2*22+x*y1*21+x*y0*20]
补
＝[x]
补
*(-y3)*23+[x]
补
*y2*22+[x]
补
*y1*21+[x]
补
*y0*20＝[x]
补
*[-y3*23+y2*22+y1*21+y0*
20]
[0077]
上式中共有4个部分积结果。对于两位伯斯乘法结构来说，主要目的在于减少加法项。因此使用伯斯乘法将上式化简为：
[0078]
[x*y]
补
＝[x]
补
*[(-2*y3+y2+y1)*22+(-2*y1+y0+y-1
)*20]
[0079]
其中y-1
＝0。根据上式便可将部分积减少为两个，通过每次观察两位乘数的情况对部分积进行缩减。部分积产生规则如下表1：
[0080]
表1
[0081][0082][0083]
根据表1中结果进行电路的搭建，电路中的2x、x、-x、-2x分别指示不同的操作，根据部分积产生的逻辑，产生选择信号的布尔逻辑如下：
[0084][0085][0086][0087]
由此可以得到选择信号的电路结构即选择模块211。再根据不同的选择信号确定部分积每一位的结果，得到的布尔逻辑如下：
[0088]
xi＝(+x)*xi+(-x)*(-xi)+(+2x)*x
i-1
+(-2x)*(-x
i-1
)
[0089]
通过上述布尔逻辑即得到部分积的电路结构即部分积产生模块212。其中-xi的意义为按位取反并进行加一操作，在电路中的半加器通过与门生成进位来确定是否进行加一操作。
[0090]
相比于现有的存内计算单元，本发明有两个优点：
[0091]
1，相比较于模拟型存内计算单元的充放电表征值，本发明的全数字存内计算装置的结果鲁棒性更好。
[0092]
2，由于本发明公开的全数字存内计算装置通过伯斯乘法结构简化了部分积的生
成次数，相比于其他数字存内计算单元计算多bit数据时仍然需要多拍时钟移位相加的缺陷，本发明在一拍时钟内就可以完成两个4bit有符号数据的乘法，大大提升了运算效率。
[0093]
基于与前述实施例中同样的发明构思，本发明实施例还公开了一种基于卷积神经网络的存内计算架构，包括前述实施例描述的基于伯斯乘法的多比特有符号全数字存内计算装置。
[0094]
基于与前述实施例中同样的发明构思，本发明实施例还公开了一种计算机设备，包括前述实施例描述的基于伯斯乘法的多比特有符号全数字存内计算装置。
[0095]
通过本发明的一个或者多个实施例，本发明具有以下有益效果或者优点：
[0096]
本发明公开了一种基于伯斯乘法的多比特有符号全数字存内计算装置，该装置应用于基于卷积神经网络的存内计算架构，通过四个基本sram单元存储一个4bit权重，伯斯乘法器和加法器结构结合处理一个4bit有符号权重和一个4bit有符号输入激励的乘法过程。在计算过程中，电压vdd代表“+1”，电压vss代表
“‑
1”，采用伯斯乘法的方式进行按位乘法运算后得到一个7bit的有符号乘法结果，并以补码的形式作为输出结果，可以在一个时钟周期内就计算输入激励和权重这两个4bit有符号数的乘法结果，能够显著提升运算效率。
[0097]
尽管已描述了本技术的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本技术范围的所有变更和修改。
[0098]
显然，本领域的技术人员可以对本技术进行各种改动和变型而不脱离本技术的精神和范围。这样，倘若本技术的这些修改和变型属于本技术权利要求及其等同技术的范围之内，则本技术也意图包含这些改动和变型在内。

技术特征：
1.一种基于伯斯乘法的多比特有符号全数字存内计算装置，其特征在于，包括：从上到下排布的四个基本sram单元，用于存储权重；一个4bit有符号权重按照补码方式，以从上到下从高位到低位的顺序依次存储于所述四个基本sram单元中，每个sram单元存储1bit权重；伯斯乘法器包括两个伯斯乘法结构，分别为第一伯斯乘法结构和第二伯斯乘法结构；其中，所述第一伯斯乘法结构连接所述四个基本sram单元中从上到下排布的第一sram单元、第二sram单元、第三sram单元，用于接收所述第一sram单元、所述第二sram单元、所述第三sram单元共同输出的3bit权重作为选择控制信号，并输入4bit输入激励参与计算，得到第一部分积；所述第二伯斯乘法结构连接所述四个基本sram单元中从上到下排布的所述第三sram单元、第四sram单元，并设置一输入端拼接在最低位进行权重输入，用于将接收所述第三sram单元、所述第四sram单元、最低位共同输出的3bit权重作为选择控制信号，并输入所述4bit输入激励参与计算，得到第二部分积；加法器结构，分别连接所述第一伯斯乘法结构和所述第二伯斯乘法结构，对所述第一部分积和所述第二部分积相加，得到最终结果。2.如权利要求1所述的装置，其特征在于，所述四个基本sram单元的位线对互相连接，所述四个基本sram单元的字线相互独立，所述四个基本sram单元各自输出1bit权重。3.如权利要求1所述的装置，其特征在于，所述两个伯斯乘法结构相同，每个伯斯乘法结构包括：选择模块，四个部分积产生模块，四个半加器模块；所述选择模块的一端输入3bit权重，所述选择模块的另一端通过四线接入每个部分积产生模块，用于根据输入的3bit权重选择对每一位输入激励需要进行的操作；其中，2x为左移两位操作，x为原始数据，-x为取反操作，-2x为左移后进行取反加一操作；四个部分积产生模块各自连接一个半加器模块；其中，每个部分积产生模块的输入为本位的输入激励和前一位的输入激励，首个部分积产生模块的输入为本位的输入激励和0；每个部分积产生模块的输出为1bit未进行加1的中间值，作为对应半加器模块的输入；所述四个半加器模块中的首个半加器模块的输入连接或门，上个半加器模块的进位输出连接下个半加器模块的输入，所述四个半加器模块的和位输出部分积；其中，所述四个半加器模块和所述或门组合实现加一功能，通过所述或门实现在-x和-2x才激活加一的功能，其余状态不进行加法，以使所述四个半加器模块输出所述部分积。4.如权利要求3所述的装置，其特征在于，所述选择模块包括：第一反相器，第二反相器和第三反相器，用于各自接入从高位到低位排列的1bit权重进行反相；其中，所述第一反相器接入1bit的第一权重，所述第二反相器接入1bit的第二权重，所述第三反相器接入1bit的第三权重。5.如权利要求4所述的装置，其特征在于，所述第一反相器、所述第二反相器和所述第三反相器均为非门。6.如权利要求4所述的装置，其特征在于，所述选择模块还包括：第一与非门组合结构，包括第一与非门，第二与非门和第三与非门；其中，所述第一与非门的输入端连接所述第一反相器的输出端、所述第二权重和所述第三反相器的输出端，所述第二与非门的输入端连接所述第一反相器的输出端、所述第二反相器的输出端和所述第三权重；所述第一与非门和所述第二与非门的输出端共同连接所述第三与非门的输入
端，所述第三与非门的输出端输出x；第二与非门组合结构，包括串联的第四与非门和第一非门；其中，所述第四与非门的输入端连接所述第一反相器的输出端、所述第二权重和所述第三权重，所述第一非门的输出端输出2x；第三与非门组合结构，包括串联的第五与非门和第二非门；其中，所述第五与非门的输入端连接所述第一权重、所述第二反相器的输出端和所述第三反相器的输出端，所述第一非门的输出端输出-2x；第四与非门组合结构，包括第六与非门，第七与非门和第八与非门；其中，所述第六与非门的输入端连接所述第一权重、所述第二权重、和所述第三反相器的输出端；所述第七与非门的输入端连接所述第一权重、所述第二反相器的输出端和所述第三权重；所述第六与非门和所述第七与非门的输出端共同连接所述第八与非门的输入端，所述第八与非门的输出端输出-x。7.如权利要求3所述的装置，其特征在于，所述部分积产生模块包括：第四反相器和第五反相器；其中，所述第四反相器接入本位输入激励进行反相，所述第五反相器接入前一位输入激励进行反相；第九与非门，输入端接入-x以及接入所述第四反相器的输出端；第十与非门，输入端接入x以及本位输入激励；第十一与非门，输入端接入-2x以及接入所述第五反相器的输出端；第十二与非门，输入端接入2x以及前一位输入激励；第十三与非门，输入端接入所述第九与非门、所述第十与非门、所述第十一与非门、所述第十二与非门，输出端输出1bit所述中间值。8.如权利要求7所述的装置，其特征在于，所述第四反相器和所述第五反相器均为非门。9.一种基于卷积神经网络的存内计算架构，其特征在于，包括如权利要求1-8任一权项所述的基于伯斯乘法的多比特有符号全数字存内计算装置。10.一种计算机设备，其特征在于，包括如权利要求1-8任一权项所述的基于伯斯乘法的多比特有符号全数字存内计算装置。

技术总结
本发明公开了一种基于伯斯乘法的多比特有符号全数字存内计算装置，包括：从上到下排布的四个基本SRAM单元，用于存储权重；伯斯乘法器包括两个伯斯乘法结构，分别为第一伯斯乘法结构和第二伯斯乘法结构；加法器结构，分别连接第一伯斯乘法结构和第二伯斯乘法结构，通过伯斯乘法器和加法器结构结合处理一个4bit有符号权重和一个4bit有符号输入激励的乘法过程，运算后得到一个7bit的有符号乘法结果，并以补码的形式作为输出结果，可以在一个时钟周期内就计算出两个4bit有符号数的乘法结果，能够显著提升运算效率。能够显著提升运算效率。能够显著提升运算效率。


技术研发人员：乔树山 曹景楠 游恒 尚德龙 周玉梅
受保护的技术使用者：中科南京智能技术研究院
技术研发日：2023.04.17
技术公布日：2023/8/5