具有扩展模式的存储器的制作方法

具有扩展模式的存储器


背景技术：

1.在电子系统中，通常提供存储器(例如，静态随机存取存储器(sram)、动态随机存取存储器(dram)等)来存储指令和/或数据。为了增强可靠性，存储器可包括用于检测存储器的一个或多个位单元中的故障或数据值改变的冗余信息的存储装置。奇偶校验码和纠错码(ecc)为用于提供冗余的两种常用方法。为冗余信息提供的存储为对为数据和/或指令提供的存储的补充。例如，对于32位数据值，如果实现逐字节奇偶校验，那么需要四个额外的奇偶校验存储位。对于64位数据值，提供单位纠错或双位检错的8位ecc码需要八个额外的位。


技术实现要素：

2.在一个示例中，一种存储器系统包括主存储器、辅助存储器、冗余电路、扩展控制端子和多路复用器。主存储器具有线宽并且包括写入数据输入端。辅助存储器具有与主存储器相同的线宽并且包括写入数据输入端。冗余电路包括输入端和输出端。输入端耦合到主存储器的写入数据输入端。多路复用器包括第一输入端、第二输入端、控制输入端和输出端。第一输入端耦合到主存储器的写入数据输入端。第二输入端耦合到冗余电路的输出端。控制输入端耦合到扩展控制端子。多路复用器的输出端耦合到辅助存储器的写入数据输入端。
3.在另一示例中，一种存储器系统包括主存储器和辅助存储器。主存储器被配置成存储应用数据。辅助存储器被配置成响应于选择冗余模式存储冗余数据，并且响应于扩展模式的选择存储应用数据。
4.在另外的示例中，一种方法包括基于地址值不大于预定值将应用数据值写入主存储器。方法还包括基于地址值不大于预定值和冗余模式的选择将冗余值写入辅助存储器。方法另外包括基于地址值大于预定值和扩展模式的选择将应用数据值写入辅助存储器。
附图说明
5.对于各种示例的详细说明，现在将参考附图，其中：
6.图1为包括被配置成选择性地存储冗余数据或应用数据的辅助存储器的示例存储器系统的框图。
7.图2为图1的被配置成用于在冗余模式下操作的存储器系统的框图。
8.图3为图1的被配置成用于在扩展模式下操作的存储器系统的框图。
9.图4为图1的存储器系统的示例的详细框图。
10.图5示出图4的被配置成用于在冗余模式下操作的存储器系统中的地址和数据流。
11.图6示出图4的被配置成用于在扩展模式下操作的存储器系统中的地址和数据流。
12.图7为用于在冗余模式或扩展模式下选择性地操作存储器系统的示例方法的流程图。
具体实施方式
13.使用冗余来增强存储器可靠性除了专用于数据的存储之外还需要实现存储。例如，在一些实施方式中，冗余信息所需的额外存储可使总存储器大小增加八分之一。一些应用的操作要求不依赖于冗余的使用。在此类应用中，未使用专用于冗余的额外存储。
14.在本文公开的存储器系统中，在不需要冗余的应用中，用于存储冗余信息的存储器可替代地用于数据存储。因此，在不需要冗余的情况下，可用于数据存储的存储器的大小可增加。存储器系统包括主存储器和辅助存储器。辅助存储器被组织成存储冗余信息和数据。
15.在一些存储器系统中，冗余位与应用数据一起计算，并且与应用数据同时写入存储器。增加字线位大小以为冗余位提供存储。例如，32千字节(kb)的存储可被组织为64
×
4096(字位大小
×
行数)，并且具有冗余位的应用数据可被存储在被组织为72
×
4096配置(36kb)的存储器中，其中将8位添加到每行以存储冗余位。这种存储器组织只留下32kb可用于存储应用数据。未使用每条存储器线的额外8位，而不需要冗余。
16.在本公开的存储器系统中，冗余位存储在具有与主存储器相同的字线位大小的单独存储器(辅助存储器)中。例如，如果主存储器被组织为64
×
4096，那么辅助存储器可被组织为64
×
512。更一般地，如果主存储器的大小为xkb，那么辅助存储器的大小可为x/8kb。通过以这种方式组织存储器，存储器系统可利用辅助存储器来存储应用数据或冗余数据。
17.存储器系统还可包括主存储器和辅助存储器缓冲器电路系统，以通过减少对主存储器和/或辅助存储器的访问次数来减少存储器系统功耗。对辅助存储器的所有事务都为位/字节定向的，因为辅助存储器的一个字存储主存储器的多于一个字的冗余位。对于主存储器上的线性或连续或32位/64位内的读取事务，将从辅助存储器中读取相同的字。例如，8个连续的读取地址事务将从辅助存储器中的同一个字中提取冗余数据，尽管位位置将为不同的。利用存储器缓冲器电路系统，辅助存储器可在8个周期中被读取一次，并且在第一次读取事务之后，对辅助存储器的读取被选通，并且冗余位直接从缓冲器电路系统供应。对于主存储器中的逐字节读取事务，如果数据已经在缓冲器中可用，那么对存储器的读取事务被选通。主存储器路径中的缓冲可为任选的。
18.图1为包括被配置成选择性地存储冗余数据或应用数据的辅助存储器的示例存储器系统100的框图。存储器系统100包括主存储器102、辅助存储器104、写入数据多路复用器106、读取数据多路复用器108、冗余计算器110、冗余检查器112、数据路径控制器114和扩展控制端子116。辅助存储器104为n行m列的存储器阵列，并且主存储器102为x*n行m列的存储器阵列。例如，辅助存储器104可为512
×
64的存储器阵列(512行和64列(64位线宽度))，并且主存储器102可为4096
×
64的存储器阵列(4096行和64列)。存储器系统100在两种模式(如由在扩展控制端子116处提供的控制信号118(扩展)选择的冗余模式和扩展模式)中的任一种下操作。在冗余模式和扩展模式中，主存储器102存储应用数据(例如，由存储器系统100外部的电路系统产生的数据)。在冗余模式下，辅助存储器104存储由存储器系统100为每次写入主存储器102而产生的冗余数据(例如，奇偶校验位或ecc码)。辅助存储器104的每一行可存储主存储器102的多行的冗余数据。例如，如果存储器系统100为主存储器102的每个字节产生奇偶校验位，那么辅助存储器104的每一行可存储主存储器102的八行的奇偶校验位。在扩展模式下，辅助存储器104作为主存储器102的扩展操作并且存储应用数据。例
如，在扩展模式下，辅助存储器104的最低可寻址存储位置可为高于主存储器102的最高可寻址存储位置的地址位。
19.冗余计算器110基于由存储器系统100接收的存储在主存储器102中的应用数据产生存储在辅助存储器104中的冗余数据。例如，冗余计算器110可包括用于产生奇偶校验位或ecc码的电路系统。冗余检查器112在每次读取主存储器102时分析从主存储器102读取的应用数据和从辅助存储器104读取的冗余数据，以确定应用数据值是否已经改变。例如，冗余检查器112可基于从主存储器102提取的应用数据重新计算冗余数据，并且将重新计算的冗余数据与从辅助存储器104读取的冗余数据进行比较，以验证应用数据。
20.写入数据多路复用器106耦合到冗余计算器110、辅助存储器104和主存储器102。写入数据多路复用器106从冗余计算器110接收冗余数据，并且当存储器系统100在冗余模式下操作时，将冗余数据传递到辅助存储器104。写入数据多路复用器106接收存储器系统100外部产生的应用数据，并且基于存储器系统100的操作模式(冗余或扩展)将应用数据传递到主存储器102或辅助存储器104。当在冗余模式下操作时，写入数据多路复用器106将应用数据传递到主存储器102。当在扩展模式下操作时，如果要写入的地址大于主存储器102的最高地址，那么写入数据多路复用器106将应用数据传递到辅助存储器104，否则将应用数据传递到主存储器102。
21.读取数据多路复用器108耦合到冗余检查器112、辅助存储器104和主存储器102。当存储器系统100在冗余模式下操作时，读取数据多路复用器108从辅助存储器104接收冗余数据，并且从主存储器102接收应用数据。读取数据多路复用器108将冗余数据传递到冗余检查器112以用于验证应用，并且将应用数据传递到存储器系统100的输出端以供存储器系统100外部的电路系统使用。当存储器系统100在扩展模式下操作时，读取数据多路复用器108从主存储器102和辅助存储器104接收应用数据，并且将应用数据传递到存储器系统100外部的电路系统。当在扩展模式下操作时，如果读取的地址大于主存储器102的最高地址，那么写入数据多路复用器106将从辅助存储器104接收的应用数据传递到存储器系统100的输出端，否则将从主存储器102接收的应用数据传递到存储器系统100的输出端。
22.数据路径控制器114耦合到写入数据多路复用器106和读取数据多路复用器108，并且基于存储器系统100的操作模式和被访问的地址，控制数据到主存储器102和辅助存储器104的路由和来自主存储器102和辅助存储器104的数据的路由。当存储器系统100在冗余模式下操作时，数据路径控制器114可激活冗余计算器110和冗余检查器112，并且当存储器系统100在扩展模式下操作时，可去激活冗余计算器110和冗余检查器112。当存储器系统100在冗余模式下操作时，数据路径控制器114设置写入数据多路复用器106以将应用数据传递到主存储器102进行存储，将由冗余计算器110产生的冗余数据传递到辅助存储器104进行存储，将从主存储器102读取的应用数据传递到存储器系统100的输出端，并且将从辅助存储器104读取的冗余数据传递到冗余检查器112。当在扩展模式下操作并且访问低于主存储器102的最高地址的地址时，数据路径控制器114设置写入数据多路复用器106以将应用数据传递到主存储器102，并且设置读取数据多路复用器108以将从主存储器102读取的应用传递到存储器系统100的输出端。当在扩展模式下操作并且访问高于主存储器102的最高地址的地址时，数据路径控制器114设置写入数据多路复用器106以将应用传递到辅助存储器104，并且设置读取数据多路复用器108以将从辅助存储器104读取的应用传递到存储
器系统100的输出端。
23.图2为被配置成用于在冗余模式下操作的存储器系统100的框图。当存储器系统100在冗余模式下操作时，从存储器系统100外部的电路系统接收的应用数据被存储在主存储器102中并且从主存储器102中读取。对于写入主存储器102的每个应用数据值，冗余计算器110产生冗余数据。冗余数据存储在辅助存储器104中。从主存储器102读取的应用数据被传递到存储器系统100的输出端。对于每次从主存储器102读取应用数据，从辅助存储器104读取冗余数据。冗余检查器112应用从辅助存储器104读取的冗余数据来验证从主存储器102读取的应用数据。
24.图3为被配置成用于在扩展模式下操作的存储器系统100的框图。在扩展模式下，辅助存储器104被附加到主存储器102上。基于要访问的地址来选择对主存储器102或辅助存储器104的访问(例如，读取或写入访问)。高于主存储器102的最高地址的地址选择辅助存储器104进行访问，并且低于主存储器102的最高地址的地址选择主存储器102进行访问。
25.图4为示例存储器系统400的详细框图。存储器系统400为存储器系统100的实施方式。存储器系统400包括主存储器102、辅助存储器104、写入电路系统401和读取电路系统403。主存储器102包括写入使能输入端、写入数据输入端、地址输入端、屏蔽输入端、读取数据输出端和读取使能输入端。辅助存储器104包括写入使能输入端、写入数据输入端、地址输入端、屏蔽输入端、读取数据输出端和读取使能输入端。主存储器102的屏蔽输入端耦合到存储器系统400的屏蔽输入端，存储器系统100的地址输入端耦合到存储器系统400的地址输入端。写入数据输入端耦合到存储器系统400的写入数据输入端。
26.写入电路系统401包括多路复用器402、多路复用器404、多路复用器406、多路复用器408、逻辑门410、逻辑门412、冗余计算器电路系统414、地址移位电路系统416、屏蔽电路系统418和屏蔽电路系统420。逻辑门410耦合到主存储器102的写入使能输入端、存储器系统400的写入使能输入端和地址比较器446。地址比较器446将当前被访问的地址(地址)与102的最高地址(主_地址_最大值)进行比较。地址比较器446产生指示地址《＝主_地址_最大值的输出信号448，以及指示地址》主_地址_最大值的输出信号450。当要访问的存储器系统400的地址小于或等于主存储器102的最高地址时，逻辑门410将写入使能信号传递到主存储器102。
27.多路复用器402的输出端耦合到辅助存储器104的写入使能输入端。多路复用器402的输入端耦合到逻辑门410的输出端和逻辑门412的输出端。多路复用器402的控制输入端耦合到扩展控制端子116。如果存储器系统400在冗余模式下操作，那么多路复用器402将逻辑门410的输出传递到辅助存储器104的写入使能输入端。当要访问的存储器系统400的地址大于主存储器102的最高地址时，逻辑门412将写入使能信号传递到多路复用器402。如果存储器系统400在扩展模式下操作，那么多路复用器402将逻辑门412的输出信号传递到辅助存储器104的写入使能输入端。
28.多路复用器404的输出端耦合到辅助存储器104的写入数据输入端。多路复用器404的输入端耦合到主存储器102的写入数据输入端和冗余计算器电路系统414的输出端。冗余计算器电路系统414的输入端耦合到主存储器102的写入数据输入端。多路复用器404的控制输入端耦合到扩展控制端子116。如果存储器系统400在冗余模式下操作，那么多路复用器404将冗余计算器电路系统414的输出(由冗余计算器电路系统414产生的冗余数据
458)传递到辅助存储器104的写入数据输入端。如果存储器系统400在扩展模式下操作，那么多路复用器404将由存储器系统400(从外部电路系统)接收的写入数据传递到辅助存储器104的写入数据输入端。
29.多路复用器406为地址选择器。多路复用器406的输出端耦合到辅助存储器104的地址输入端。多路复用器406的输入端耦合到主存储器102的地址输入端和地址移位电路系统416的输出端。地址移位电路系统416的输入端耦合到主存储器102的地址输入端。多路复用器406的控制输入端耦合到扩展控制端子116。如果存储器系统400在冗余模式下操作，那么多路复用器406将地址移位电路系统416的输出(例如，移位地址452-由地址移位电路系统416右移3位的地址)路由到辅助存储器104的地址输入端。更一般地，由地址移位电路系统416输出端的地址可被定义为：
30.移位地址＝地址》》log2(字宽度/冗余数据宽度)
31.其中：
32.字宽度为主存储器102或辅助存储器104的一行中的位数；和
33.冗余数据宽度为由冗余计算器电路系统414产生的冗余数据的位数。
34.地址移位电路系统416为移位电路，其将地址右移以说明对应于存储在辅助存储器104的单行中的冗余数据的主存储器102的多行。如果存储器系统400在扩展模式下操作，那么多路复用器404将由存储器系统400接收的地址(应用数据要写入的未移位地址)传递到辅助存储器104的地址输入端。
35.多路复用器408为屏蔽选择器，其选择屏蔽以提供给辅助存储器104。多路复用器408的输出端耦合到辅助存储器104的屏蔽输入端。多路复用器404的输入端耦合到屏蔽电路系统418的输出端和屏蔽电路系统420的输出端。屏蔽电路系统418的输入端耦合到主存储器102的屏蔽输入端和地址输入端。屏蔽电路系统418基于要写入的主存储器102的地址和定义在该地址处要写入的字节的屏蔽值，产生用于将冗余数据写入辅助存储器104的位屏蔽。屏蔽电路系统420基于由存储器系统400接收的屏蔽值产生用于将应用数据写入辅助存储器104的位屏蔽。屏蔽电路系统420的输入端耦合到主存储器102的屏蔽输入端。屏蔽电路系统420的控制输入端耦合到扩展控制端子116。如果存储器系统400在冗余模式下操作，那么屏蔽电路系统420将屏蔽电路系统418的输出(由屏蔽电路系统418产生的屏蔽值454)传递到辅助存储器104的屏蔽输入端。如果存储器系统400在扩展模式下操作，那么多路复用器408将屏蔽电路系统420的输出(由屏蔽电路系统420产生的屏蔽值456)传递到辅助存储器104的屏蔽输入端。
36.读取电路系统403包括主存储器缓冲器422、辅助存储器缓冲器424、多路复用器426、多路复用器428、多路复用器430、多路复用器432、多路复用器434、多路复用器436、逻辑门438、逻辑门440、冗余数据选择器442和冗余检查器444。主存储器缓冲器422耦合到主存储器102的读取数据输出端，并且存储从主存储器102提取的最后读取行以允许在从存储在主存储器缓冲器422中的行读取一个或多个字节时节省功率。也就是说，如果寻址行存储在主存储器缓冲器422中，那么不需要读取主存储器102。类似地，辅助存储器缓冲器424耦合到辅助存储器104的读取数据输出端，并且存储从辅助存储器104提取的最后读取行以减少对辅助存储器104的访问次数。例如，在一些应用中，主存储器缓冲器422和辅助存储器缓冲器424可将对主存储器和辅助存储器104的访问次数减少到八分之一。
37.多路复用器426选择来自主存储器102的读取数据460或来自主存储器缓冲器422的读取数据进行输出。多路复用器426的输入端耦合到主存储器102的读取数据输出端和主存储器缓冲器422的读取数据输出端。多路复用器426的控制输入端(经由提供延迟缓冲器匹配信号468的延迟电路)耦合到主存储器缓冲器422的缓冲器匹配比较器(未示出)，该缓冲器匹配比较器将存储在主存储器缓冲器422中的行的地址与当前读取访问的地址进行比较，以确定所请求的数据是否存储在主存储器缓冲器422中。如果所请求的数据存储在主存储器缓冲器422中，那么多路复用器426传递从主存储器缓冲器422提供的读取数据。如果所请求的数据没有存储在主存储器缓冲器422中，那么寻址行从主存储器102中读取并且存储在主存储器缓冲器422中，并且由主存储器102输出的读取数据由多路复用器426传递。
38.多路复用器428基于包括在主存储器缓冲器422中的缓冲器匹配比较器(未示出)的输出信号466，控制对主存储器102的读取访问和对主存储器缓冲器422的写入访问。输出信号466指示寻址行是否存储在主存储器缓冲器422中(地址＝缓冲器_地址)。如果寻址行存储在主存储器缓冲器422中，那么不执行对主存储器102的读取访问。多路复用器428的输出端耦合到主存储器102的读取使能输入端和主存储器缓冲器422的写入使能输入端。如果读取主存储器102，那么基于延迟读取使能信号470写入主存储器缓冲器。多路复用器428的控制输入端耦合到缓冲器匹配比较器(未示出)。多路复用器428的输入端耦合到逻辑门438的输出端。如果要访问的地址处的数据没有存储在主存储器缓冲器422中，那么多路复用器428传递读取使能信号。
39.多路复用器430和多路复用器432控制读取使能信号向辅助存储器104的传播。多路复用器432包括耦合到逻辑门438的输出端的输入端和耦合到逻辑门440的输出端的输入端。如果要访问的地址高于主存储器102的最高地址，那么逻辑门440传递读取使能信号。如果存储器系统400在扩展模式下操作，那么多路复用器432传递逻辑门440的输出，否则传递逻辑门438的输出。多路复用器432的控制输入端耦合到扩展控制端子116。如果被寻址的数据当前没有存储在辅助存储器缓冲器424中，那么多路复用器430将来自多路复用器432的读取使能信号传递到辅助存储器104。由多路复用器430提供的读取使能信号被延迟以产生辅助缓冲器写入使能信号480。多路复用器430的控制输入端耦合到包括在辅助存储器缓冲器424中的缓冲器地址比较器(未示出)，该缓冲器地址比较器将存储在辅助存储器缓冲器424中的数据的地址与要访问的地址进行比较，以产生控制信号472(地址＝缓冲器_地址)。
40.多路复用器434选择来自辅助存储器104的读取数据462或来自辅助存储器缓冲器424的读取数据以用于辅助读取数据476。多路复用器434的输入端耦合到辅助存储器104的读取数据输出端和辅助存储器缓冲器424的读取数据输出端。多路复用器434的控制输入端经由提供延迟缓冲器匹配信号474的延迟电路耦合到辅助存储器缓冲器424的缓冲器地址比较器(未示出)。如果所请求的数据存储在辅助存储器缓冲器424中，那么多路复用器434传递从辅助存储器缓冲器424提供的读取数据。如果所请求的数据没有存储在辅助存储器缓冲器424中，那么寻址行从辅助存储器104中读取并且存储在辅助存储器缓冲器424中，并且由辅助存储器104输出的读取数据由多路复用器434传递。
41.多路复用器434的输出端耦合到冗余数据选择器442和多路复用器436。冗余数据选择器442基于延迟地址482(例如，地址的锁存版本)选择验证从主存储器102读取的数据所需的冗余数据的位478，并且将选择的冗余数据传递到冗余检查器444。冗余检查器444耦
合到多路复用器426的输出端，并且基于从多路复用器426接收的读取数据重新计算冗余数据，以确定读取数据在存储在主存储器102中时是否已经改变。如果验证失败，那么冗余检查器444可激活错误信号，或者如果冗余数据为纠错码，那么纠正读取数据。
42.多路复用器436为输出选择器，其选择来自主存储器102或辅助存储器104中的一个的数据，以提供给存储器系统400的输出端。多路复用器436包括耦合到多路复用器426的输出端和多路复用器434的输出端的输入端。多路复用器436的输出端为存储器系统400提供读取数据输出。多路复用器436的控制输入端耦合到输出选择逻辑(未示出)，该输出选择逻辑基于控制信号464选择由多路复用器426传递的读取数据或由多路复用器434传递的读取数据用于输出。控制信号464可被定义为：扩展&&(地址》主_地址_最大值)。如果存储器系统400在扩展模式下操作，并且被访问的地址高于主存储器102的最高地址，那么多路复用器436传递从多路复用器434接收的读取数据。否则，多路复用器436传递从多路复用器426接收的读取数据。
43.图5示出当被配置成用于在冗余模式下操作时，存储器系统400中的地址和数据流。用于冗余模式操作的选择的数据和控制流动路径以实线示出。为了突出选择的数据和控制流动路径，存储器系统400中的其它信号被示出为虚线。在图5的示例中，读取数据从主存储器102和辅助存储器104中提取，而不是从主存储器缓冲器422和辅助存储器缓冲器424中提取。
44.图6示出当被配置成用于在扩展模式下操作时，存储器系统400中的地址和数据流。用于扩展模式操作的选择的数据和控制流动路径以实线示出。为了突出选择的数据和控制流动路径，存储器系统400中的其它信号被示出为虚线。在图6中，读取数据被示出为从主存储器102和辅助存储器104中提取，而不是从主存储器缓冲器422和辅助存储器缓冲器424中提取。
45.图7为用于在冗余模式或扩展模式下选择性地操作存储器系统的示例方法700的流程图。尽管为了方便起见顺序描绘，但是示出的动作中的至少一些可以不同的顺序执行和/或并行执行。此外，一些实施方式可仅执行示出的动作中的一些。方法700的操作可由存储器系统100或存储器系统400的实施方式来执行。
46.在框702中，存储器系统400确定是否选择扩展模式操作或冗余模式操作。在各种实施方式中，操作模式(扩展或冗余)可由存储器系统400的制造商或存储器系统400的用户选择。
47.如果存储器系统400在扩展模式下操作，那么当执行存储器系统访问周期时，存储器系统400在框704中确定要访问的地址是否大于主存储器102的最高地址。如果要访问的地址不大于主存储器102的最高地址，那么在框708中，存储器系统400访问(写入或读取)主存储器102。如果要访问的地址大于主存储器102的最高地址，那么在框706中，存储器系统400访问辅助存储器104。
48.如果存储器系统400在冗余模式(非扩展模式)下操作，那么存储器系统400在框710中确定所请求的访问是否为写入。如果所请求的访问为写入，那么在框712中，存储器系统400计算要写入的数据的冗余数据。
49.在框714中，存储器系统400将在框712中计算的冗余数据写入辅助存储器104，并且将用于计算冗余数据的数据写入主存储器102。
50.如果所请求的访问为读取，那么在框716中，存储器系统400从主存储器102的访问地址中检索读取数据，并且从辅助存储器104中检索对应的冗余数据。当在冗余模式下操作时，应用于辅助存储器104的地址可右移预定数量的位，用于寻址辅助存储器104。
51.在方法700的一些实施方式中，从主存储器102和/或辅助存储器104读取的数据可存储在主存储器缓冲器422和辅助存储器缓冲器424中，并且读取数据可从主存储器缓冲器422和辅助存储器缓冲器424中提供，而不是从主存储器102和辅助存储器104中提供。
52.在框718中，存储器系统400应用从主存储器102和辅助存储器104读取的数据，以检查从主存储器102读取的数据中的错误。
53.在本说明书中，术语“耦合”可涵盖使能与本说明书一致的功能关系的连接、通信或信号路径。例如，如果装置a产生信号来控制装置b以执行动作：(a)在第一示例中，装置a通过直接连接耦合到装置b；或者(b)在第二示例中，如果中间组件c不改变装置a和装置b之间的功能关系，那么装置a通过中间组件c耦合到装置b，使得装置b由装置a经由装置a产生的控制信号来控制。
[0054]“被配置成”执行任务或功能的装置可由制造商在制造时配置(例如，编程和/或硬连线)以执行功能，和/或可由用户在制造后配置(或重新配置)以执行功能和/或其它额外或替代功能。配置可通过装置的固件和/或软件编程，通过装置的硬件组件和互连件的构造和/或布局，或其组合。
[0055]
如本文所用，术语“端子”、“节点”、“互连件”、“引脚”和“引线”可互换使用。除非有相反的具体说明，否则这些术语通常用于意指装置元件、电路元件、集成电路、装置或其它电子或半导体组件之间的互连或其终端。
[0056]
本文所述的电路可重新配置，以包括额外或不同组件，以提供至少部分类似于组件更换前的可用功能的功能。
[0057]
在权利要求的范围内，可以对所描述的实施例进行修改，并且可以对其它实施例进行修改。

技术特征：
1.一种存储器系统，其包含：主存储器，其具有线宽并且包括写入数据输入端；辅助存储器，其具有所述线宽并且包括写入数据输入端；冗余电路，其包括：耦合到所述主存储器的所述写入数据输入端的输入端；和输出端；扩展控制端子；和多路复用器，其包括：第一输入端，其耦合到所述主存储器的所述写入数据输入端；第二输入端，其耦合到所述冗余电路的所述输出端；控制输入端，其耦合到所述扩展控制端子；和输出端，其耦合到所述辅助存储器的所述写入数据输入端。2.根据权利要求1所述的存储器系统，其中：所述主存储器包括地址输入端；所述辅助存储器包括地址输入端；所述多路复用器为第一多路复用器；和所述存储器系统包括：移位电路，其包括：耦合到所述主存储器的所述地址输入端的输入端；和输出端；和第二多路复用器，其包括：第一输入端，其耦合到所述主存储器的所述地址输入端；第二输入端，其耦合到所述移位电路的所述输出端；控制输入端，其耦合到所述扩展控制端子；和输出端，其耦合到所述辅助存储器的所述地址输入端。3.根据权利要求2所述的存储器系统，其中：所述主存储器包括屏蔽输入端；所述辅助存储器包括屏蔽输入端；和所述存储器系统包括：第三多路复用器，其具有：第一输入端，其耦合到所述主存储器的所述屏蔽输入端；第二输入端，其耦合到所述主存储器的所述地址输入端；控制输入端，其耦合到所述扩展控制端子；和输出端，其耦合到所述辅助存储器的所述屏蔽输入端。4.根据权利要求2所述的存储器系统，其中：所述辅助存储器包括读取使能输入端；和所述存储器系统包括：地址比较器，其具有：耦合到所述主存储器的所述地址输入端的输入端；和
输出端；第一逻辑门，其包括：耦合到所述地址比较器的所述输出端的输入端；和输出端；第二逻辑门，其包括：耦合到所述地址比较器的所述输出端的输入端；和输出端；和第二多路复用器，其具有：第一输入端，其耦合到所述第一逻辑门的所述输出端；第二输入端，其耦合到所述第二逻辑门的所述输出端；控制输入端，其耦合到所述扩展控制端子；和输出端，其耦合到所述读取使能输入端。5.根据权利要求2所述的存储器系统，其中：所述主存储器包括写入使能输入端；所述辅助存储器包括写入使能输入端；所述多路复用器为第一多路复用器；所述存储器系统包括：地址比较器，其具有：耦合到所述主存储器的所述地址输入端的输入端；和输出端；和第二多路复用器，其包括：第一输入端，其耦合到所述主存储器的所述写入使能输入端；第二输入端，其耦合到所述地址比较器的所述输出端；控制输入端，其耦合到扩展控制端子；和输出端，其耦合到所述辅助存储器的所述写入使能输入端。6.根据权利要求1所述的存储器系统，其中：所述辅助存储器包括读取数据输出端；所述多路复用器为第一多路复用器；和所述存储器系统包括：读取数据输出端；存储器缓冲器，其包括：耦合到所述辅助存储器的所述读取数据输出端的输入端；和输出端；和第二多路复用器，其包括：第一输入端，其耦合到所述存储器缓冲器的所述输出端；第二输入端，其耦合到所述辅助存储器的所述读取数据输出端；和输出端，其耦合到所述存储器系统的所述读取数据输出端。7.根据权利要求6所述的存储器系统，其中：所述主存储器包括读取数据输出端；和
所述存储器系统包括：第三多路复用器，其具有：第一输入端，其耦合到所述存储器缓冲器的所述输出端；第二输入端，其耦合到所述主存储器的所述读取数据输出端；和输出端，其耦合到所述存储器系统的所述读取数据输出端。8.根据权利要求7所述的存储器系统，其中：所述存储器缓冲器为第一存储器缓冲器；和所述存储器系统包括：第二存储器缓冲器，其包括：耦合到所述主存储器的所述读取数据输出端的输入端；和耦合到所述第三多路复用器的所述第二输入端的输出端。9.一种存储器系统，其包含：主存储器，其被配置成存储应用数据；和辅助存储器，其被配置成：响应于冗余模式的选择存储冗余数据；和响应于扩展模式的选择存储应用数据。10.根据权利要求9所述的存储器系统，其中所述辅助存储器的线宽等于所述主存储器的线宽。11.根据权利要求9所述的存储器系统，其进一步包含：数据选择器，其耦合到所述辅助存储器并且被配置成：响应于所述冗余模式的选择将所述冗余数据路由到所述辅助存储器；和响应于所述扩展模式的选择将所述应用数据路由到所述辅助存储器。12.根据权利要求9所述的存储器系统，其进一步包含：移位电路，其被配置成将地址移位预定数量的位以产生移位地址；和地址选择器，其耦合到所述辅助存储器并且被配置成：响应于所述冗余模式的选择将所述移位地址路由到所述辅助存储器；和响应于所述扩展模式的选择将所述地址路由到所述辅助存储器。13.根据权利要求12所述的存储器系统，其进一步包含：屏蔽选择器，其耦合到所述辅助存储器并且被配置成：响应于所述冗余模式的选择将第一屏蔽值路由到所述辅助存储器；和响应于所述扩展模式的选择将第二屏蔽值路由到所述辅助存储器。14.根据权利要求9所述的存储器系统，其进一步包含：写入使能选择器，其耦合到所述辅助存储器并且被配置成：响应于所述冗余模式的选择和地址不大于预定值将写入使能信号路由到所述辅助存储器；和响应于所述冗余模式的选择和所述地址大于所述预定值将所述写入使能信号路由到所述辅助存储器。15.根据权利要求9所述的存储器系统，其进一步包含：输出选择器，其耦合到所述主存储器和所述辅助存储器并且被配置成：
响应于地址不大于预定值将从所述主存储器读取的数据路由到所述存储器系统的输出端；和响应于所述扩展模式的选择和所述地址大于所述预定值将从所述辅助存储器读取的数据路由到所述存储器系统的所述输出端。16.根据权利要求9所述的存储器系统，其进一步包含：存储器缓冲器，其耦合到所述辅助存储器并且被配置成存储从所述辅助存储器读取的一行数据。17.一种方法，其包含：基于地址值不大于预定值将应用数据值写入主存储器；基于所述地址值不大于所述预定值和冗余模式的选择，结合将所述应用数据值写入所述主存储器，将冗余值写入辅助存储器；和基于所述地址值大于所述预定值和扩展模式的选择将所述应用数据值写入所述辅助存储器。18.根据权利要求17所述的方法，其进一步包含：响应于所述冗余模式的选择将提供给所述辅助存储器的所述地址值移位预定数量的位；和响应于所述扩展模式的选择将未移位的所述地址值提供给所述辅助存储器。19.根据权利要求17所述的方法，其进一步包含：将从所述辅助存储器读取的值存储在存储器缓冲器中；基于所述值存储在所述存储器缓冲器中将来自所述存储器缓冲器的所述值提供给存储器系统的输出端；和基于所述值没有存储在所述存储器缓冲器中将来自所述辅助存储器的所述值提供给所述存储器系统的所述输出端。20.根据权利要求19所述的方法，其进一步包含：基于地址值不大于预定值将从所述主存储器读取的值提供给所述存储器系统的输出端；和基于所述地址值大于所述预定值和所述扩展模式的选择将从所述辅助存储器读取的值提供给所述存储器系统的所述输出端。

技术总结
本申请公开了具有扩展模式的存储器。一种存储器系统(400)包括主存储器(102)、辅助存储器(104)、冗余电路(110)、扩展控制端子(116)和多路复用器(106)。主存储器(102)具有线宽并且包括写入数据输入端。辅助存储器(104)具有与主存储器(102)相同的线宽并且包括写入数据输入端。冗余电路(110)包括输入端和输出端。输入端耦合到主存储器(102)的写入数据输入端。多路复用器(106)包括第一输入端、第二输入端、控制输入端和输出端。第一输入端耦合到主存储器(102)的写入数据输入端。第二输入端耦合到冗余电路的输出端。控制输入端耦合到扩展控制端子(116)。多路复用器(106)的输出端耦合到辅助存储器(104)的写入数据输入端。存储器(104)的写入数据输入端。存储器(104)的写入数据输入端。


技术研发人员：S
受保护的技术使用者：德克萨斯仪器股份有限公司
技术研发日：2023.01.31
技术公布日：2023/8/5