一种时钟电路的制作方法

1.本发明属于集成电路设计领域，特别是涉及一种时钟电路。


背景技术：

2.时钟电路模块是数字ic中的重要功能单元，在综合的过程中，现有时钟电路模块需要把所有的时钟做约束，然后后端人员根据约束条件，把同一时钟域的所有时钟的偏移(skew)控制在允许范围内，以满足所有逻辑的建立时间和保持时间。
3.由于现有需要对所有时钟做约束，如果芯片的模块较多，时钟电路模块就需要提供对应的时钟，相应的约束命令也会随之增加，综合过程出错的几率和工作量就会增加。此外，后端人员需要花费大量时间来做时钟树，因为时钟结构设计复杂之后，相关时钟及其产生的信号在交互之后都需要做平衡，时钟树就会做的极其庞杂低效。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时钟电路，用于解决现有时钟电路存在时钟约束命令过多及时钟树庞杂低效的问题。
5.为实现上述目的及其他相关目的，本发明提供一种时钟电路，所述时钟电路包括：时钟源选择模块、系统时钟产生模块、外设时钟产生模块及跨时钟域同步模块；其中，
6.所述时钟源选择模块用于根据最终选择控制信号从低频外部时钟、低频晶振时钟、高频外部时钟和高频晶振时钟中选出一时钟作为源时钟输出；
7.所述系统时钟产生模块连接所述时钟源选择模块的输出端，用于对所述源时钟进行分频并产生系统时钟；
8.所述外设时钟产生模块连接所述系统时钟产生模块的输出端，用于根据所述系统时钟产生外设时钟；
9.所述跨时钟域同步模块连接于所述系统时钟产生模块和所述时钟源选择模块之间，用于根据初始选择控制信号产生所述最终选择控制信号并进行跨时钟域传输。
10.可选地，所述时钟源选择模块包括：第一与门、第二与门、第三与门、第四与门、第五与门及第六与门；其中，
11.所述第一与门的第一输入端接入所述低频外部时钟，第二输入端接入第一最终选择控制信号，输出端连接所述第二与门的输出端；
12.所述第二与门的第一输入端接入所述低频晶振时钟，第二输入端接入第二最终选择控制信号；
13.所述第三与门的第一输入端接入所述高频外部时钟，第二输入端接入第三最终选择控制信号，输出端连接所述第四与门的输出端；
14.所述第四与门的第一输入端接入所述高频晶振时钟，第二输入端接入第四最终选择控制信号；
15.所述第五与门的第一输入端连接所述第一与门和所述第二与门的输出端，第二输
入端接入第五最终选择控制信号，输出端连接所述第六与门的输出端并产生所述源时钟；
16.所述第六与门的第一输入端连接所述第三与门和所述第四与门的输出端，第二输入端接入第六最终选择控制信号。
17.可选地，所述跨时钟域同步模块包括：低频控制单元、高频控制单元及输出控制单元，均连接所述时钟源选择模块的输出端；其中，
18.所述低频控制单元用于对低频初始选择控制信号进行逻辑运算处理产生第一最终选择控制信号和第二最终选择控制信号，并进行跨时钟域传输；
19.所述高频控制单元用于对高频初始选择控制信号进行逻辑运算处理产生第三最终选择控制信号和第四最终选择控制信号，并进行跨时钟域传输；
20.所述输出控制单元用于对高/低频初始选择控制信号进行逻辑运算处理产生第五最终选择控制信号和第六最终选择控制信号，并进行跨时钟域传输。
21.可选地，所述低频控制单元包括：低频控制信号产生部分、第一低频跨时钟域同步部分及第二低频跨时钟域同步部分；其中，
22.所述低频控制信号产生部分包括：第一d触发器、第七与门、第八与门及第一反相器；所述第一d触发器的时钟端接入所述系统时钟，数据端接入低频初始选择控制信号，输出同相端连接所述第七与门的第一输入端及第一反相器的输入端；所述第七与门的第二输入端接入所述第一最终选择控制信号的反相信号，输出端产生待同步第二最终选择控制信号；所述第一反相器的输出端连接所述第八与门的第一输入端；所述第八与门的第二输入端接入所述第二最终选择控制信号的反相信号，输出端产生待同步第一最终选择控制信号；
23.所述第一低频跨时钟域同步部分包括：至少两个第二d触发器；任一所述第二d触发器的时钟端均接入所述低频外部时钟，第一个所述第二d触发器的数据端接入待同步第一最终选择控制信号，前一级所述第二d触发器的输出同相端连接后一级所述第二d触发器的数据端，最后一个所述第二d触发器的输出同相端产生所述第一最终选择控制信号；
24.所述第二低频跨时钟域同步部分包括：至少两个第三d触发器；任一所述第三d触发器的时钟端均接入所述低频晶振时钟，第一个所述第三d触发器的数据端接入待同步第二最终选择控制信号，前一级所述第三d触发器的输出同相端连接后一级所述第三d触发器的数据端，最后一个所述第三d触发器的输出同相端产生所述第二最终选择控制信号。
25.可选地，所述高频控制单元包括：高频控制信号产生部分、第一高频跨时钟域同步部分及第二高频跨时钟域同步部分；其中，
26.所述高频控制信号产生部分包括：第四d触发器、第九与门、第十与门及第二反相器；所述第四d触发器的时钟端接入所述系统时钟，数据端接入高频初始选择控制信号，输出同相端连接所述第九与门的第一输入端及第二反相器的输入端；所述第九与门的第二输入端接入所述第三最终选择控制信号的反相信号，输出端产生待同步第四最终选择控制信号；所述第二反相器的输出端连接所述第十与门的第一输入端；所述第十与门的第二输入端接入所述第四最终选择控制信号的反相信号，输出端产生待同步第三最终选择控制信号；
27.所述第一高频跨时钟域同步部分包括：至少两个第五d触发器；任一所述第五d触发器的时钟端均接入所述高频外部时钟，第一个所述第五d触发器的数据端接入待同步第
三最终选择控制信号，前一级所述第五d触发器的输出同相端连接后一级所述第五d触发器的数据端，最后一个所述第五d触发器的输出同相端产生所述第三最终选择控制信号；
28.所述第二高频跨时钟域同步部分包括：至少两个第六d触发器；任一所述第六d触发器的时钟端均接入所述高频晶振时钟，第一个所述第六d触发器的数据端接入待同步第四最终选择控制信号，前一级所述第六d触发器的输出同相端连接后一级所述第六d触发器的数据端，最后一个所述第六d触发器的输出同相端产生所述第四最终选择控制信号。
29.可选地，所述输出控制单元包括：高/低频控制信号产生部分、第一高/低频跨时钟域同步部分及第二高/低频跨时钟域同步部分；其中，
30.所述高/低频控制信号产生部分包括：第七d触发器、第十一与门、第十二与门及第三反相器；所述第七d触发器的时钟端接入所述系统时钟，数据端接入高/低频初始选择控制信号，输出同相端连接所述第十一与门的第一输入端及第三反相器的输入端；所述第十一与门的第二输入端接入所述第五最终选择控制信号的反相信号，输出端产生待同步第六最终选择控制信号；所述第三反相器的输出端连接所述第十二与门的第一输入端；所述第十二与门的第二输入端接入所述第六最终选择控制信号的反相信号，输出端产生待同步第五最终选择控制信号；
31.所述第一高/低频跨时钟域同步部分包括：至少两个第八d触发器；任一所述第八d触发器的时钟端均接入所述低频外部时钟或所述低频晶振时钟，第一个所述第八d触发器的数据端接入待同步第五最终选择控制信号，前一级所述第八d触发器的输出同相端连接后一级所述第八d触发器的数据端，最后一个所述第八d触发器的输出同相端产生所述第五最终选择控制信号；
32.所述第二高/低频跨时钟域同步部分包括：至少两个第九d触发器；任一所述第九d触发器的时钟端均接入所述高频外部时钟或所述高频晶振时钟，第一个所述第九d触发器的数据端接入待同步第六最终选择控制信号，前一级所述第九d触发器的输出同相端连接后一级所述第九d触发器的数据端，最后一个所述第九d触发器的输出同相端产生所述第六最终选择控制信号。
33.可选地，跨时钟同步部分的多个d触发器中，至少一个d触发器的时钟端与其接入的时钟之间具有第四反相器。
34.可选地，跨时钟同步部分的多个d触发器中，所述第四反相器从第二个d触发器开始间隔设置。
35.可选地，所述系统时钟产生模块包括：系统使能产生单元、四路选择器、第十三与门、第十d触发器及二路选择器；其中，
36.所述系统使能产生单元用于对所述源时钟进行上升沿计数并对应产生二分频使能信号、四分频使能信号、八分频使能信号及十六分频使能信号；
37.所述四路选择器的控制端接入第一时钟选择信号，四个输入端对应接入四个分频使能信号，输出端连接所述第十三与门的第一输入端；
38.所述第十三与门的第二输入端接入所述源时钟，输出端连接所述第十d触发器的时钟端；
39.所述第十d触发器的数据端连接其输出反相端，输出同相端连接所述二路选择器的第一输入端；
40.所述二路选择器的控制端接入第二时钟选择信号，第二输入端接入所述源时钟，输出端产生所述系统时钟。
41.可选地，所述外设时钟产生模块的数量大于等于1个；其中，所述外设时钟产生模块用于对所述系统时钟进行分频并产生所述外设时钟，和/或，所述外设时钟产生模块用于根据外设使能信号对所述系统时钟进行输出控制并产生所述外设时钟。
42.可选地，在所述外设时钟产生模块用于对所述系统时钟进行分频并产生所述外设时钟时，所述外设时钟产生模块包括：外设使能产生单元、五路选择器、第十四与门及门控单元；其中，
43.所述外设使能产生单元用于对所述系统时钟进行上升沿计数并对应产生一分频使能信号、二分频使能信号、三分频使能信号、四分频使能信号及五分频使能信号；
44.所述五路选择器的控制端接入外设时钟选择信号，五个输入端对应接入五个分频使能信号，输出端连接所述第十四与门的第一输入端；
45.所述第十四与门的第二输入端接入外设使能信号，输出端连接所述门控单元的控制端；
46.所述门控单元的输入端接入所述系统时钟，输出端产生所述外设时钟。
47.可选地，在所述外设时钟产生模块用于根据外设使能信号对所述系统时钟进行输出控制并产生所述外设时钟时，所述外设时钟产生模块采用门控单元实现，其中，所述门控单元的控制端接入所述外设使能信号，输入端接入所述系统时钟，输出端产生所述外设时钟。
48.如上所述，本发明的一种时钟电路，通过时钟源选择模块、系统时钟分频模块、外设时钟产生模块及跨时钟域同步模块的设计，在综合及布局布线的过程中将系统时钟和源时钟认为是异步的，同时将时钟树从系统时钟开始新的计算；通过将时钟树做成两段长度，可以将时钟树快速做短，而且还避免了系统时钟和源时钟之间互相检查的点过多导致时钟树进行不必要的垫长。本发明所述时钟电路综合过程更为简单，所需的时钟约束命令大为减少，综合时序同频率下更易于收敛，工程应用中，rtl(逻辑级)综合的时间平均节省了10分钟以上；在0.11μm工艺下，后端布局布线过程中，时钟树长度由32ns减少至9ns，时钟最大倾斜(skew)由原来的13ns减小到0.6ns，布局布线之后的密度由原来的85％降到72％。
附图说明
49.图1显示为本发明所述时钟电路的电路示意图。
50.图2显示为本发明所述时钟电路中系统使能产生单元产生的分频使能信号的波形图。
51.图3显示为本发明所述时钟电路中外设使能产生单元产生的分频使能信号的波形图。
52.元件标号说明
53.10
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时钟源选择模块
54.20
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系统时钟产生模块
55.21
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系统使能产生单元
56.30
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外设时钟产生模块
57.31外设使能产生单元
58.32门控单元
59.40跨时钟域同步模块
60.41低频控制单元
61.411低频控制信号产生部分
62.412第一低频跨时钟域同步部分
63.413第二低频跨时钟域同步部分
64.42高频控制单元
65.421高频控制信号产生部分
66.422第一高频跨时钟域同步部分
67.423第二高频跨时钟域同步部分
68.43输出控制单元
69.431高/低频控制信号产生部分
70.432第一高/低频跨时钟域同步部分
71.433第二高/低频跨时钟域同步部分
具体实施方式
72.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
73.请参阅图1至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
74.如图1所示，本实施例提供一种时钟电路，所述时钟电路包括：时钟源选择模块10、系统时钟产生模块20、外设时钟产生模块30及跨时钟域同步模块40。
75.所述时钟源选择模块10用于根据最终选择控制信号从低频外部时钟clk_lrcy、低频晶振时钟clk_lrc、高频外部时钟clk_hrcy和高频晶振时钟clk_hrc中选出一时钟作为源时钟iclk输出。
76.具体的，所述时钟源选择模块10包括：第一与门and1、第二与门and2、第三与门and3、第四与门and4、第五与门and5及第六与门and6；其中，所述第一与门and1的第一输入端接入所述低频外部时钟clk_lrcy，第二输入端接入第一最终选择控制信号sel_syn_lrcy，输出端连接所述第二与门and2的输出端；所述第二与门and2的第一输入端接入所述低频晶振时钟clk_lrc，第二输入端接入第二最终选择控制信号sel_syn_lrc；所述第三与门and3的第一输入端接入所述高频外部时钟clk_hrcy，第二输入端接入第三最终选择控制信号sle_syn_hrcy，输出端连接所述第四与门and4的输出端；所述第四与门and4的第一输入端接入所述高频晶振时钟clk_hrc，第二输入端接入第四最终选择控制信号sel_syn_hrc；所述第五与门and5的第一输入端连接所述第一与门and1和所述第二与门and2的输出
端，第二输入端接入第五最终选择控制信号sel_syn_l，输出端连接所述第六与门and6的输出端并产生所述源时钟iclk；所述第六与门and6的第一输入端连接所述第三与门and3和所述第四与门and4的输出端，第二输入端接入第六最终选择控制信号sel_syn_h。
77.本实施例中，所述第一最终选择控制信号sel_syn_lrcy和所述第二最终选择控制信号sel_syn_lrc不同时为“1”，所述第三最终选择控制信号sle_syn_hrcy和所述第四最终选择控制信号sel_syn_hrc不同时为“1”，所述第五最终选择控制信号sel_syn_l和所述第六最终选择控制信号sel_syn_h不同时为“1”，从而实现从所述低频外部时钟clk_lrcy、所述低频晶振时钟clk_lrc、所述高频外部时钟clk_hrcy和所述高频晶振时钟clk_hrc中选出一时钟作为所述源时钟iclk。
78.所述系统时钟产生模块20连接所述时钟源选择模块10的输出端，用于对所述源时钟iclk进行分频并产生系统时钟sys_clk。
79.具体的，所述系统时钟产生模块20包括：系统使能产生单元21、四路选择器mux4、第十三与门and13、第十d触发器dff10及二路选择器mux2；所述系统使能产生单元21用于对所述源时钟iclk进行上升沿计数并对应产生二分频使能信号clk_div2_en、四分频使能信号clk_div4_en、八分频使能信号clk_div8_en及十六分频使能信号clk_div16_en；所述四路选择器mux4的控制端接入第一时钟选择信号sel_c，四个输入端连接所述系统使能产生单元21的输出端以对应接入四个分频使能信号，输出端连接所述第十三与门and13的第一输入端；所述第十三与门and13的第二输入端接入所述源时钟iclk，输出端连接所述第十d触发器dff10的时钟端；所述第十d触发器dff10的数据端连接其输出反相端，输出同相端连接所述二路选择器mux2的第一输入端；所述二路选择器mux2的控制端接入第二时钟选择信号bypass，第二输入端接入所述源时钟iclk，输出端产生所述系统时钟sys_clk；其中，所述二分频使能信号clk_div2_en、所述四分频使能信号clk_div4_en、所述八分频使能信号clk_div8_en及所述十六分频使能信号clk_div16_en的具体波形如图2所示。
80.本实施例中，在所述第一时钟选择信号sel_c有效时，所述第二时钟选择信号bypass控制所述二路选择器mux2的第一输入端的输入时钟作为系统时钟sys_clk输出，其中，所述四路选择器mux4在所述第一时钟选择信号sel_c的控制下选择一分频使能信号输出，并通过所述第十三与门and13对输出的分频使能信号en1和所述源时钟iclk进行逻辑与运算，最后再经过所述第十d触发器dff10产生一分频时钟作为所述系统时钟sys_clk输出，相当于所述源时钟的二分频、四分频、八分频或十六分频作为所述系统时钟sys_clk；而在所述第一时钟选择信号sel_c无效时，所述第二时钟选择信号bypass控制所述二路选择器mux2的第二输入端的输入时钟作为系统时钟sys_clk输出，也即，所述源时钟iclk作为所述系统时钟sys_clk输出，相当于所述源时钟iclk的一分频作为所述系统时钟sys_clk。实际应用中，在所述第一时钟选择信号sel_c有效时，可根据具体需求来设计所述第一时钟选择信号sel_c的有效控制位，从而选择对应分频使能信号输出。
81.所述外设时钟产生模块30连接所述系统时钟产生模块20的输出端，用于根据所述系统时钟sys_clk产生外设时钟。
82.具体的，所述外设时钟产生模块30的数量大于等于1个；其中，所述外设时钟产生模块30用于对所述系统时钟sys_clk进行分频并产生所述外设时钟，和/或，所述外设时钟产生模块30用于根据外设使能信号对所述系统时钟sys_clk进行输出控制并产生所述外设
时钟。
83.实际应用中，所述外设时钟产生模块30的数量可根据具体需求来设定，本实施例对此不做限定。所述外设时钟产生模块30可以通过对所述系统时钟sys_clk进行分频来产生所述外设时钟，也可以根据外设使能信号对所述系统时钟sys_clk进行输出控制来产生所述外设时钟，更可以二者同时存在，这取决于外设类型，如若外设为异步收发传输器(uart)、计时器(timer)或模数转换器(adc)，那么所述外设时钟产生模块30则需通过对所述系统时钟sys_clk进行分频来产生所述外设时钟，若外设为cpu，那么所述外设时钟产生模块30则需根据外设使能信号对所述系统时钟sys_clk进行输出控制来产生所述外设时钟。
84.更具体的，在所述外设时钟产生模块30用于对所述系统时钟sys_clk进行分频并产生所述外设时钟时，所述外设时钟产生模块30包括：外设使能产生单元31、五路选择器mux5、第十四与门and14及门控单元32；其中，所述外设使能产生单元31用于对所述系统时钟sys_clk进行上升沿计数并对应产生一分频使能信号sys_div1_en、二分频使能信号sys_div2_en、三分频使能信号sys_div3_en、四分频使能信号sys_div4_en及五分频使能信号sys_div5_en；所述五路选择器mux5的控制端接入外设时钟选择信号，如urat_sel、timer_sel或adc_sel，五个输入端连接所述外设使能产生单元21的输出端以对应接入五个分频使能信号，输出端连接所述第十四与门and14的第一输入端；所述第十四与门and14的第二输入端接入外设使能信号，如uart_en、timer_en或adc_en，输出端连接所述门控单元(ckg)32的控制端；所述门控单元32的输入端接入所述系统时钟sys_clk，输出端产生所述外设时钟，如uart_clk、timer_clk或adc_clk；其中，所述一分频使能信号sys_div1_en、所述二分频使能信号sys_div2_en、所述三分频使能信号sys_div3_en、所述四分频使能信号sys_div4_en及所述五分频使能信号sys_div5_en的具体波形如图3所示。本实施例中，所述五路选择器mux5在所述外设时钟选择信号的控制下选择一分频使能信号输出，并通过所述第十四与门and14对输出的分频使能信号和外设使能信号进行逻辑与运算并得到使能控制信号en2，以控制所述门控单元32的导通或关断，从而实现对所述系统时钟sys_clk的一分频、二分频、三分频、四分频或五分频。实际应用中，可根据具体需求来设计所述外设时钟选择信号的有效控制位，从而选择对应分频使能信号输出。
85.而在所述外设时钟产生模块30用于根据外设使能信号对所述系统时钟sys_clk进行输出控制并产生所述外设时钟时，所述外设时钟产生模块30采用门控单元32实现，其中，所述门控单元32的控制端接入所述外设使能信号，如cpu_en，输入端接入所述系统时钟sys_clk，输出端产生所述外设时钟，如cpu_clk。本实施例中，所述门控单元32在所述外设使能信号的控制下进行导通或关断，从而对所述系统时钟sys_clk进行输出控制以产生所述外设时钟。
86.所述跨时钟域同步模块40连接于所述系统时钟产生模块20和所述时钟源选择模块10之间，用于根据初始选择控制信号产生所述最终选择控制信号并进行跨时钟域传输。
87.具体的，所述跨时钟域同步模块40包括：低频控制单元41、高频控制单元42及输出控制单元43，均连接所述时钟源选择模块20的输出端。
88.所述低频控制单元41用于对低频初始选择控制信号lin进行逻辑运算处理产生第一最终选择控制信号sel_syn_lrcy和第二最终选择控制信号sel_syn_lrc，并进行跨时钟
域传输。
89.更具体的，所述低频控制单元41包括：低频控制信号产生部分411、第一低频跨时钟域同步部分412及第二低频跨时钟域同步部分413；其中，
90.所述低频控制信号产生部分411包括：第一d触发器dff1、第七与门and7、第八与门and8及第一反相器inv1；所述第一d触发器dff1的时钟端接入所述系统时钟sys_clk，数据端接入低频初始选择控制信号lin，输出同相端连接所述第七与门and7的第一输入端及第一反相器inv1的输入端；所述第七与门and7的第二输入端接入所述第一最终选择控制信号sel_syn_lrcy的反相信号，输出端产生待同步第二最终选择控制信号；所述第一反相器inv1的输出端连接所述第八与门and8的第一输入端；所述第八与门and8的第二输入端接入所述第二最终选择控制信号sel_syn_lrc的反相信号，输出端产生待同步第一最终选择控制信号；
91.所述第一低频跨时钟域同步部分412包括：至少两个第二d触发器dff2；任一所述第二d触发器dff2的时钟端均接入所述低频外部时钟clk_lrcy，第一个所述第二d触发器dff2的数据端接入待同步第一最终选择控制信号，前一级所述第二d触发器dff2的输出同相端连接后一级所述第二d触发器dff2的数据端，最后一个所述第二d触发器dff2的输出同相端产生所述第一最终选择控制信号sel_syn_lrcy；
92.所述第二低频跨时钟域同步部分413包括：至少两个第三d触发器dff3；任一所述第三d触发器dff3的时钟端均接入所述低频晶振时钟clk_lrc，第一个所述第三d触发器dff3的数据端接入待同步第二最终选择控制信号，前一级所述第三d触发器dff3的输出同相端连接后一级所述第三d触发器dff3的数据端，最后一个所述第三d触发器dff3的输出同相端产生所述第二最终选择控制信号sel_syn_lrc。
93.进一步的，对于所述第一低频跨时钟域同步部分412，其多个第二d触发器dff2中，至少一个第二d触发器dff2的时钟端与其接入的低频外部时钟clk_lrcy之间具有第四反相器。更进一步的，多个d触发器中，所述第四反相器从第二个d触发器开始间隔设置，也即，奇数个d触发器的时钟端接入低频外部时钟clk_lrcy，偶数个d触发器的时钟端接入低频外部时钟clk_lrcy的反相信号，以此提高同步速度。和/或，对于所述第二低频跨时钟域同步部分413，其多个第三d触发器dff3中，至少一个第三d触发器dff3的时钟端与其接入的低频晶振时钟clk_lrc之间具有第四反相器。更进一步的，多个d触发器中，所述第四反相器从第二个d触发器开始间隔设置，也即，奇数个d触发器的时钟端接入低频晶振时钟clk_lrc，偶数个d触发器的时钟端接入低频晶振时钟clk_lrc的反相信号，以此提高同步速度。
94.本实施例中，设定所述低频初始选择控制信号lin为“0”时选中所述低频外部时钟clk_lrcy，所述低频初始选择控制信号lin为“1”时选中所述低频晶振时钟clk_lrc；在所述低频初始选择控制信号lin为“0”时，所述第一d触发器dff1的输出为“0”，经过所述第一反相器inv1后为“1”，此时所述第七与门and7的输出为“0”，经过所述第二低频跨时钟域同步部分413后输出的所述第二最终选择控制信号sel_syn_lrc为“0”，此时，所述第八与门and8的输出为“1”，经过所述第一低频跨时钟域同步部分412后输出的所述第一最终选择控制信号sel_syn_lrcy为“1”，从而使所述时钟源选择模块10选中并输出所述低频外部时钟clk_lrcy；在所述低频初始选择控制信号lin为“1”时，所述第一d触发器dff1的输出为“1”，经过所述第一反相器inv1后为“0”，此时所述第八与门and8的输出为“0”，经过所述第一低频跨
时钟域同步部分412后输出的所述第一最终选择控制信号sel_syn_lrcy为“0”，此时所述第七与门and7的输出为“1”，经过所述第二低频跨时钟域同步部分413后输出的所述第二最终选择控制信号sel_syn_lrc为“1”，从而使所述时钟源选择模块10选中并输出所述低频晶振时钟clk_lrc。
95.所述高频控制单元42用于对高频初始选择控制信号hin进行逻辑运算处理产生第三最终选择控制信号sle_syn_hrcy和第四最终选择控制信号sel_syn_hrc，并进行跨时钟域传输。
96.所述高频控制单元42包括：高频控制信号产生部分421、第一高频跨时钟域同步部分422及第二高频跨时钟域同步部分423；其中，
97.所述高频控制信号产生部分421包括：第四d触发器dff4、第九与门and9、第十与门and10及第二反相器inv2；所述第四d触发器dff4的时钟端接入所述系统时钟sys_clk，数据端接入高频初始选择控制信号hin，输出同相端连接所述第九与门and9的第一输入端及第二反相器inv2的输入端；所述第九与门and9的第二输入端接入所述第三最终选择控制信号sel_syn_hrcy的反相信号，输出端产生待同步第四最终选择控制信号；所述第二反相器inv2的输出端连接所述第十与门and10的第一输入端；所述第十与门and10的第二输入端接入所述第四最终选择控制信号sel_syn_hrc的反相信号，输出端产生待同步第三最终选择控制信号；
98.所述第一高频跨时钟域同步部分422包括：至少两个第五d触发器dff5；任一所述第五d触发器dff5的时钟端均接入所述高频外部时钟clk_hrcy，第一个所述第五d触发器dff5的数据端接入待同步第三最终选择控制信号，前一级所述第五d触发器dff5的输出同相端连接后一级所述第五d触发器dff5的数据端，最后一个所述第五d触发器dff5的输出同相端产生所述第三最终选择控制信号sel_syn_hrcy；
99.所述第二高频跨时钟域同步部分423包括：至少两个第六d触发器dff6；任一所述第六d触发器dff6的时钟端均接入所述高频晶振时钟clk_hrc，第一个所述第六d触发器dff6的数据端接入待同步第四最终选择控制信号，前一级所述第六d触发器dff6的输出同相端连接后一级所述第六d触发器dff6的数据端，最后一个所述第六d触发器dff6的输出同相端产生所述第四最终选择控制信号sel_syn_hrc。
100.进一步的，对于所述第一高频跨时钟域同步部分422，其多个第五d触发器dff5中，至少一个第五d触发器dff5的时钟端与其接入的高频外部时钟clk_hrcy之间具有第四反相器。更进一步的，多个d触发器中，所述第四反相器从第二个d触发器开始间隔设置，也即，奇数个d触发器的时钟端接入高频外部时钟clk_hrcy，偶数个d触发器的时钟端接入高频外部时钟clk_hrcy的反相信号，以此提高同步速度。和/或，对于所述第二高频跨时钟域同步部分423，其多个第六d触发器dff6中，至少一个第六d触发器dff6的时钟端与其接入的高频晶振时钟clk_hrc之间具有第四反相器。更进一步的，多个d触发器中，所述第四反相器从第二个d触发器开始间隔设置，也即，奇数个d触发器的时钟端接入高频晶振时钟clk_hrc，偶数个d触发器的时钟端接入高频晶振时钟clk_hrc的反相信号，以此提高同步速度。
101.本实施例中，设定所述高频初始选择控制信号hin为“0”时选中所述高频外部时钟clk_hrcy，所述高频初始选择控制信号hin为“1”时选中所述高频晶振时钟clk_hrc；在所述高频初始选择控制信号hin为“0”时，所述第四d触发器dff4的输出为“0”，经过所述第二反
相器inv2后为“1”，此时所述第九与门and9的输出为“0”，经过所述第二高频跨时钟域同步部分423后输出的所述第四最终选择控制信号sel_syn_hrc为“0”，此时，所述第十与门and10的输出为“1”，经过所述第一高频跨时钟域同步部分422后输出的所述第三最终选择控制信号sel_syn_hrcy为“1”，从而使所述时钟源选择模块10选中并输出所述高频外部时钟clk_hrcy；在所述高频初始选择控制信号hin为“1”时，所述第四d触发器dff4的输出为“1”，经过所述第二反相器inv2后为“0”，此时所述第十与门and10的输出为“0”，经过所述第一高频跨时钟域同步部分422后输出的所述第三最终选择控制信号sel_syn_hrcy为“0”，此时所述第九与门and9的输出为“1”，经过所述第二高频跨时钟域同步部分423后输出的所述第四最终选择控制信号sel_syn_hrc为“1”，从而使所述时钟源选择模块10选中并输出所述高频晶振时钟clk_hrc。
102.所述输出控制单元43用于对高/低频初始选择控制信号h/lin进行逻辑运算处理产生第五最终选择控制信号sel_syn_l和第六最终选择控制信号sel_syn_h，并进行跨时钟域传输。
103.所述输出控制单元43包括：高/低频控制信号产生部分431、第一高/低频跨时钟域同步部分432及第二高/低频跨时钟域同步部分433；其中，
104.所述高/低频控制信号产生部分431包括：第七d触发器dff7、第十一与门and11、第十二与门and12及第三反相器inv3；所述第七d触发器dff7的时钟端接入所述系统时钟sys_clk，数据端接入高/低频初始选择控制信号h/lin，输出同相端连接所述第十一与门and11的第一输入端及第三反相器inv3的输入端；所述第十一与门and11的第二输入端接入所述第五最终选择控制信号sel_syn_l的反相信号，输出端产生待同步第六最终选择控制信号；所述第三反相器inv3的输出端连接所述第十二与门and12的第一输入端；所述第十二与门and12的第二输入端接入所述第六最终选择控制信号sel_syn_h的反相信号，输出端产生待同步第五最终选择控制信号；
105.所述第一高/低频跨时钟域同步部分432包括：至少两个第八d触发器dff8；任一所述第八d触发器dff8的时钟端均接入所述低频外部时钟clk_lrcy或所述低频晶振时钟clk_lrc，第一个所述第八d触发器dff8的数据端接入待同步第五最终选择控制信号，前一级所述第八d触发器dff8的输出同相端连接后一级所述第八d触发器dff8的数据端，最后一个所述第八d触发器dff8的输出同相端产生所述第五最终选择控制信号sel_syn_l；
106.所述第二高/低频跨时钟域同步部分433包括：至少两个第九d触发器dff9；任一所述第九d触发器dff9的时钟端均接入所述高频外部时钟clk_hrcy或所述高频晶振时钟clk_hrc，第一个所述第九d触发器dff9的数据端接入待同步第六最终选择控制信号，前一级所述第九d触发器dff9的输出同相端连接后一级所述第九d触发器dff9的数据端，最后一个所述第九d触发器dff9的输出同相端产生所述第六最终选择控制信号sel_syn_h。
107.进一步的，对于所述第一高/低频跨时钟域同步部分432，其多个第八d触发器dff8中，至少一个第八d触发器dff8的时钟端与其接入的低频时钟clk_l之间具有第四反相器。更进一步的，多个d触发器中，所述第四反相器从第二个d触发器开始间隔设置，也即，奇数个d触发器的时钟端接入低频时钟clk_l，偶数个d触发器的时钟端接入低频时钟clk_l的反相信号，以此提高同步速度。和/或，对于所述第二高/低频跨时钟域同步部分433，其多个第九d触发器dff9中，至少一个第九d触发器dff9的时钟端与其接入的高频时钟clk_h之间具
有第四反相器。更进一步的，多个d触发器中，所述第四反相器从第二个d触发器开始间隔设置，也即，奇数个d触发器的时钟端接入高频时钟clk_h，偶数个d触发器的时钟端接入高频时钟clk_h的反相信号，以此提高同步速度。
108.本实施例中，设定所述高/低频初始选择控制信号h/lin为“0”时选中低频时钟，所述高/低频初始选择控制信号h/lin为“1”时选中高频时钟；在所述高/低频初始选择控制信号h/lin为“0”时，所述第七d触发器dff7的输出为“0”，经过所述第三反相器inv3后为“1”，此时所述第十一与门and11的输出为“0”，经过所述第二高/低频跨时钟域同步部分433后输出的所述第六最终选择控制信号sel_syn_h为“0”，此时，所述第十二与门and12的输出为“1”，经过所述第一高/低频跨时钟域同步部分432后输出的所述第五最终选择控制信号sel_syn_l为“1”，从而使所述时钟源选择模块10选中并输出低频时钟；在所述高/低频初始选择控制信号h/lin为“1”时，所述第七d触发器dff7的输出为“1”，经过所述第三反相器inv3后为“0”，此时所述第十二与门and12的输出为“0”，经过所述第一高/低频跨时钟域同步部分432后输出的所述第五最终选择控制信号sel_syn_l为“0”，此时所述第十一与门and11的输出为“1”，经过所述第二高/低频跨时钟域同步部分433后输出的所述第六最终选择控制信号sel_syn_h为“1”，从而使所述时钟源选择模块10选中并输出高频时钟。需要注意的是，此处所述“低频时钟”是指“所述时钟源选择模块10从低频外部时钟clk_lrcy和低频晶振时钟clk_lrc中选中并输出的时钟”，所述“高频时钟”是指“所述时钟源选择模块10从高频外部时钟clk_hrcy和高频晶振时钟clk_hrc中选中并输出的时钟”。
109.综上所述，本发明的一种时钟电路，通过时钟源选择模块、系统时钟分频模块、外设时钟产生模块及跨时钟域同步模块的设计，在综合及布局布线的过程中将系统时钟和源时钟认为是异步的，同时将时钟树从系统时钟开始新的计算；通过将时钟树做成两段长度，可以将时钟树快速做短，而且还避免了系统时钟和源时钟之间互相检查的点过多导致时钟树进行不必要的垫长。本发明所述时钟电路综合过程更为简单，所需的时钟约束命令大为减少，综合时序同频率下更易于收敛，工程应用中，rtl(逻辑级)综合的时间平均节省了10分钟以上；在0.11μm工艺下，后端布局布线过程中，时钟树长度由32ns减少至9ns，时钟最大倾斜(skew)由原来的13ns减小到0.6ns，布局布线之后的密度由原来的85％降到72％。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
110.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

技术特征：
1.一种时钟电路，其特征在于，所述时钟电路包括：时钟源选择模块、系统时钟产生模块、外设时钟产生模块及跨时钟域同步模块；其中，所述时钟源选择模块用于根据最终选择控制信号从低频外部时钟、低频晶振时钟、高频外部时钟和高频晶振时钟中选出一时钟作为源时钟输出；所述系统时钟产生模块连接所述时钟源选择模块的输出端，用于对所述源时钟进行分频并产生系统时钟；所述外设时钟产生模块连接所述系统时钟产生模块的输出端，用于根据所述系统时钟产生外设时钟；所述跨时钟域同步模块连接于所述系统时钟产生模块和所述时钟源选择模块之间，用于根据初始选择控制信号产生所述最终选择控制信号并进行跨时钟域传输。2.根据权利要求1所述的时钟电路，其特征在于，所述时钟源选择模块包括：第一与门、第二与门、第三与门、第四与门、第五与门及第六与门；其中，所述第一与门的第一输入端接入所述低频外部时钟，第二输入端接入第一最终选择控制信号，输出端连接所述第二与门的输出端；所述第二与门的第一输入端接入所述低频晶振时钟，第二输入端接入第二最终选择控制信号；所述第三与门的第一输入端接入所述高频外部时钟，第二输入端接入第三最终选择控制信号，输出端连接所述第四与门的输出端；所述第四与门的第一输入端接入所述高频晶振时钟，第二输入端接入第四最终选择控制信号；所述第五与门的第一输入端连接所述第一与门和所述第二与门的输出端，第二输入端接入第五最终选择控制信号，输出端连接所述第六与门的输出端并产生所述源时钟；所述第六与门的第一输入端连接所述第三与门和所述第四与门的输出端，第二输入端接入第六最终选择控制信号。3.根据权利要求1所述的时钟电路，其特征在于，所述跨时钟域同步模块包括：低频控制单元、高频控制单元及输出控制单元，均连接所述时钟源选择模块的输出端；其中，所述低频控制单元用于对低频初始选择控制信号进行逻辑运算处理产生第一最终选择控制信号和第二最终选择控制信号，并进行跨时钟域传输；所述高频控制单元用于对高频初始选择控制信号进行逻辑运算处理产生第三最终选择控制信号和第四最终选择控制信号，并进行跨时钟域传输；所述输出控制单元用于对高/低频初始选择控制信号进行逻辑运算处理产生第五最终选择控制信号和第六最终选择控制信号，并进行跨时钟域传输。4.根据权利要求3所述的时钟电路，其特征在于，所述低频控制单元包括：低频控制信号产生部分、第一低频跨时钟域同步部分及第二低频跨时钟域同步部分；其中，所述低频控制信号产生部分包括：第一d触发器、第七与门、第八与门及第一反相器；所述第一d触发器的时钟端接入所述系统时钟，数据端接入低频初始选择控制信号，输出同相端连接所述第七与门的第一输入端及第一反相器的输入端；所述第七与门的第二输入端接入所述第一最终选择控制信号的反相信号，输出端产生待同步第二最终选择控制信号；所述第一反相器的输出端连接所述第八与门的第一输入端；所述第八与门的第二输入端接入
所述第二最终选择控制信号的反相信号，输出端产生待同步第一最终选择控制信号；所述第一低频跨时钟域同步部分包括：至少两个第二d触发器；任一所述第二d触发器的时钟端均接入所述低频外部时钟，第一个所述第二d触发器的数据端接入待同步第一最终选择控制信号，前一级所述第二d触发器的输出同相端连接后一级所述第二d触发器的数据端，最后一个所述第二d触发器的输出同相端产生所述第一最终选择控制信号；所述第二低频跨时钟域同步部分包括：至少两个第三d触发器；任一所述第三d触发器的时钟端均接入所述低频晶振时钟，第一个所述第三d触发器的数据端接入待同步第二最终选择控制信号，前一级所述第三d触发器的输出同相端连接后一级所述第三d触发器的数据端，最后一个所述第三d触发器的输出同相端产生所述第二最终选择控制信号。5.根据权利要求3所述的时钟电路，其特征在于，所述高频控制单元包括：高频控制信号产生部分、第一高频跨时钟域同步部分及第二高频跨时钟域同步部分；其中，所述高频控制信号产生部分包括：第四d触发器、第九与门、第十与门及第二反相器；所述第四d触发器的时钟端接入所述系统时钟，数据端接入高频初始选择控制信号，输出同相端连接所述第九与门的第一输入端及第二反相器的输入端；所述第九与门的第二输入端接入所述第三最终选择控制信号的反相信号，输出端产生待同步第四最终选择控制信号；所述第二反相器的输出端连接所述第十与门的第一输入端；所述第十与门的第二输入端接入所述第四最终选择控制信号的反相信号，输出端产生待同步第三最终选择控制信号；所述第一高频跨时钟域同步部分包括：至少两个第五d触发器；任一所述第五d触发器的时钟端均接入所述高频外部时钟，第一个所述第五d触发器的数据端接入待同步第三最终选择控制信号，前一级所述第五d触发器的输出同相端连接后一级所述第五d触发器的数据端，最后一个所述第五d触发器的输出同相端产生所述第三最终选择控制信号；所述第二高频跨时钟域同步部分包括：至少两个第六d触发器；任一所述第六d触发器的时钟端均接入所述高频晶振时钟，第一个所述第六d触发器的数据端接入待同步第四最终选择控制信号，前一级所述第六d触发器的输出同相端连接后一级所述第六d触发器的数据端，最后一个所述第六d触发器的输出同相端产生所述第四最终选择控制信号。6.根据权利要求3所述的时钟电路，其特征在于，所述输出控制单元包括：高/低频控制信号产生部分、第一高/低频跨时钟域同步部分及第二高/低频跨时钟域同步部分；其中，所述高/低频控制信号产生部分包括：第七d触发器、第十一与门、第十二与门及第三反相器；所述第七d触发器的时钟端接入所述系统时钟，数据端接入高/低频初始选择控制信号，输出同相端连接所述第十一与门的第一输入端及第三反相器的输入端；所述第十一与门的第二输入端接入所述第五最终选择控制信号的反相信号，输出端产生待同步第六最终选择控制信号；所述第三反相器的输出端连接所述第十二与门的第一输入端；所述第十二与门的第二输入端接入所述第六最终选择控制信号的反相信号，输出端产生待同步第五最终选择控制信号；所述第一高/低频跨时钟域同步部分包括：至少两个第八d触发器；任一所述第八d触发器的时钟端均接入所述低频外部时钟或所述低频晶振时钟，第一个所述第八d触发器的数据端接入待同步第五最终选择控制信号，前一级所述第八d触发器的输出同相端连接后一级所述第八d触发器的数据端，最后一个所述第八d触发器的输出同相端产生所述第五最终选择控制信号；
所述第二高/低频跨时钟域同步部分包括：至少两个第九d触发器；任一所述第九d触发器的时钟端均接入所述高频外部时钟或所述高频晶振时钟，第一个所述第九d触发器的数据端接入待同步第六最终选择控制信号，前一级所述第九d触发器的输出同相端连接后一级所述第九d触发器的数据端，最后一个所述第九d触发器的输出同相端产生所述第六最终选择控制信号。7.根据权利要求4、5或6所述的时钟电路，其特征在于，跨时钟同步部分的多个d触发器中，至少一个d触发器的时钟端与其接入的时钟之间具有第四反相器。8.根据权利要求7所述的时钟电路，其特征在于，跨时钟同步部分的多个d触发器中，所述第四反相器从第二个d触发器开始间隔设置。9.根据权利要求1所述的时钟电路，其特征在于，所述系统时钟产生模块包括：系统使能产生单元、四路选择器、第十三与门、第十d触发器及二路选择器；其中，所述系统使能产生单元用于对所述源时钟进行上升沿计数并对应产生二分频使能信号、四分频使能信号、八分频使能信号及十六分频使能信号；所述四路选择器的控制端接入第一时钟选择信号，四个输入端对应接入四个分频使能信号，输出端连接所述第十三与门的第一输入端；所述第十三与门的第二输入端接入所述源时钟，输出端连接所述第十d触发器的时钟端；所述第十d触发器的数据端连接其输出反相端，输出同相端连接所述二路选择器的第一输入端；所述二路选择器的控制端接入第二时钟选择信号，第二输入端接入所述源时钟，输出端产生所述系统时钟。10.根据权利要求1所述的时钟电路，其特征在于，所述外设时钟产生模块的数量大于等于1个；其中，所述外设时钟产生模块用于对所述系统时钟进行分频并产生所述外设时钟，和/或，所述外设时钟产生模块用于根据外设使能信号对所述系统时钟进行输出控制并产生所述外设时钟。11.根据权利要求10所述的时钟电路，其特征在于，在所述外设时钟产生模块用于对所述系统时钟进行分频并产生所述外设时钟时，所述外设时钟产生模块包括：外设使能产生单元、五路选择器、第十四与门及门控单元；其中，所述外设使能产生单元用于对所述系统时钟进行上升沿计数并对应产生一分频使能信号、二分频使能信号、三分频使能信号、四分频使能信号及五分频使能信号；所述五路选择器的控制端接入外设时钟选择信号，五个输入端对应接入五个分频使能信号，输出端连接所述第十四与门的第一输入端；所述第十四与门的第二输入端接入外设使能信号，输出端连接所述门控单元的控制端；所述门控单元的输入端接入所述系统时钟，输出端产生所述外设时钟。12.根据权利要求11所述的时钟电路，其特征在于，在所述外设时钟产生模块用于根据外设使能信号对所述系统时钟进行输出控制并产生所述外设时钟时，所述外设时钟产生模块采用门控单元实现，其中，所述门控单元的控制端接入所述外设使能信号，输入端接入所述系统时钟，输出端产生所述外设时钟。

技术总结
本发明提供一种时钟电路，包括时钟源选择模块、系统时钟产生模块、外设时钟产生模块及跨时钟域同步模块；其中，时钟源选择模块用于根据最终选择控制信号从低频外部时钟、低频晶振时钟、高频外部时钟和高频晶振时钟中选出一时钟作为源时钟输出；系统时钟产生模块连接时钟源选择模块的输出端，用于对源时钟进行分频并产生系统时钟；外设时钟产生模块连接系统时钟产生模块的输出端，用于根据系统时钟产生外设时钟；跨时钟域同步模块连接于系统时钟产生模块和时钟源选择模块之间，用于根据初始选择控制信号产生最终选择控制信号并进行跨时钟域传输。通过本发明提供的时钟电路，解决了现有时钟电路存在时钟约束命令过多及时钟树庞杂低效的问题。杂低效的问题。杂低效的问题。


技术研发人员：高宁 孙玉桥 华纯 黎余亮 齐红霞
受保护的技术使用者：华润微集成电路（无锡）有限公司
技术研发日：2022.01.26
技术公布日：2023/8/5