数据总线电路、探测模块及激光雷达的制作方法

1.本发明涉及电子电路技术领域，具体涉及一种数据总线电路、探测模块及激光雷达。


背景技术：

2.在芯片中，使用总线实现各功能部件之间的数据传输。目前常用的总线主要有高级高性能总线(advanced high performance bus，ahb)和高级可扩展接口(advanced extensible interface，axi)等。主机设备(master)通过总线向从机设备(slave)进行数据传输。
3.利用ahb总线进行数据传输时，多个主机设备均可以输出地址信息和相应控制信号。所述地址信息和控制信号，用于表征该主机设备所要执行的传输。ahb总线中的仲裁器决定哪一个主机设备的输出信息，能够传输到所有的从机设备。ahb总线在任何时候只允许一个总线主机处于有效状态并能使用总线，不适用于多个主机设备对多个从机设备的数据传输。
4.axi总线是一种多通道传输总线，axi总线可以将地址、读数据、写数据在不同的通道中发送，可同时执行多个读写操作。但使用axi总线在芯片内实现多个主机设备与多个从机设备的一一连接时，由于主机设备与从机设备的数量较多，会使得片内布线交叉过多，容易造成拥塞。
5.因此，如何实现多个主机设备与多个从机设备的一一连接，并减少因布线交叉过多而造成的拥塞，成为亟待解决的问题。


技术实现要素：

6.本发明要解决的问题是：如何实现多个主机设备与多个从机设备的一一连接，并减少因布线交叉过多而造成的拥塞。
7.为解决上述问题，本发明实施例提供了一种数据总线电路，用于将主机设备写入的数据传输至从机设备；所述数据总线电路包括：两个以上总线接口单元；所述两个以上总线接口单元，用于将主机设备写入的数据，沿单一方向传输。
8.本发明实施例还提供了一种探测模块，所述探测模块包括主机设备，上述任一种的数据总线电路，以及从机设备；所述主机设备通过所述数据总线电路，与所述从机设备进行数据传输。
9.本发明实施例还提供了一种激光雷达，所述激光雷达包括上述任一种的探测模块。
10.与现有技术相比，本发明实施例的技术方案具有以下优点：
11.应用本发明的方案，数据总线电路包括两个以上总线接口单元，所述两个以上总线接口单元，用于将主机设备写入的数据，沿单一方向传输即主机设备向数据总线电路中写入数据，并在总线中沿单一方向传输，由此可以使多个主机设备同时写入、多个从机设备
同时读出，提供高数据带宽。并且，由于数据单向流动，主机设备和从机设备之间无需交叉布线，不容易出现拥塞。
附图说明
12.图1是一种axi总线的内部布线示意图；
13.图2是本发明实施例中一种数据总线电路的连接示意图；
14.图3是本发明实施例中另一种数据总线电路的连接示意图；
15.图4是本发明实施例中又一种数据总线电路的连接示意图；
16.图5是本发明实施例中一种数据总线电路的内部结构示意图；
17.图6是本发明实施例中另一种数据总线电路的连接示意图；
18.图7是本发明实施例中另一种数据总线电路内部结构示意图；
19.图8是本发明实施例中一种数据总线电路的内部结构示意图；
20.图9是本发明实施例中另一种数据总线电路的内部结构示意图；
21.图10是本发明实施例中一种数据总线电路内数据形式的示意图。
具体实施方式
22.在多个主机设备对多个从机设备进行数据传输的应用中，图1是一种axi总线的内部布线示意图。使用axi总线进行数据传输时，如图1所示，以实现3个主机设备与4个从机设备的一一连接为例，主机设备master1需要和从机设备slave1至slave4一一连接，主机设备master2也需要和从机设备slave1至slave4一一连接，主机设备master3也需要和从机设备slave1至slave4一一连接。因此，如果使用axi总线实现类似几十个主机设备和几十个从机设备的全连接互联，需要大量的交叉走线。即使可以布线成功，也会限制并发传输的数据量，使总线带宽低。
23.尤其是在激光雷达的应用中，光源发射探测光，被障碍物漫反射后，部分返回激光雷达成为回波光，被探测器接收并进行光电转换，根据发射探测光与接收回波光的时间差，计算光的飞行时间(time of flight，tof)，进而可以计算出障碍物的距离。为了获取接收回波光的精确时间，需要对探测器在一段时间内接收到的光信号进行采样和存储，由处理电路进行信号处理和计算等操作。随着激光雷达线数的增加，通常有多个光源并行发光，多个对应的探测器并行接收光信号，相应的需要并行采集、存储数据和处理等，片内数据量巨大。现有的总线无法在接收端芯片中有效布线，也无法满足数据传输的带宽要求。
24.针对该问题，本发明提供了一种数据总线电路，所述数据总线电路包括两个以上总线接口单元，所述两个以上总线接口单元，用于将主机设备写入的数据，沿单一方向传输即主机设备向数据总线电路中写入数据，并在总线中沿单一方向传输，由此可以使多个主机设备同时写入、多个从机设备同时读出。并且，由于数据单向流动，主机设备和从机设备之间无需交叉布线，不容易出现拥塞。
25.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细地说明。
26.本发明实施例提供了一种数据总线电路，所述用于将主机设备写入的数据传输至从机设备；所述数据总线电路可以包括：两个以上总线接口单元；所述两个以上总线接口单
元，用于将主机设备写入的数据，沿单一方向传输。
27.在具体实施中，沿所述数据总线电路，可以设置多个主机设备及多个从机设备，所述主机设备通常为两个以上，且所述从机设备为一个以上；或者，所述主机设备为一个以上，且所述从机设备为两个以上。在所述从机设备及主机设备中任一个数量为两个以上时，所述数据总线电路中均不存在交叉布线。当然，在所述从机设备及主机设备均为一个时，也可以使用本发明实施例中的数据总线电路进行数据传输。具体根据数据传输及处理的需求进行配置即可。
28.在具体实施中，基于数据传输及处理的需求，所述主机设备及从机设备的可以存在多种排布方式，即所述主机设备及从机设备的连接位置可以存在多种情况。
29.在本发明的一实施例中，通过所述数据总线电路连接的多个主机设备和多个从机设备，沿所述数据总线电路的数据传输方向依次排布，即沿数据传输方向上，数据总线电路先与多个主机设备顺序连接，再与多个从机设备顺序连接。多个主机设备可同时向数据总线电路写入数据，主机设备向数据总线电路写入的数据沿单一方向传输，可被任意一个从机设备读出。
30.图2是本发明实施例中一种数据总线电路的连接示意图，参照图2，数据总线电路20先与主机设备master1至主机设备master3顺序连接，再与从机设备slave1至从机设备slave3顺序连接。主机设备master1至主机设备master3向数据总线电路20写入的数据沿单一方向(图中数据总线电路20的箭头方向)传输，由从机设备slave1至从机设备slave3中对应的接收端读出。
31.在实际应用中，主机设备写入的数据，通常包含地址码。从机设备可以基于数据中的地址码，判断自身是否为该数据的接收端。若数据中的地址码与从机设备的地址一致，则从机设备读出该数据。
32.在主机设备和从机设备沿所述数据总线电路的数据传输方向依次排布时，对于任意主机设备写入的数据，若与从机设备的地址一致，则从机设备均可以进行读出。例如，参照图2，从机设备slave1可以读出主机设备master1至主机设备master3写入的数据。由此，所述数据总线电路可以使多个主机设备同时写入、多个从机设备同时读出，并且由于数据单向流动，主机设备和从机设备之间无需交叉布线，不容易出现拥塞。
33.在具体实施中，为了降低空间要求，图2中的数据总线电路20可以根据实际片内布线情况，改变形状。例如，可以设置成图3所示的形状，更有利于片内布线。
34.在本发明的另一实施例中，通过所述数据总线电路连接的主机设备及从机设备，根据数据传输需求，沿所述数据总线电路交错排布，即沿数据传输方向上，主机设备和从机设备可以交错与数据总线电路连接。主机设备向数据总线电路写入的数据，可以被下游的任意从机设备读出。将主机设备及从机设备按数据传输需要沿总线交错排布，可以缩短数据传输路径，提高传输效率，减少延迟和总线功耗。
35.例如，参照图4，若从机设备slave1和从机设备slave2只需要接收并处理主机设备master1至主机设备master3的数据，而不需要处理其他主机设备的数据时，则将从机设备slave1和从机设备slave2设置在主机设备master1至主机设备master3的数据下游。此时，对于主机设备master1至主机设备master3写入的数据，从机设备slave1至从机设备slave5均可以读出。
36.若从机设备slave3至从机设备slave5需要接收并处理主机设备master1至主机设备master5写入的数据，则可以将从机设备slave3至从机设备slave5，设置在主机设备master4及主机设备master5的数据下游。此时，对于主机设备master1至主机设备master5写入的数据，从机设备slave3至从机设备slave5均可以读出。
37.在具体实施中，所述总线接口单元可以存在多种电路结构，具体不作限制，只要两个以上总线接口单元可以将主机设备写入的数据，沿单一方向传输即可。其中，所述总线接口单元的数量至少为2个，也可以3个或3个以上，根据实际数据传输需求进行设置即可。
38.在本发明的一实施例中，所述总线接口单元包括：第一fifo模块及第一仲裁模块；其中：
39.所述第一先进先出(first in first out，fifo)模块，输入端用于与上一级总线接口单元连接，输出端与所述第一仲裁模块连接；所述第一fifo模块用于缓存上一级总线接口单元的输出数据，以及将所缓存的数据输出至所述第一仲裁模块；
40.所述第一仲裁模块，输出端用于与第一从机设备及下一级总线接口单元中的至少一个连接；所述第一仲裁模块用于将所在总线接口单元的输出数据传输至目标地址。
41.在本发明的一实施例中，当所述第一仲裁模块与第一主机设备连接时，所述总线接口单元还可以包括：第一异步先进先出(asynchronous first in first out，afifo)模块；所述第一afifo模块，输入端用于与第一主机设备连接，输出端与所述第一仲裁模块连接；所述第一afifo模块，用于缓存所述第一主机设备写入的数据，并将所缓存的数据输出至所述第一仲裁模块。
42.在本发明的其他实施例中，当所述第一仲裁模块与第一主机设备连接时，所述第一主机设备还包括：第一afifo模块；所述第一afifo模块，输出端与所述第一仲裁模块连接，所述第一afifo模块，用于缓存所述第一主机设备的数据，并将所缓存的数据输出至所述第一仲裁模块。
43.以所述数据总线电路包括3个总线接口单元为例，参照图5，分别为第一总线接口单元51、第二总线接口单元52及第三总线接口单元53。在数据传输方向，第二总线接口单元52的上一级总线接口单元为第一总线接口单元51，下一级总线接口单元为第三总线接口单元53。
44.其中，第一总线接口单元51包括第一fifo模块fifo1及第一仲裁模块z1。第二总线接口单元52包括第一fifo模块fifo2及第一仲裁模块z2。第三总线接口单元53包括第一fifo模块fifo3及第一仲裁模块z3。
45.第一fifo模块fifo1可以缓存上一级总线接口单元的输出数据，以及将所缓存的数据输出至所述第一仲裁模块z1。主机设备master1的数据缓存在第一afifo模块afifo1内，由第一afifo模块afifo1将其输出至第一仲裁模块z1。
46.第一fifo模块fifo2可以缓存第一总线接口单元51的输出数据，以及将所缓存的数据输出至所述第一仲裁模块z2。主机设备master2的数据缓存在第一afifo模块afifo2内，由第一afifo模块afifo2将其输出至第一仲裁模块z2。
47.第一fifo模块fifo3可以缓存第二总线接口单元52的输出数据，以及将所缓存的数据输出至所述第一仲裁模块z3。主机设备master3的数据缓存在第一afifo模块afifo3内，由第一afifo模块afifo3将其输出至第一仲裁模块z3。
48.在具体实施中，总线接口单元中的第一仲裁模块，用于决策当前周期是执行以下哪一种操作：a、将本级总线接口单元的数据写入下一级总线接口单元中第一fifo模块，b、将本级总线接口单元的数据传输至从机设备，c、将本级总线接口单元的数据同时写入下一级总线接口单元的第一fifo模块和传输至从机设备。其中，所述本级总线接口单元的数据包括所在总线接口单元连接的主机设备新写入的数据，以及上一级总线接口单元的输出数据。
49.具体的，当所在总线接口单元连接的主机设备没有数据写入时，第一仲裁模块可以将上一级总线接口单元的输出数据(也就是缓存在所在总线接口单元中第一fifo模块的数据)转发。当所在总线接口单元连接的主机设备有数据要写入时，所在总线接口单元中第一fifo模块继续缓存数据，令第一afifo模块内的数据优先写入。
50.在具体实施中，第一仲裁模块可以在识别到数据地址对应的从机设备时，将数据写出至相应的从机设备，数据不再继续向下传输。
51.在其他实施中，第一仲裁模块可以在识别到数据地址对应的从机设备时，同时将数据传输至相应的从机设备，以及将数据写入下一级的总线接口单元。多个从机设备与一组数据地址相匹配，使一部分从机设备通过地址匹配读出数据后，数据可以继续沿总线向下传输，遇到另一个地址匹配的从机设备，则该从机设备可以读出与前述一部分从机设备同样的数据，并且也可以配置数据是否继续沿总线向下传输。这样多个从机设备均能读出同样的数据，从而实现广播功能。
52.具体地，与一组数据地址相匹配的多个从机设备中，沿数据传输方向最末端的从机设备地址匹配后，第一仲裁模块配置为将数据从总线写出，该最末端从机设备读出后，数据不再沿总线继续传输；与其他从机设备相连接的第一仲裁模块，配置为将数据传输至相应的从机设备，同时将数据传输至下一级总线接口单元，继续沿总线传输。
53.在具体实施中，所述总线接口单元可以只连接主机设备，或只连接从机设备，或同时连接主机设备和从机设备。
54.例如，参照图5，第一仲裁模块z3可以在主机设备master3有数据写入时，将主机设备master3写入的数据作为第三总线接口单元53的输出数据。第一仲裁模块z3也可以在主机设备master3没有数据写入时，将第一fifo模块fifo3内缓存的数据作为第三总线接口单元53的输出数据。第一仲裁模块z3可以将第三总线接口单元53的输出数据，写入至从机设备slave1，或者转发至下一级总线接口单元。
55.在具体实施中，数据总线电路的数据位宽越高，单位时间传输的数据量越大，即带宽越大。通过配置数据总线电路的数据位宽，可以达到数据传输的带宽要求，更好地满足对于数据总线电路高带宽的需求。比如，数据总线电路的数据位宽为1024bit时，频率在500mhz可以提供超过512gbps的片内带宽。并且，由于解决了拥塞问题，可以更容易的增加总线位宽，从而有较高的总线带宽扩展能力。
56.但是，实际应用中，主机设备的数据位宽通常远小于数据总线电路的数据位宽。为了达到数据总线电路的带宽需求，所述第一afifo模块，可以缓存主机设备的数据，并在所述第一主机设备的数据达到所述数据总线电路的位宽时，将所缓存的数据输出至所述第一仲裁模块。
57.例如，主机设备的数据位宽为64bit，而数据总线电路的数据位宽为1024bit，此
时，可以将主机设备的64bit数据在第一afifo模块中缓存，直至第一afifo模块中缓存的数据位宽达到1024bit后，再打包输出，从而获得数据总线电路中数据传输的高位宽。
58.在具体实施中，当所述第一仲裁模块与所述第一从机设备连接时，所述总线接口单元还包括：第二afifo模块，输入端与所述第一仲裁模块连接，输出端用于与所述第一从机设备连接；所述第二afifo模块用于缓存所述第一仲裁模块的输出数据。
59.在本发明的其他实施例中，当所述第一仲裁模块与第一从机设备连接时，所述第一从机设备还包括：第二afifo模块；所述第二afifo模块，输出端与所述第一仲裁模块连接，所述第二afifo模块，用于缓存所述第一仲裁模块的输出数据。
60.在本发明的一实施例中，所述第二afifo模块，可以在将所述第一仲裁模块的输出数据转换成所述第一从机设备所需的位宽后，再将所缓存的数据输出至所述第一从机设备。
61.例如，参照图5，所述第三总线接口单元53还可以包括第二afifo模块afifo4，由此可以缓存第一仲裁模块z3写出的数据，便于从机设备slave1读出。此时，在优选实施例中，第一仲裁模块z3写出的数据为1024bit，所述第二afifo模块afifo4可以对第一仲裁模块z3写出的数据进行缓存，将1024bit的数据再转成从机设备slave1处理所需的64bit后，再依次输出。
62.在具体实施中，当数据总线电路连接的主机设备和从机设备非常多时，数据总线电路的长度会很长，数据传输路径也比较长，会造成传输延迟和功耗提高。
63.在本发明的一实施例中，为了降低传输延迟和功耗，所述数据总线电路还可以包括：至少一个数据支线电路；所述数据支线电路位于任意两总线接口单元之间；所述数据支线电路将数据沿单一方向传输。
64.为了便于描述，以下实施例中，将总线接口单元所在的数据传输路径称为数据总线电路的总线，而将数据支线电路所在的数据传输路径称为数据总线电路的支线。
65.在具体实施中，所述数据支线电路的数量及与总线接口单元的连接位置，可以根据数据传输及处理的需求进行设置。所述数据总线电路可以仅设置一个数据支线电路，也可以设置两个或两个以上数据支线电路。每个数据支线电路可以连接有主机设备和从机设备中的至少一种。数据支线电路上所连接的主机设备和从机设备的数量不作限制。
66.与数据支线电路输入端连接的总线接口单元，可以判断总线上传输的数据地址是否对应支线上的从机设备相对应。若对应，则可以将总线上的数据传输至支线，进而写出到对应的从机设备；若不对应，则该数据可以继续沿总线传输，不需要经过该支线上的多个主机设备和从机设备。同时，与数据支线电路相连接的主机设备，向数据支线电路写入数据，可以被数据支线电路相连接的从机设备的读出，也可以经过与数据支线电路输出端相连接的总线接口单元写入总线，被传输到总线或其他支线连接的从机设备。由此，无论是主机设备新写入数据，还是从机设备读出数据，数据支线电路都可以使得总线上数据的传输路径缩短，有利于减少时间延迟和总线功耗。
67.例如，参照图6，所述数据总线电路包括数据支线电路21及数据支线电路22。其中，数据支线电路21上连接有主机设备master2、主机设备master3、从机设备slave1及从机设备slave2。数据支线电路21上连接有主机设备master6、主机设备master7、从机设备slave3、从机设备slave4及从机设备slave5。
68.在具体实施中，所述数据支线电路21上连接的从机设备slave1及从机设备slave2，不仅可以接收位于支线数据上游的主机设备master2及主机设备master3的写入数据，还可以接收位于总线数据上游的master1的写入数据。所述数据支线电路22上连接的从机设备slave3至从机设备slave5，不仅可以接收位于支线数据上游的主机设备master6及主机设备master7的写入数据，还可以接收位于总线数据上游的master1至主机设备master5的写入数据。
69.在具体实施中，所述数据支线电路可以包括：至少一个支线接口单元；所述至少一个支线接口单元，用于将主机设备或总线接口单元写入的数据，沿单一方向传输。
70.在具体实施中，所述支线接口单元的结构也可以存在多种，具体不作限制。所述支线接口单元的结构可以与总线接口单元的结构相同，也可以不同。
71.在本发明的一实施例中，所述支线接口单元与总线接口单元的结构相同。具体地，所述支线接口单元包括第二fifo模块和第二仲裁模块。其中，所述第二fifo模块，与上一级接口单元连接，用于缓存上一级接口单元的输出数据，以及将所缓存的数据输出至第二仲裁模块。所述第二仲裁模块，输出端与从机设备或下一级接口单元中的至少一个连接，用于将所在支线接口单元的输出数据传输至目标地址。
72.与第一仲裁模块功能类似，所述第二仲裁模块，用于决策当前周期是执行以下哪一种操作：a、将本级支线接口单元的数据写入下一级支线接口单元中第二fifo模块，b、将本级支线接口单元的数据传输至对应的从机设备，c、将本级支线接口单元的数据同时写入下一级支线接口单元的第二fifo模块和传输至对应的从机设备。其中，所述本级支线接口单元的数据包括所在支线接口单元连接的主机设备新写入的数据，以及上一级接口单元的输出数据。
73.需要说明的是，所述上一级接口单元，可以是总线接口单元，也可以是支线接口单元。同理，所述下一级接口单元，可以是总线接口单元，也可以值支线接口单元。
74.在本发明的一实施例中，所述支线接口单元还可以包括第三afifo模块，支线上的主机设备可以通过第三afifo模块连接到支线。所述第三afifo模块可以缓存支线上的主机设备所写入的数据，并将其输出至第二仲裁模块。
75.在本发明的一实施例中，所述支线接口单元还可以包括第四afifo模块。支线上的从机设备可以通过第四afifo模块连接到支线。所述第四afifo模块可以缓存第二仲裁模块的输出数据并将其输出至从机设备。
76.在具体实施中，同一数据支线电路的最后一级支线接口单元，通常还包括第三fifo模块。第三fifo模块的输入端与第二仲裁模块连接，第三fifo模块的输出端与第一仲裁模块连接。第二仲裁模块的输出数据缓存在第三fifo模块，并经由第三fifo模块输出至总线。
77.例如，对图5中示出的数据总线电路总线结构中，第一总线接口单元51和第二总线接口单元52之间加入数据支线电路，参照图7，所述数据支线电路可以包括三个支线接口单元，分别为第一支线接口单元71、第二支线接口单元72及第三支线接口单元73。
78.其中，所述第一支线接口单元71包括：第二fifo模块fifo4、第二仲裁模块z4。所述第二支线接口单元72包括：第二fifo模块fifo5、第二仲裁模块z5。所述第三支线接口单元73包括：第二fifo模块fifo6、第二仲裁模块z6。
79.在数据传输过程中，第一仲裁模块z1可以基于总线传输数据的数据地址，判断是否需要将总线上传输的数据，输出至数据支线电路。若总线传输数据的数据地址对应数据支线电路中的从机设备，则第一仲裁模块z1将总线传输数据传输至第一支线接口单元71的第二fifo模块fifo4。
80.第二仲裁模块z4可以将主机设备master4的数据写入支线，或在主机设备master4没有数据写入时，将第二fifo模块fifo4缓存的数据输出。第二仲裁模块z5可以将主机设备master5的数据写入支线，或在主机设备master5没有数据写入时，将第二fifo模块fifo5缓存的数据输出。
81.第二仲裁模块z6可以将主机设备master6的数据写入支线，或在主机设备master6没有数据写入时，将第二fifo模块fifo6缓存的数据输出。
82.在具体实施中，在数据地址对应从机设备slave2时，第二仲裁模块z4可以将数据输出至从机设备slave2；数据地址不对应从机设备slave2时，第二仲裁模块z4将数据转发至下一级支线接口单元(第二fifo模块fifo5)。在数据地址对应从机设备slave3时，第二仲裁模块z5可以将数据输出至从机设备slave3；数据地址不对应从机设备slave3时，第二仲裁模块z5可以将数据转发至下一级支线接口单元(第二fifo模块fifo6)。
83.第二仲裁模块z6还可以将主机设备master4至主机设备master6写入的数据缓存在第三fifo模块fifo7中，并通过第三fifo模块fifo7输出至总线。相应地，与数据支线电路连接的第一仲裁模块z2也可以选择将主机设备master2写入的数据、第一级总线接口单元51的输出数据或者第三支线接口单元73的输出数据，输出至下一级总线接口单元或从机设备。
84.在本发明的一实施例中，为了提高数据总线电路的功能安全性，所述数据总线电路还可以包括：异常监控模块，与所述数据总线电路的末端连接，适于检测所述数据总线电路的末端是否还有剩余数据未被读出，并输出检测结果。
85.例如，参照图8，在图4中示出的数据总线电路末端设置异常监控模块23。所述异常监控模块23可以检测数据总线电路末端是否有数据未被读出。正常情况下，数据总线电路上主机设备写入的数据总量与从机设备读出的数据总量应当一致，数据总线电路末端没有剩余数据。若异常监控模块23检测到末端还有剩余数据没有被读出，可以向控制端发送报告。
86.在本发明的另一实施例中，为了提高数据总线电路的功能安全性，所述数据总线电路还可以包括：多个流量统计模块及异常定位模块；其中：通过所述数据总线电路连接的主机设备及从机设备，均通过所述流量统计模块，接入所述数据总线电路；所述流量统计模块，用于统计所连接的主机设备写入的数据量，或者向所连接的从机设备写出的数据量。所述异常定位模块，与各所述流量统计连接，用于计算各主机设备的写入量，以及计算向各从机设备的写出量，并在所述数据总线电路发生异常数据丢失时，定位数据丢失的位置。
87.例如，参照图9，在图4中示出的数据总线电路中，在主机设备master1至主机设备master5与数据总线电路的连接处，以及数据总线电路与从机设备slave1至从机设备slave5的连接处，设置流量统计模块c。所述流量统计模块c可以统计主机设备master1至主机设备master5的各写入量，以及从机设备slave1至从机设备slave5的各写出量。各流量统计模块c可以将统计数据上报至异常定位模块(图中未示出)，所述异常定位模块可以计算
主机设备的写入量，以及从机设备的写出量，统计某一主机设备或从机设备处的数据总量，在发生数据丢失时，定位是发生在哪个主机设备或从机设备处。
88.具体的，参考图9，若主机设备master4写入数据后，与主机设备master4相连接的流量统计模块c统计出的数据总量为a，主机设备master5写入数据后，与主机设备master5连接的流量统计模块c统计出的数据总量为a+1；从机设备slave3读出数据后，与从机设备slave3连接的流量统计模块c统计出的数据总量为a-1，则可以确定异常位置为从机设备slave3。所述异常定位模块可以将异常定位结果发送至控制端，以进一步处理。
89.在本发明的又一实施例中，还可以通过数据总线电路中数据形式来提高数据总线电路的功能安全性。所述数据总线电路内传输的数据可以包括：基本数据部分、地址数据部分及错误纠正码(error correcting code，ecc)部分。
90.参照图10，所述基本数据部分的位宽可以根据所需数据流量进行设置，比如，可以设置所述基本数据部分的位宽为1024bit，也可以为512bit、2048bit等。所述地址数据部分的位宽通常为32bit，用于地址识别。所述错误纠正码部分，可以在一定程度上自行发现和纠正传输过程中发生的错误。
91.以基本数据部分的位宽为1024bit为例，在一个主机设备写入的数据不足1024bit时，第一afifo模块或第三afifo模块可以对写入数据宽度进行累积，累积到1024bit后一起写入。
92.在本发明的其他实施例中，在主机设备上设置一个计时器，在第一个数据开始累积时计时，若超过时间阈值时，数据宽度仍没有累积到1024bit，则可以在数据包中加上空白比特(dummy bit)后写入至数据总线电路。
93.需要说明的是，在具体实施中，提高数据总线电路的功能安全性包括但不限于上述实施例中方案。在同一数据总线电路中，可以同时采用上述方案中的一种以上，来提高数据总线电路的功能安全性。
94.由上述内容可知，本发明实施例中的方案，通过单向数据流动的数据总线电路实现数据流传输，并且由于数据都向一个方向流动，不容易出现拥塞。并且，通过增加数据总线电路的数据宽度，来扩展数据总线电路的带宽时，更加容易实现。本发明实施例中的数据总线电路，只有在有数据时才会产生功耗，功耗大小与数据量正相关，在没有数据传输时没有功耗。
95.本发明实施例还提供了一种探测模块，所述探测模块包括：主机设备，上述实施例中任一种的数据总线电路，以及从机设备；所述主机设备通过所述数据总线电路，与所述从机设备进行数据传输。
96.在具体实施中，所述主机设备为采样电路，所述从机设备为存储器、运算电路中的任意一种。此时，所述数据总线电路的输入端连接采样电路，输出端连接存储器、运算电路中的任意一种。采样电路写入的数据，可以通过所述数据总线电路，传输给存储器或运算电路等。作为从机设备的存储器或运算电路等，可以在需要时，获取到采样电路写入的数据。
97.在具体实施中，所述探测模块还可以包括：光电探测器；所述光电探测器的输出端与所述采样电路连接。在一实施例中，所述光电探测器为单光子雪崩二极管(single photon avalanche diode，spad)阵列。
98.在激光雷达中，单光子雪崩二极管阵列的输出端可以连接到一个采样电路，采样
电路输出时间戳和计数数据，并通过数据总线电路传输给存储器或运算电路等。采样本发明实施例中的数据总线电路，可以将采样电路作为主机设备，存储器、运算电路等处理模块作为从机设备，从而实现多个像素数据的并行快速传输。
99.在基于spad作为探测器的测量系统中，spad可被单光子触发雪崩，采样电路可以对每次触发时刻的时间戳(timestamp)给出ps级精度的测量。某些应用中，多个spad的输出端连接到同一采样电路，作为一个宏像素(pixel)，采样电路在提供触发时刻的时间戳的同时，给出宏像素内同时触发的spad数量值。宏像素内同时触发的spad数量值，可以随着触发时刻的时间戳的变化，累积成一个直方图(histogram)。该直方图，可以用于获得障碍物距离和反射率等信息。
100.在激光雷达的应用中，同时可能有多个宏像素并行探测，尤其是在面阵激光雷达中，并行探测的宏像素数可能达到上百个。这些宏像素的采样电路持续产生并输出数据，接收端芯片的总线需要类似100个主机设备to 50个从机设备的全连接互联，片内数据传输需要＞512gbps的带宽。
101.采用本发明实施例的数据总线电路及探测模块，通过数据总线电路将数据流沿单一方向传输，不容易出现布线拥塞；总线可以支持1024bit甚至更高位的数据传输，总线带宽可以满足＞512gbps的需求，同时可以通过增加总线数据宽度来容易的实现总线带宽的提高。spad在发生触发时才有电信号产生，同时采样电路才有数据输出，而本发明实施例的数据总线电路，在只有数据传输时才产生功耗，在没有数据时不产生功耗，因而适用于histogram的流式数据传输，在满足数据传输需求的同时，可以有效降低总线和系统功耗。
102.本发明实施例还提供了一种激光雷达，所述激光雷达可以包括上述实施例中的探测模块。
103.在具体实施中，激光雷达在接收到回波信号时，可能短时间内有多个像素的采样电路(即主机设备)并行传输大量像素数据，并且数据的接收地址固定，也就是从机设备固定。采样电路写入的数据包括单光子雪崩二极管阵列的触发时刻及同时触发的单光子雪崩二极管的数量值。单光子雪崩二极管的数量值随触发时刻的变化，可以累积成一个直方图。所述直方图用于获得障碍物距离和反射率等信息。
104.采用本发明的数据总线电路，非常适合于传输像素数据并存储处理成直方图的应用。并且，数据总线电路所在片内不存在交叉布线，同时易于数据总线电路的带宽扩展。
105.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

技术特征：
1.一种数据总线电路，用于将主机设备写入的数据传输至从机设备；其特征在于，包括：两个以上总线接口单元；所述两个以上总线接口单元，用于将主机设备写入的数据，沿单一方向传输。2.如权利要求1所述的数据总线电路，其特征在于，通过所述数据总线电路连接的多个主机设备和多个从机设备，沿所述数据总线电路依次排布。3.如权利要求1所述的数据总线电路，其特征在于，通过所述数据总线电路连接的主机设备及从机设备，根据数据传输需求，沿所述数据总线电路交错排布。4.如权利要求1所述的数据总线电路，其特征在于，所述总线接口单元包括：第一fifo模块及第一仲裁模块；其中：所述第一fifo模块，输入端用于与上一级总线接口单元连接，输出端与所述第一仲裁模块连接；所述第一fifo模块用于缓存上一级总线接口单元的输出数据，以及将所缓存的数据输出至所述第一仲裁模块；所述第一仲裁模块，输出端用于与第一从机设备及下一级总线接口单元中的至少一个连接；所述第一仲裁模块用于将所在总线接口单元的输出数据传输至目标地址。5.如权利要求4所述的数据总线电路，其特征在于，当所述第一仲裁模块与第一主机设备连接时，所述总线接口单元还包括：第一afifo模块；所述第一afifo模块，输入端用于与第一主机设备连接，输出端与所述第一仲裁模块连接；所述第一afifo模块，用于缓存所述第一主机设备写入的数据，并将所缓存的数据输出至所述第一仲裁模块。6.如权利要求5所述的数据总线电路，其特征在于，所述第一afifo模块，用于在所述第一主机设备的数据达到所述数据总线电路的位宽时，将所缓存的数据输出至所述第一仲裁模块。7.如权利要求4或5所述的数据总线电路，其特征在于，当所述第一仲裁模块与所述第一从机设备连接时，所述总线接口单元还包括：第二afifo模块，输入端与所述第一仲裁模块连接，输出端用于与所述第一从机设备连接；所述第二afifo模块用于缓存所述第一仲裁模块的输出数据。8.如权利要求7所述的数据总线电路，其特征在于，所述第二afifo模块，用于将所述第一仲裁模块的输出数据转换成所述第一从机设备所需的位宽后，再将所缓存的数据输出至所述第一从机设备。9.如权利要求1所述的数据总线电路，其特征在于，还包括：至少一个数据支线电路；所述数据支线电路位于任意两总线接口单元之间；所述数据支线电路将数据沿单一方向传输。10.如权利要求9所述的数据总线电路，其特征在于，所述数据支线电路包括：至少一个支线接口单元；所述至少一个支线接口单元，用于将主机设备或总线接口单元写入的数据，沿单一方向传输。11.如权利要求10所述的数据总线电路，其特征在于，所述支线接口单元包括第二fifo模块和第二仲裁模块。12.如权利要求1所述的数据总线电路，其特征在于，还包括：异常监控模块，与所述数据总线电路的末端连接，适于检测所述数据总线电路的末端是否还有剩余数据未被读出，并输出检测结果。
13.如权利要求1或12所述的数据总线电路，其特征在于，还包括：多个流量统计模块，及异常定位模块；其中：通过所述数据总线电路连接的主机设备及从机设备，均通过所述流量统计模块，接入所述数据总线电路；所述流量统计模块，用于统计所连接的主机设备写入的数据量，或者向所连接的从机设备写出的数据量；所述异常定位模块，与各所述流量统计连接，用于计算各主机设备的写入量，以及计算向各从机设备的写出量，并在所述数据总线电路发生异常数据丢失时，定位数据丢失的位置。14.如权利要求1所述的数据总线电路，其特征在于，所述数据总线电路内传输的数据包括：基本数据部分、地址数据部分及错误纠正码部分。15.一种探测模块，其特征在于，包括：主机设备，权利要求1至14任一项所述的数据总线电路，以及从机设备；所述主机设备通过所述数据总线电路，与所述从机设备进行数据传输。16.如权利要求15所述的探测模块，其特征在于，所述主机设备为采样电路，所述从机设备为存储器、运算电路中的任意一种。17.如权利要求16所述的探测模块，其特征在于，还包括：光电探测器；所述光电探测器的输出端与所述采样电路连接。18.如权利要求17所述的探测模块，其特征在于，所述光电探测器为单光子雪崩二极管阵列。19.一种激光雷达，其特征在于，包括权利要求15至18任一项所述的探测模块。

技术总结
一种数据总线电路、探测模块及激光雷达。所述数据总线电路，用于将主机设备写入的数据传输至从机设备；所述数据总线电路包括：两个以上总线接口单元；所述两个以上总线接口单元，用于将主机设备写入的数据，沿单一方向传输。采用上述方案，可以实现多个主机设备与多个从机设备的一一连接，并减少因布线交叉过多而造成的拥塞。而造成的拥塞。而造成的拥塞。


技术研发人员：郑世伟 秦振会 蒋小龙 王永亮 向少卿
受保护的技术使用者：上海禾赛科技有限公司
技术研发日：2022.01.25
技术公布日：2023/8/5