一种SerDes直流平衡编解码装置及方法与流程

一种serdes直流平衡编解码装置及方法
技术领域
1.本发明涉及通讯技术领域，特别涉及一种serdes直流平衡编解码装置及方法。


背景技术：

2.随着信息化设备的不断发展，人们对数据传输的速率和质量的要求越来越高。数据传输的方式主要有串行和并行。随着数据传输速率的提高，通道干扰、时钟同步、通道偏斜、连接线数量等问题阻碍了并行数据传输的发展。在高速数据传输领域，串行传输优势巨大。串行传输将大大减少传输线缆数量，方便布线连接。同时，因为连接线减少，也解决了通道偏斜、通道干扰等问题。进一步，通过时钟信息内嵌至串行数据技术的发展，收发芯片时钟同步的问题也得到解决。因此，在高速数据传输领域，如sata、pci-e、sonet等，均采用了串行数据传输。我们将这类用于串并转换、并串转换电路，统称为serdes电路。
3.serdes电路解决了数据在物理层传输的问题，在串口传输时，常采用cml、vml、lvds等接口协议。常见的串口连接方式，又分为直流耦合、交流耦合两种。直流耦合，将收发器通过线缆直接连接。交流耦合，可通过电容隔离收发器间直流信息，进一步提高了数据传输的质量及可靠性。但是，交流耦合的连接方式，对线缆传输的数据有较高要求，即要求数据具有直流平衡特性，否则会造成传输误码率提高。为了进一步提高数据传输的质量及信号完整性，我们在编码层通过对数据进行编解码，进一步提高数据传输性能。
4.常用的直流平衡编码方式，有曼彻斯特编码、8b/10b编码等。但这些编码，需要引入冗余位来进行扩展，才能达到直流平衡的目的。例如，在传输速率不变的情况下，曼彻斯特编码传递的有效数据仅有50％，8b/10b编码传递的有效数据仅有80％。


技术实现要素：

5.本发明的目的在于提供一种serdes直流平衡编解码装置，本发明实现系统小型化设计，提高系统集成度。本发明的另一目的，是提供一种serdes直流平衡编解码方法，用在serdes直流平衡编解码装置上，在不降低数据传输有效速率的同时，使传输数据具有直流平衡特性。
6.为解决上述技术问题，本发明提供了一种serdes直流平衡编解码装置，包括：
7.直流平衡编码模块，包括：并行数据接收器，用于接收n位并行数据；寄存器1，用于保存接收到的n位并行数据；寄存器2，用于保存上一周期接收到的n位并行数据或初始数据；编码器1，用于对寄存器1、寄存器2的数据进行正极性编码；编码器2，用于对寄存器1、寄存器2的数据进行负极性编码；“01”计数器1，用于对编码器1的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；“01”计数器2，用于对编码器2的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；直流平衡控制器1，用于控制“01”计数器1和“01计数器2”工作，计算已发送数据“01”相差位数是否超阈值t，判断后选择编码器1或编码器2的数据进行传输；并串转换器，用于将n位编码数据转换为1位串行数据输出；锁相环1，用于将本地并行数据时钟n倍频，供并串转换器工作使用；直流平衡解码模块。
8.优选的，所述直流平衡解码模块，包括：串并转换器，用于将1位串行数据转换为n位编码数据输入；寄存器3，用于保存接收到的n位编码数据；寄存器4，用于保存上一周期接收到的n位编码数据或初始数据；解码器1，用于对寄存器1、寄存器2的数据进行正极性解码；解码器2，用于对寄存器1、寄存器2的数据进行负极性解码；“01”计数器3，用于对解码器1的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；“01”计数器4，用于对解码器2的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；直流平衡控制器2，用于控制“01”计数器3和“01计数器4”工作，计算已接收数据“01”相差位数是否超阈值t，判断后选择解码器1或解码器2的数据进行传输；并行数据发送器，用于发送n位并行数据；锁相环2，用于将本地并行数据时钟n倍频，供串并转换器工作使用。
9.本发明还提供了如下技术方案：一种serdes直流平衡编解码装置的编解码方法，包括直流平衡编码方法和直流平衡解码方法。
10.优选的，所述直流平衡编码方法，包括如下步骤：
11.(1)锁相环1，供给稳定的频率为f的时钟信号，为并串转换器提供n倍频时钟；
12.(2)并行数据接收器，接收上级发送的n位并行数据，送至寄存器1；同时，将上一周期寄存器1的数据，传递至寄存器2；并行数据接收工作频率为本地时钟频率f；
13.(3)编码器1对寄存器1和寄存器2的的数据做正极性编码，如异或操作，并通过“01”计数器1计算编码结果“01”数量占优情况；编码器2对寄存器1和寄存器2的数据做负极性编码，如同或操作，并通过“01”计数器2计算编码结果“01”数量占优情况；
14.(4)判断此时直流平衡控制器1统计已发送数据“01”数量差有无超过阈值t，若未超过阈值t，选择上一周期选择的极性对应编码器数据进行传输，然后刷新计算已发送数据“01”数量差；若超过阈值t；则选择上一周期选择的相反极性对应编码器数据进行传输，然后刷新计算已发送数据“01”数量差；
15.(5)将直流平衡控制器1选择的n位编码数据，通过并串转换器转换为1位信号进行串行传输，此时串行数据传输速率为并行接收数据速率的n倍；
16.(6)重复(2)～(5)的编码及传输操作。
17.优选的，所述直流平衡解码方法，包括如下步骤：
18.(1)锁相环2，供给稳定的频率为f的时钟信号，为串并转换器提供n倍频时钟；
19.(2)将串并转换器接收的n位编码数据，送至寄存器3，并通过“01”计数器3计算寄存器3数据“01”数量占优情况；同时，将上一周期寄存器3的数据，传递至寄存器4，并通过“01”计数器4计算寄存器4数据“01”数量占优情况；
20.(3)解码器1对寄存器3和寄存器4的的数据做正极性解码，如异或操作；解码器2对寄存器1和寄存器2的数据做负极性编码，如同或操作；
21.(4)判断此时直流平衡控制器2统计已接收数据“01”数量差有无超过阈值t，若未超过阈值t，选择上一周期选择的极性对应解码器数据进行传输，然后刷新计算已接收数据“01”数量差；若超过阈值t；则选择上一周期选择的相反极性对应编码器数据进行传输，然后刷新计算已发送数据“01”数量差；
22.(5)通过并串转换器将直流平衡控制器2选择的n位解码数据进行并行传输，此时发送的并行数据传输速率与本地输入时钟频率f相同；
23.(6)重复(2)～(5)的解码及传输操作。
24.优选的，所述解码方法中，传输的经直流平衡编码的串行数据，在长时间统计下，传输的“0”、“1”位数相同。
25.本发明与现有技术相比，具有如下有益效果：
26.本发明包括一种serdes直流平衡编解码装置及方法，具体属于通讯技术领域；本发明的serdes直流平衡编解码装置serdes直流平衡编解码装置包括并行数据接收器，寄存器1，寄存器2，编码器1，编码器2，“01”计数器1，“01”计数器2，直流平衡控制器1，并串转换器，锁相环1，串并转换器，寄存器3，寄存器4，解码器1，解码器2，“01”计数器3，“01”计数器4，直流平衡控制器2，并行数据发送器，锁相环2。本发明的serdes直流平衡编解码装置，能够实现serdes直流平衡编解码，实现系统小型化设计，提高系统集成度。而且在不降低数据传输有效速率的同时，使传输数据具有直流平衡特性。
附图说明
27.图1是本发明的serdes直流平衡编解码装置的结构示意图。
28.图2是本发明的serdes直流平衡编码方法流程图。
29.图3是本发明的serdes直流平衡解码方法流程图。
具体实施方式
30.以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
31.如图1所示，本发明提供了一种serdes直流平衡编解码装置，包括serdes直流平衡编码模块、serdes直流平衡解码模块。
32.serdes直流平衡编码模块，包括并行数据接收器，用于接收n位并行数据；寄存器1，用于保存接收到的n位并行数据；寄存器2，用于保存上一周期接收到的n位并行数据或初始数据；编码器1，用于对寄存器1、寄存器2的数据进行正极性编码；编码器2，用于对寄存器1、寄存器2的数据进行负极性编码；“01”计数器1，用于对编码器1的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；“01”计数器2，用于对编码器2的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；直流平衡控制器1，用于控制“01”计数器1、“01计数器2”工作，计算已发送数据“01”相差位数是否超阈值t，判断后选择编码器1或编码器2的数据进行传输；并串转换器，用于将n位编码数据转换为1位串行数据输出；锁相环1，用于将本地并行数据时钟n倍频，供并串转换器工作使用。
33.serdes直流平衡解码模块，包括串并转换器，用于将1位串行数据转换为n位编码数据输入；寄存器3，用于保存接收到的n位编码数据；寄存器4，用于保存上一周期接收到的n位编码数据或初始数据；解码器1，用于对寄存器1、寄存器2的数据进行正极性解码；解码器2，用于对寄存器1、寄存器2的数据进行负极性解码；“01”计数器3，用于对解码器1的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；；“01”计数器4，用于对解码器2的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；；直流平衡控制器2，用于控制“01”计数器3、“01计数器4”工作，计算已接收数据“01”相差位数是否超阈值t，判断后选择解码器1或解码器2的数据进行传输；并行数据发送器，用于发送n位并行数据；锁相环2，用
于将本地并行数据时钟n倍频，供串并转换器工作使用。
34.本发明实施例的一种serdes直流平衡编解码方法应用于serdes直流平衡编解码装置。
35.如图2所示serdes直流平衡编码方法，包含如下步骤：
36.步骤201：锁相环1，供给稳定的频率为f的时钟信号，为并串转换器提供n倍频时钟；
37.步骤202：并行数据接收器，接收上级发送的n位并行数据，送至寄存器1；同时，将上一周期寄存器1的数据，传递至寄存器2；并行数据接收工作频率为本地时钟频率f。
38.步骤203：编码器1对寄存器1和寄存器2的的数据做正极性编码，如异或操作；
39.步骤204：编码器2对寄存器1和寄存器2的数据做负极性编码，如同或操作；
40.步骤205：通过“01”计数器1计算编码结果“01”数量占优情况；
41.步骤206：通过“01”计数器2计算编码结果“01”数量占优情况；
42.步骤207：判断此时直流平衡控制器1统计已发送数据“01”数量差有无超过阈值t；
43.步骤208：若未超过阈值t，进入步骤208，选择上一周期选择的极性对应编码器数据进行传输；
44.步骤209：若超过阈值t，进入步骤209，则选择上一周期选择的相反极性对应编码器数据进行传输；
45.步骤210：刷新计算已发送数据“01”数量差；
46.步骤211：将直流平衡控制器1选择的n位编码数据，通过并串转换器转换为1位信号进行串行传输，此时串行数据传输速率为并行接收数据速率的n倍；
47.如图3所示serdes直流平衡解码方法，包含如下步骤：
48.步骤301：锁相环2，供给稳定的频率为f的时钟信号，为串并转换器提供n倍频时钟；
49.步骤302：将串并转换器接收的n位编码数据，送至寄存器3；同时，将上一周期寄存器3的数据，传递至寄存器4；
50.步骤303：通过“01”计数器3计算寄存器3数据“01”数量占优情况；
51.步骤304：通过“01”计数器4计算寄存器4数据“01”数量占优情况；
52.步骤305：解码器1对寄存器3和寄存器4的的数据做正极性解码，如异或操作；
53.步骤306：解码器2对寄存器1和寄存器2的数据做负极性编码，如同或操作；
54.步骤307：判断此时直流平衡控制器2统计已接收数据“01”数量差有无超过阈值t；
55.步骤308：若未超过阈值t，进入步骤308，选择上一周期选择的极性对应解码器数据进行传输；
56.步骤309：若超过阈值t，进入步骤309则选择上一周期选择的相反极性对应编码器数据进行传输；
57.步骤310：刷新计算已发送数据“01”数量差；
58.步骤311：通过并串转换器将直流平衡控制器2选择的n位解码数据进行并行传输，此时发送的并行数据传输速率与本地输入时钟频率f相同。
59.进一步的，所述的直流平衡编解码方法传输的经直流平衡编码的串行数据，在长时间统计下，传输的“0”、“1”位数相同。
60.所述的直流平衡编解码方法，不引入冗余位的编码方式，不会降低有效数据传输速率。
61.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

技术特征：
1.一种serdes直流平衡编解码装置，其特征在于，包括：直流平衡编码模块，包括：并行数据接收器，用于接收n位并行数据；寄存器1，用于保存接收到的n位并行数据；寄存器2，用于保存上一周期接收到的n位并行数据或初始数据；编码器1，用于对寄存器1、寄存器2的数据进行正极性编码；编码器2，用于对寄存器1、寄存器2的数据进行负极性编码；“01”计数器1，用于对编码器1的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；“01”计数器2，用于对编码器2的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；直流平衡控制器1，用于控制“01”计数器1和“01计数器2”工作，计算已发送数据“01”相差位数是否超阈值t，判断后选择编码器1或编码器2的数据进行传输；并串转换器，用于将n位编码数据转换为1位串行数据输出；锁相环1，用于将本地并行数据时钟n倍频，供并串转换器工作使用；直流平衡解码模块。2.如权利要求1所述的一种serdes直流平衡编解码装置，其特征在于，所述直流平衡解码模块，包括：串并转换器，用于将1位串行数据转换为n位编码数据输入；寄存器3，用于保存接收到的n位编码数据；寄存器4，用于保存上一周期接收到的n位编码数据或初始数据；解码器1，用于对寄存器1、寄存器2的数据进行正极性解码；解码器2，用于对寄存器1、寄存器2的数据进行负极性解码；“01”计数器3，用于对解码器1的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；“01”计数器4，用于对解码器2的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数；直流平衡控制器2，用于控制“01”计数器3和“01计数器4”工作，计算已接收数据“01”相差位数是否超阈值t，判断后选择解码器1或解码器2的数据进行传输；并行数据发送器，用于发送n位并行数据；锁相环2，用于将本地并行数据时钟n倍频，供串并转换器工作使用。3.如权利要求2所述的一种serdes直流平衡编解码装置的编解码方法，其特征在于，包括直流平衡编码方法和直流平衡解码方法。4.如权利要求3所述的一种serdes直流平衡编解码装置的编解码方法，其特征在于，所述直流平衡编码方法，包括如下步骤：(1)锁相环1，供给稳定的频率为f的时钟信号，为并串转换器提供n倍频时钟；(2)并行数据接收器，接收上级发送的n位并行数据，送至寄存器1；同时，将上一周期寄存器1的数据，传递至寄存器2；并行数据接收工作频率为本地时钟频率f；(3)编码器1对寄存器1和寄存器2的的数据做异或操作进行正极性编码，并通过“01”计
数器1计算编码结果“01”数量占优情况；编码器2对寄存器1和寄存器2的数据做同或操作进行负极性编码，并通过“01”计数器2计算编码结果“01”数量占优情况；(4)判断此时直流平衡控制器1统计已发送数据“01”数量差有无超过阈值t，若未超过阈值t，选择上一周期选择的极性对应编码器数据进行传输，然后刷新计算已发送数据“01”数量差；若超过阈值t；则选择上一周期选择的相反极性对应编码器数据进行传输，然后刷新计算已发送数据“01”数量差；(5)将直流平衡控制器1选择的n位编码数据，通过并串转换器转换为1位信号进行串行传输，此时串行数据传输速率为并行接收数据速率的n倍；(6)重复(2)～(5)的编码及传输操作。5.如权利要求4所述的一种serdes直流平衡编解码装置的编解码方法，其特征在于，所述直流平衡解码方法，包括如下步骤：(1)锁相环2，供给稳定的频率为f的时钟信号，为串并转换器提供n倍频时钟；(2)将串并转换器接收的n位编码数据，送至寄存器3，并通过“01”计数器3计算寄存器3数据“01”数量占优情况；同时，将上一周期寄存器3的数据，传递至寄存器4，并通过“01”计数器4计算寄存器4数据“01”数量占优情况；(3)解码器1对寄存器3和寄存器4的的数据做异或操作进行正极性解码；解码器2对寄存器1和寄存器2的数据做同或操作进行负极性编码；(4)判断此时直流平衡控制器2统计已接收数据“01”数量差有无超过阈值t，若未超过阈值t，选择上一周期选择的极性对应解码器数据进行传输，然后刷新计算已接收数据“01”数量差；若超过阈值t；则选择上一周期选择的相反极性对应编码器数据进行传输，然后刷新计算已发送数据“01”数量差；(5)通过并串转换器将直流平衡控制器2选择的n位解码数据进行并行传输，此时发送的并行数据传输速率与本地输入时钟频率f相同；(6)重复(2)～(5)的解码及传输操作。6.如权利要求3～5任一项所述的一种serdes直流平衡编解码装置的编解码方法，其特征在于，所述解码方法中，传输的经直流平衡编码的串行数据，在长时间统计下，传输的“0”、“1”位数相同。

技术总结
本发明涉及通讯技术领域，特别涉及一种SerDes直流平衡编解码装置及方法。包括：直流平衡编码模块和直流平衡解码模块，直流平衡编码模块包括：并行数据接收器，用于接收N位并行数据；寄存器1，用于保存接收到的N位并行数据；寄存器2，用于保存上一周期接收到的N位并行数据或初始数据；编码器1，用于对寄存器1、寄存器2的数据进行正极性编码；编码器2，用于对寄存器1、寄存器2的数据进行负极性编码；“01”计数器1，用于对编码器1的数据进行“01”计数，判断编码位中“0”占多数还是“1”占多数。本发明能够实现系统小型化设计，提高系统集成度。而且在不降低数据传输有效速率的同时，使传输数据具有直流平衡特性。有直流平衡特性。有直流平衡特性。


技术研发人员：谢雨蒙 邹家轩 王展锋 任杰
受保护的技术使用者：中国电子科技集团公司第五十八研究所
技术研发日：2023.05.29
技术公布日：2023/8/9