一种延迟可调节的数字脉宽调制器

1.本发明涉及数字脉宽调制器，尤其涉及一种延迟可调节的数字脉宽调制器。


背景技术：

2.随着半导体技术与工艺、第五代移动通信技术的迅速发展，便携式的电子设备正在成为人们工作和日常生活不可缺少的部分。便携式设备的电源为整个设备系统提供能量，电源的质量也就决定着便携性电子设备的各种性能指标。与传统模拟开关电源相比，数字开关电源具有高性能、高可靠性并且具有设计的灵活性等优点。数字开关电源对信号的采样精度要求很高，需要同时满足其内部的模拟数字转换器(analog-to-digital converter,adc)模块以及数字脉冲宽度调制器模块的分辨率要求，否则会导致环路振荡现象,使得系统无法正常工作。因此，高精度高稳定性的dpwm模块成为研究热点。
3.dpwm架构主要可以分为传统dpwm架构和混合型dpwm架构。而传统dpwm架构又可以分为三类，分别是计数器-比较器型dpwm、延迟线型dpwm、相移型dpwm。
4.计数器-比较器形式的dpwm是最理想也是最简单的结构，具有较高的线性调节性能。但是要达到较高分辨率时，就要提高系统输入时钟的频率。因此，这种形式的dpwm适用于低开关频率的场合。延迟线型dpwm架构相较于计数器-比较器dpwm架构，使用较低频率的系统时钟，可以实现更高的分辨率。但是需要更多的工艺面积，并且外部因素如工艺、电压、温度(process-voltage-temperature,pvt)改变时影响更大，导致输出与输入命令的非线性。相移型dpwm架构是基于fpga内嵌的数字时钟管理(digital clock manager,dcm)模块实现的。该架构的分辨率取决于dcm模块的数量，并且对移相后的获得的时钟同步性要求很高。综上所述，单一的传统dpwm架构难以实现理想的dpwm，近年来的新设计几乎都采用了混合型架构的dpwm。
5.但是无论是单一的传统dpwm架构还是较为先进的混合型dpwm架构，由于没有反馈、自动调节功能，在外部条件改变时，很难得到较为理想的输出波形，即架构的稳定性较差。例如当外界温度等因素发生变化时，最终的输出占空比的误差都会相对较大，而且发生的这种变化越大，那么输出的误差也就越大。


技术实现要素：

6.本发明的目的在于提供一种延迟可调节的数字脉宽调制器，以解决现有的dpwm模块在输入时钟频率发生抖动时，导致输出脉冲波形的线性度以及占空比精度降低的问题。
7.实现本发明目的技术解决方案为：
8.一种延迟可调节的数字脉宽调制器，由计数器-比较器模块、延迟线模块、延迟调节模块、rs触发器构成。输入时钟为clk，该时钟的周期为t
clk
，输入时钟clk为计数器-比较器模块提供时钟信号。(a+b)-bit的输入占空比信号记为duty[a+b-1:0]，其中a是duty[a+b-1:0]的高位位数，b是duty[a+b-1:0]的低位位数，其中b-bit的低位占空比信号duty[b-1:0]输入到延迟调节模块，延迟调节模块输出的延迟线调节信号duty_reg[b-1:0]作为多
路选择器的控制信号，控制多路选择器选择非均匀延迟线上的延迟时间不同的延迟信号作为其输出信号reset1；将a-bit的高位占空比信号duty[a+b-1:b]输入计数器-比较器模块，当计数值为0时，计数器-比较器模块输出置位信号set并输入到rs触发器的置位端；当计数值等于duty[a+b-1:b]时，计数器-比较器模块输出一级复位信号reset并输入到延迟线模块，延迟线模块根据延迟线调节信号duty_reg[b-1:0]选择相应的延迟路径并输出二级复位信号reset1，reset1输入到rs触发器的复位端。rs触发器根据有效的置位信号set和二级复位信号reset1得到输出脉宽信号wave_out。
[0009]
进一步地，所提出的延迟线模块的输入信号有一级复位信号reset、可调节延迟单元控制字信号cwd以及延迟线调节信号duty_reg[b-1:0]。其中，reset信号作为非均匀延迟线输入信号；cwd信号控制非均匀延迟线上的可调节延迟单元的延迟时间；duty_reg[b-1:0]信号控制多路选择器选择非均匀延迟线上的延迟时间不同的延迟信号作为其输出信号。延迟线模块的输出信号有频率相同相位不同的脉冲信号dt0、dt
m-1
、dtm以及二级复位信号reset1。通过已有技术判断dt0、dt
m-1
、dtm信号的相位关系来判定该延迟线的总延迟时间是否等于系统输入时钟周期t
clk
；reset1作为rs触发器的复位信号。
[0010]
延迟线模块由非均匀的延迟线以及多路选择器组成，非均匀延迟线具有m个延迟时间不可调的延迟单元del和n个延迟时间可调节的延迟单元del。其特征在于，m个相同的不可调节延迟单元，其延迟时间固定，记为t0；n个结构相同的可调节延迟单元，每个可调节延迟单元的延迟时间范围为：
[0011]
t1≤t
aju
≤t2(t1＜t2)
[0012]
其中，t
aju
是每个可调节延迟模块的延迟时间，t1是可调延迟单元的延迟最小值，t2是可调节延迟单元的延迟最大值。为了确保dpwm的线性度，延迟线的总延迟时间要等于系统输入时钟周期t
clk
，关系式为：
[0013]
t
clk
＝m
·
t0+n
·
t
aju
[0014]
当输入时钟clk的频率发生变化时，即其时钟周期变为tc'
lk
时，为保持dpwm的线性，部分或全部可调节延迟单元根据延迟调节模块输出的可调节延迟单元控制字信号cwd调节自身的延迟时间来满足线性要求。根据可调节延迟单元的延时时间范围，可知该dpwm可调节的输入时钟clk的周期变化范围为：
[0015]m·
t0+n
·
t1≤tc'
lk
≤m
·
t0+n
·
t2[0016]
多路选择器的功能是根据延迟线调节信号duty_reg[b-1:0]选择非均匀延迟线上的相应的延迟路径作为延迟线模块的输出信号，即选择reset信号经过非均匀延迟线上的不同个数的延迟单元后的延迟信号作为其输出信号reset1。
[0017]
进一步地，所提出的延迟调节模块的输入信号有低位占空比信号duty[b-1:0]以及来自延迟线模块的脉冲信号dt0、dt
m-1
、dtm。输出信号有可调节延迟单元控制字信号cwd以及延迟线调节信号duty_reg[b-1:0]。其中，duty[b-1:0]信号是duty_reg[b-1:0]信号的基准，duty_reg[b-1:0]的数值在duty[b-1:0]的数值附近变动，其余输入以及输出信号在上述已经提及。延迟调节模块的实现过程为：
[0018]
在输入时钟clk的频率发生变化时，输出cwd信号控制延迟线上的可调节延迟单元，使延迟线上的总延迟时间等于输入时钟clk的周期t
clk
，该功能在上述已经提及；在输入时钟clk的频率发生变化时，输出duty_reg[b-1:0]信号，控制多路选择器选择误差最小的
延迟路径，得到与理论值误差最小的输出脉冲波形占空比，称为占空比调节功能。占空比调节功能实现的过程为：延迟调节模块接收b-bit的低位占空比信号duty[b-1:0]，在输入时钟clk频率改变时，判断在多路选择器选择m+n个延迟路径中的某一个路径时，输出脉宽信号的占空比与理论值的误差最小，然后将路径对应的控制命令传递到duty_reg[b-1:0]信号，duty_reg[b-1:0]信号选通多路选择器对应的引脚，实现占空比精度调节，其具体步骤为：
[0019]
①
计算输出信号的占空比duty：假设k是duty[b-1:0]对应的十进制数，j是duty[a+b-1:b]对应的十进制数，不可调节延迟单元的个数m、可调节延迟单元的个数n，当输入时钟clk频率发生改变时，输出信号的占空比duty表达式为：
[0020][0021]
其中0≤k≤m-1时，l＝k，p＝0；m≤k≤m+n-1时，l＝m，p＝k-m。
[0022]
②
计算每个延迟单元输出占空比与dpwm的理想占空比的误差值e：
[0023][0024]
③
对比误差值e与延迟单元延迟时间并得到最小误差值：
[0025]
其中误差最小值为：e
min
＝min{e0,e1,
…
,e
m+n-1
},当误差为e
min
时的k值记为k
aju
，其对应的二进制数即为duty_reg[b-1:0]的值。
[0026]
多路选择器根据duty_reg[b-1:0]信号选通对应的引脚并输出二级复位信号reset1，最终得到占空比误差最小的输出脉宽波形。
[0027]
本发明与现有技术相比，其显著优点为：(1)与没有自动调节功能的架构相比，在分辨率相同的条件下，在外部因素改变时，具有更高精度与更高的稳定性；(2)与具有自动调节的架构相比，不仅关注dpwm的线性问题，同时提高了输出脉宽波形的占空比精度。
[0028]
下面结合附图对本发明做进一步详细描述。
附图说明
[0029]
图1为由计数器-延迟线的延迟可调节的数字脉宽调制器的总体架构图。
[0030]
图2为输入占空比命令duty位宽为10-bit时dpwm的顶层结构图。
[0031]
图3为延迟调节模块的内部结构图。
[0032]
图4为延迟线上的可调节延迟单元的内部结构图。
具体实施方式
[0033]
本发明提出的一种延迟可调节的dpwm总体架构如附图1所示，其中可调节延迟单元的作用是：在外部环境变化导致输入时钟clk的频率发生变化时，保持输入占空比命令duty[a+b-1:0]与输入信号的线性。延迟调节模块的作用是：检测输入时钟的频率是否发生变化，在频率发生变化时，控制可调节延迟单元的延迟时间，来减小频率变化带来的影响，并减小输出脉宽信号占空比与理论值的误差。该数字脉宽调制器获得输出信号的方式为：对于(a+b)-bit的输入占空比命令duty[a+b-1:0]，其中b-bit低位占空比信号duty[b-1:0]
先输出到延迟调节模块，经过延迟调节模块后输出的延迟线调节信号duty_reg[b-1:0]作为多路选择器的控制信号，选择延迟线输出具有不同延迟时间的大小的延迟信号；将a-bit高位占空比信号duty[a+b-1:b]输入计数-比较电路，和计数器的计数进行比较。计数为0时，得到置位信号set，输入到rs触发器的置位端；计数等于duty[a+b-1:b]时，得到一级复位信号reset，经由延迟线模块后得到二级复位信号reset1输入到rs触发的复位端，最终得到dpwm的输出波形。
[0034]
以占空比命令duty[9:0]的位宽是10-bit为例，其中输入计数器-比较器模块的高位占空比命令duty[9:5]为5-bit，输入延迟调节模块的低位占空比命令duty[4:0]为5-bit。不可调节延迟单元的数量为m＝31，可调节延迟单元的数量为n＝4。同时为了简化占空比精度调节过程，可调节延迟单元不受到duty_reg[b-1:0]信号的调节。那么此时的dpwm结构如附图2所示。延迟控制单元的内部功能模块如附图3所示，延迟可调节单元的内部结构如附图4所示，可调节延迟单元由4个相同的逻辑与门和4个相同的选择器构成，其中逻辑与门的延迟为t
and
，选择器的延迟为t
mux
，并形成4路延迟时间不同的路径，每条延迟路径都有且只有一个逻辑与门。每个可调节延迟单元的延迟路径的选择由响应的4-bit控制字cwd0[3:0]、cwd1[3:0]、cwd2[3:0]、cwd3[3:0]所控制，初始延迟时间t
aju
的表达式如下：
[0035]
t
aju
＝t
and
+p
·
t
mux
(1≤p≤4)
[0036]
其中，p代表延迟路径上选择器的数目。可调节模块的控制字由延迟调节模块提供。另外，要满足延迟线模块上的总延迟与输入时钟周期t
clk
相同，即在初始状态下：
[0037]
t
clk
＝31t0+4(t
and
+p
·
t
mux
)(1≤p≤4)
[0038]
当外部环境影响，使输入时钟周期变化为tc'
lk
时，可调节单元需要调节延迟时间，满足下式：
[0039]
t'
clk
＝31t0+4t
and
+p0·
t
mux
+p1·
t
mux
+p2·
t
mux
+p3·
t
mux
[0040]
其中，p0～p3分别代表对应的可调节延迟单元中延迟路径上的选择器的个数，并且p0～p3的取值范围与p的取值范围相同。这意味着该调制器的可调节的输入时钟周期变化的范围是：
[0041]
31t0+4t
and
+4t
mux
≤t'
clk
≤31t0+4t
and
+16t
mux
[0042]
如图4所示，可调节延迟模块的内部由一条延迟顺序明显的路径。其中数据选择信号s[3:0]与数据输入信号d[3:0]、输出信号co[3:0]之间的关系为：当s[i]＝1时，选择器选择对应的co[i+1]作为输出端的信号；当s[i]＝0时，选择器选择对应的d[i]作为输出端的信号，i的取值范围是0≤i≤3，当s[3]＝1时，选择器选择的是初始化信号cyinit，将该初始化信号设置为cyinit＝0；此外，为了保证延迟路径上选择器的个数符合控制字cwdk[3:0]，即当cwdk[3:0]分别为4'b1000、4'b0100、4'b0010、4'b0001时，可调节延迟单元的延迟路径上选择器的个数依次为4、3、2、1，需要s[i]与d[i]符合下式：
[0043]
s[i]＝～d[i]
[0044]
延迟调节模块具有边沿误差检测与延迟调节控制功能。如附图3所示，延迟调节模块的延迟检测模块的输入信号为dt0,dt1,dt2。dt0是复位信号进入延迟模块线之前的信号，dt1是复位信号经过31个固定延迟单元和2个可调节延迟单元后的信号，dt2是复位信号经过整个延迟线模块后的信号，这三个信号的区别只是相位不同。该模块在dt0的下降沿采样，当处于初始状态时，检测到dt2信号的上升沿，并且检测到此时dt1处于高电平；如果时钟频
率降低，此时检测不到dt2信号的上升沿，并且检测到此时dt1信号处于高电平，那么该延迟调节模块改变4-bit的控制字，来增加可调节延迟单元的延迟时间，补足频率减小带来的误差；如果时钟频率升高，此时检测不到dt2信号的上升沿，同时检测到dt1信号处于低电平，那么该延迟调节模块改变4-bit的控制字，来减少可调节延迟单元的延迟时间，削减频率增大带来的误差。
[0045]
延迟可调节单元的控制字是由移位寄存器shift[15:0]提供的，该寄存器的位宽是16-bit，将移位寄存器的数据分为4组，构成4个控制字cwd[3:0],每个控制字对应一个可调节延迟单元。当延迟调节模块检测到由外部因素变化引起的误差时，发送2-bit误差信号err[1:0]至移位寄存器。误差信号err[1:0]代表该模块在dt0下降沿采样时，dt1和dt2信号的状态；err[1]＝1表示检测到dt2信号的上升沿；err[1]＝0则相反。err[0]＝1表示检测到dt1信号的处于高电平；err[0]＝0则相反。err[1:0]＝2'b01时移位寄存器进行左移、err[1:0]＝2'b00时移位寄存器右移、err[1:0]＝2'b11时移位寄存器不移动。
[0046]
每个延迟单元内有4条延迟时间不同的路线，那么可知每个控制字应有且只有4个状态。将移位寄存器数据设置为shift[15:0]＝16'b1111_0000_0000_0000，要确保无论移位寄存器左移一位还是右移一位，延迟线上的延迟时间的增量或减量都为一个选择器的延迟时间t
mux
。同时也要避免每个控制字信号出现极限跳变的现象，即移位寄存器在某个状态下左移或右移一位的时候，控制字信号从cwdq[3:0]＝4'b1000改变为cwdq[3:0]＝4'b0001，或是出现反向改变的情况。同时，整个移位寄存器的16-bit都参与调节过程，如果超出边界范围限制，会出现结果与所需不符合的现象。考虑到每个可调节延迟单元的控制字信号cwdq[3:0]的调节范围，同时需要将移位寄存器的全部的16-bit设置调节范围。根据上述要求可知移位寄存器shift[15:0]给4个控制字的初始分配情况如下所示：
[0047]
表1移位寄存器信号分配情况
[0048] cwdq[3]cwdq[2]cwdq[1]cwdq[0]cwd0[3][15][11][7]cwd1[5][1][13][9]cwd2[2][14][10][6]cwd3[4][0][12][8]
[0049]
那么，延迟线模块的初始的延迟使时间为：
[0050]
t
clk
＝31t0+4t
and
+6t
mux
[0051]
当外部环境发生变化导致输入信号clk频率改变时，要保证调制器的输出占空比保持不变，需要满足下式：
[0052][0053]
其中，u代表duty[9:5]对应的十进制数，v代表duty_reg[4:0]对应的十进制数。tc'
lk
代表改变后的时钟的周期，δt代表延迟线上的延迟偏移量。可得δt的表达式为：
[0054][0055]
根据tc'
lk
的范围，可以得到经过延迟调节后duty_reg[4:0]信号对应的十进制数
v'的范围是：
[0056][0057]
为了保持输出信号的占空比更加符合输入占空比命令，需要对延迟偏移量δt进行补偿。
[0058]
假设t0＝1ns，t
and
＝1ns，t
mux
＝0.5ns时，根据上式v'的在可调节的范围，当输入时钟clk频率降低至极限时，t'
clk
/t
clk
＝1.075，意味着，duty[4:0]对应的值越大，δt就越大。可以将duty[4:0]对应占空比命令进行分段，得到误差最小的补偿方式。理论上，当duty[4:0]对应的十进制值为1～6时，duty_reg[4:0]的值在duty[4:0]的基础上不改变时，误差值最小，其中最大的误差为0.45ns；duty[4:0]对应的十进制值为7～19时，duty_reg[4:0]的值在duty[4:0]的基础上加1，误差值最小，其中最大的误差为0.475ns；duty[4:0]对应的十进制值为20～28时，duty_reg[4:0]的值在duty[4:0]的基础上加2，误差值最小，其中最大的误差为0.5ns；duty[4:0]对应的十进制值为29～31时，则超出补偿限度；当输入时钟clk频率升高至极限时，同样采用分段的方式进行补偿。所以，当明确知道延迟线模块上t0、t
and
以及t
mux
的延迟时间时，可经过简单计算后进行对该dpwm架构延迟偏移量的补偿。
[0059]
本发明在输入时钟频率抖动时，通过延迟控制模块调节延迟线上的延迟时间，保持dpwm的线性并通过选择延迟线上最优的延迟单元的数目，提高了输出脉冲波形的精度。
[0060]
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明，在此描述的本发明可以有许多变化，这种变化不能人为偏离本发明的精神和范围。因此，所有对本领域技术人员显而易见的改变，都应包括在本权利要求书的涵盖范围之内。

技术特征：
1.一种延迟可调节的数字脉宽调制器，包括计数器-比较器模块、延迟线模块、延迟调节模块和rs触发器，其特征在于：所述延迟线模块由非均匀延迟线以及多路选择器组成，延迟调节模块用于确定并输出延迟线调节信号duty_reg[b-1:0]，延迟线调节信号duty_reg[b-1:0]为多路选择器的控制信号，控制多路选择器选择非均匀延迟线上的延迟时间不同的延迟信号作为其输出信号reset1，将(a+b)-bit的输入占空比信号记为duty[a+b-1:0]，其中a是duty[a+b-1:0]的高位位数，b是duty[a+b-1:0]的低位位数；当计数值为0时，计数器-比较器模块输出置位信号set并输入到rs触发器的置位端，当计数值等于duty[a+b-1:b]时，计数器-比较器模块输出一级复位信号reset并输入到延迟线模块，延迟线模块根据延迟调节模块输出的延迟线调节信号duty_reg[b-1:0]选择相应的延迟路径并输出二级复位信号reset1，reset1输入到rs触发器的复位端，rs触发器根据有效的置位信号set和二级复位信号reset1得到输出脉宽信号。2.根据权利要求1所述的一种延迟可调节的数字脉宽调制器，其特征在于：所述非均匀延迟线包括m个延迟时间不可调的延迟单元del和n个延迟时间可调节的可调节延迟单元del，每个可调节延迟单元del的延迟时间范围为：t1≤t
aju
≤t2(t1＜t2)其中，t
aju
是每个可调节延迟单元的延迟时间，t1是可调节延迟单元的延迟最小值，t2是可调节延迟单元的延迟最大值。3.根据权利要求2所述的一种延迟可调节的数字脉宽调制器，其特征在于：所述非均匀延迟线的总延迟时间等于系统输入时钟周期t
clk
，具体为：t
clk
＝m
·
t0+n
·
t
aju
其中，t0为不可调节延迟单元del的延迟时间。4.根据权利要求3所述的一种延迟可调节的数字脉宽调制器，其特征在于：所述延迟调节模块确定延迟线调节信号duty_reg[b-1:0]具体包括：计算输出信号的占空比duty；计算每个延迟单元输出占空比与dpwm的设定占空比的误差值e；对比误差值e与延迟单元延迟时间并得到最小误差值，其中误差最小值为：e
min
＝min{e0,e1,
…
,e
m+n-1
},当误差为e
min
时的k值记为k
aju
，其对应的二进制数即为duty_reg[b-1:0]的值。5.根据权利要求4所述的一种延迟可调节的数字脉宽调制器，其特征在于：假设k是duty[b-1:0]对应的十进制数，j是duty[a+b-1:b]对应的十进制数，所述占空比duty为：其中0≤k≤m-1时，l＝k，p＝0；m≤k≤m+n-1时，l＝m，p＝k-m。6.根据权利要求4所述的一种延迟可调节的数字脉宽调制器，其特征在于：所述误差值为：其中，k是duty[b-1:0]对应的十进制数，j是duty[a+b-1:b]对应的十进制数。
7.根据权利要求2所述的一种延迟可调节的数字脉宽调制器，其特征在于：所述延迟时间不可调的延迟单元的数量m＝31，可调节延迟单元的数量n＝4。8.根据权利要求7所述的一种延迟可调节的数字脉宽调制器，其特征在于：所述可调节延迟单元由4个相同的逻辑与门和4个相同的选择器构成，其中逻辑与门的延迟为t
and
，选择器的延迟为t
mux
，形成4路延迟时间不同的路径，每条延迟路径都有且只有一个逻辑与门。

技术总结
本发明提出了一种延迟可调节的数字脉宽调制器，包括计数器-比较器模块、延迟线模块、延迟调节模块和RS触发器，所述延迟线模块由非均匀延迟线以及多路选择器组成，利用延迟时间非均匀的延迟单元构成可调节的延迟线，在输入时钟频率抖动时，通过延迟控制模块调节延迟线上的延迟时间，保持DPWM的线性并通过选择延迟线上最优的延迟单元的数目，提高输出脉冲波形的精度。本发明用以解决现有的DPWM模块在输入时钟频率发生抖动时，导致输出脉冲波形的线性度以及占空比精度降低的问题。度以及占空比精度降低的问题。度以及占空比精度降低的问题。


技术研发人员：王冲 李春琦 孙大鹰 姚宇 邹浩
受保护的技术使用者：南京理工大学
技术研发日：2023.05.18
技术公布日：2023/8/14