时序故障检测电路、芯片及电子装置的制作方法

1.本公开涉及集成电路技术领域，具体涉及一种时序故障检测电路、芯片及电子装置。


背景技术：

2.现代集成电路中通常含有大量有源器件(例如半导体场效应晶体管)和无源器件(例如电阻电容电感等)，它们的特性都会受到工艺电压温度(process voltage temperature，pvt)偏差的影响。在现代芯片(integrated circuit chip，ic)设计中往往会通过预留时序余量的方式保证芯片在最坏情况的pvt环境下也能够正常工作。但是最坏情况的发生次数和频率都是有限的，不能因顾及最坏情况的风险而舍弃掉了设计的择优性质，应当合理地引进时序监测技术在最大程度上避免电路性能的缩减和功耗的浪费。
3.相关技术中，在自适应电压调节技术中所使用的监控单元有基于时序预测的监控单元、跳变检测器(transition detector)、以razor为代表的出错改错单元及其各类改进型结构等。然而，这些单元各自有其不足，例如有些额外附加电路很少，面积代价较小，但是其工作电压难以降低到低电压状态或者在不同工艺下所表现出的稳定性不够；再例如有些低电压下的工作情况较为稳定，但是硬件开销较大，面积和功耗代价大、设计复杂等。
4.如此，亟待需要设计一种时序检测电路，以简化电路结构、降低硬件开销，并能够在低电压下工作。


技术实现要素：

5.为了解决相关技术中的问题，本公开实施例提供一种时序故障检测电路、芯片及电子装置。
6.第一方面，本公开实施例中提供了一种时序故障检测电路，包括：触发器单元、第一传输门和异或门；
7.其中，所述触发器单元的第一端连接于所述第一传输门的第一端，所述触发器单元的第二端连接于所述异或门的第一端，所述触发器单元的第三端接收第一时钟信号，所述触发器单元的第四端接收与所述第一时钟信号反相的第二时钟信号，所述触发器单元的第一端用于接收输入信号，所述触发器单元用于在所述第一时钟信号为低电平时通过所述触发器单元的第二端输出第一输入数据；
8.所述第一传输门的第二端连接于所述异或门的第二端，所述第一传输门的第三端接收第三时钟信号，所述第一传输门的第四端接收与所述第三时钟信号反相的第四时钟信号，所述第三时钟信号的上升沿比所述第一时钟信号的上升沿提前目标时长，所述第一传输门用于在所述第三时钟信号为低电平时通过所述第一传输门的第二端输出第二输入数据；
9.所述异或门用于根据在所述目标时长内通过所述异或门的第一端输入的第一输入数据和所述异或门的第二端输入的第二输入数据确定时序故障预警信号，并通过所述异
或门的第三端输出所述时序故障预警信号，所述时序故障预警信号用于调节系统电路的电压。
10.本公开实施例一种可能的实现方式中，所述异或门具体用于在所述目标时长内通过所述异或门的第一端输入的所述第一输入数据和所述异或门的第二端输入的所述第二输入数据相同的情况下输出逻辑值为0的时序故障预警信号，所述逻辑值为0的时序故障预警信号用于指示所述系统电路的电压的时序余量宽松；或者，
11.所述异或门具体用于在所述目标时长内通过所述异或门的第一端输入的第一输入数据和所述异或门的第二端输入的第二输入数据不同的情况下输出逻辑值为1的时序故障预警信号，所述逻辑值为1的时序故障预警信号用于指示所述系统电路的电压的时序余量紧张。
12.本公开实施例一种可能的实现方式中，所述时序故障检测电路还包括电压控制模块；
13.其中，所述电压控制模块的输入端连接于所述异或门的第三端，所述电压控制模块的输出端连接于所述系统电路；
14.在所述异或门通过所述异或门的第三端输出逻辑值为0的时序故障预警信号时，所述逻辑值为0的时序故障预警信号用于控制所述电压控制模块降低所述系统电路的电压；或者，
15.在所述异或门通过所述异或门的第三端输出逻辑值为1的时序故障预警信号时，所述逻辑值为1的时序故障预警信号用于控制所述电压控制模块停止降低所述系统电路的电压。
16.本公开实施例一种可能的实现方式中，所述第一传输门包括：第一n型金属-氧化物半导体场效应晶体管mosfet和第一p型金属-氧化物半导体场效应晶体管mosfet；
17.其中，所述第一n型mosfet的第一端连接于所述第一p型mosfet的第一端并连接于所述触发器单元的第一端，所述第一n型mosfet的第二端连接于所述第一p型mosfet的第二端并连接于所述异或门的第二端，所述第一n型mosfet的栅端接收所述第三时钟信号，所述第一p型mosfet的栅端接收所述第四时钟信号。
18.本公开实施例一种可能的实现方式中，所述触发器单元包括第二传输门，所述第二传输门包括：第二n型mosfet和第二p型mosfet；
19.其中，所述第二n型mosfet的第一端连接于所述第二p型mosfet的第一端并连接于所述第一传输门的第一端，所述第二n型mosfet的第二端连接于所述第二p型mosfet的第二端并连接于所述异或门的第一端，所述第二n型mosfet的栅端接收所述第一时钟信号，所述第二p型mosfet的栅端接收所述第二时钟信号。
20.本公开实施例一种可能的实现方式中，所述时序故障检测电路还包括时钟信号生成单元，所述时钟信号生成单元包括：时钟源、延时单元和或门；
21.其中，所述时钟源的第一端连接于所述延时单元的第一端，所述时钟源的第一端连接于所述或门的第一输入端，所述时钟源用于生成电路外部时钟信号，并通过所述时钟源的第一端输出所述电路外部时钟信号；
22.所述延时单元的第二端连接于所述或门的第二输入端，所述延时单元用于对通过所述延时单元的第一端输入的所述电路外部时钟信号延迟所述目标时长产生传统时钟信
号，并通过所述延时单元的第二端输出所述传统时钟信号；
23.所述或门的输出端连接于所述第一传输门的第三端，所述或门用于对通过所述或门的第一输入端输入的所述电路外部时钟信号和通过所述或门的第二输入端输入的所述传统时钟信号进行逻辑或运算得到所述第三时钟信号，并通过所述或门的输出端输出所述第三时钟信号。
24.本公开实施例一种可能的实现方式中，所述触发器单元由主锁存器和从锁存器组成；所述主锁存器包括第一反相器、第二传输门和基于反相器的第一双稳态结构；所述从锁存器包括第三传输门、基于反相器的第二双稳态结构和第二反相器；
25.所述主锁存器的输入端连接于所述第一反相器的第一端，所述第一反相器的第二端连接于所述第二传输门的第一端，所述第二传输门的第二端连接于所述基于反相器的第一双稳态结构的第一端；
26.所述从锁存器的输入端连接于所述基于反相器的第一双稳态结构的第二端并连接于所述第三传输门的第一端，所述第三传输门的第二端连接于所述基于反相器的第二双稳态结构的第一端，所述基于反相器的第二双稳态结构的第二端连接连接于所述第二反相器的第一端，所述第二反相器的第二端连接于所述锁存器的输出端；
27.其中，所述第二传输门的第一端连接于所述第一传输门的第一端，所述第二传输门的第二端连接于所述异或门的第一端。
28.本公开实施例一种可能的实现方式中，所述目标时长位于所述系统电路中目标路径延时的10％至所述目标路径延时的20％之间。
29.本公开实施例一种可能的实现方式中，所述时序故障检测电路的工作电压位于0.6伏特至1.1伏特之间。
30.第二方面，本公开实施例中提供了一种芯片，包括如上述第一方面及第一方面的所有可能实现方式中任一种的电路。
31.第三方面，本公开实施例中提供了一种电子装置，包括如第二方面所述的芯片。
32.根据本公开实施例提供的时序故障检测电路，在传统的时序监测触发器单元上增加了一个传输门和异或门，并基于相比传统时钟信号的上升沿提前的时钟信号确定检测窗口，从而在该检测窗口内异或门通过对触发器单元和该一个传输门输出的数据进行逻辑运算，输出时序故障预警信号实现对时序错误的预测，如此在保证系统电路在最坏情况的pvt环境下能够正常工作的前提下，该时序故障检测电路能够在低电压状态下正常稳定地工作，并能合理控制该时序故障检测电路附加产生的面积开销。
附图说明
33.结合附图，通过以下非限制性实施方式的详细描述，本公开的其它特征、目的和优点将变得更加明显。在附图中：
34.图1示出根据本公开实施例的时序故障检测电路的示意图。
35.图2示出根据本公开实施例的时序故障检测电路的另一示意图。
36.图3示出根据本公开实施例的时序故障检测电路的再一示意图。
37.图4示出根据本公开实施例的时序故障检测电路的又一示意图。
38.图5示出根据本公开实施例的时序故障检测电路的工作时序图。
39.图6示出根据本公开实施例的时序故障检测电路中时钟信号生成单元的示意图。
40.图7示出根据本公开实施例的时序故障检测电路的仿真波形图。
具体实施方式
41.下文中，将参考附图详细描述本公开的示例性实施例，以使本领域技术人员可容易地实现它们。此外，为了清楚起见，在附图中省略了与描述示例性实施例无关的部分。
42.在本公开中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。
43.另外还需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
44.在本公开中，如涉及对用户信息或用户数据的获取操作或向他人展示用户信息或用户数据的操作，则所述操作均为经用户授权、确认，或由用户主动选择的操作。
45.上文中提及，现代集成电路中通常含有大量有源器件(例如半导体场效应晶体管)和无源器件(例如电阻电容电感等)，它们的特性都会受到工艺电压温度(process voltage temperature，pvt)偏差的影响。在现代芯片(integrated circuit chip，ic)设计中往往会通过预留时序余量的方式保证芯片在最坏情况的pvt环境下也能够正常工作。但是最坏情况的发生次数和频率都是有限的，不能因顾及最坏情况的风险而舍弃掉了设计的择优性质，应当合理地引进时序监测技术在最大程度上避免电路性能的缩减和功耗的浪费。
46.相关技术中，在自适应电压调节技术中所使用的监控单元有基于时序预测的监控单元、跳变检测器(transition detector)、以razor为代表的出错改错单元及其各类改进型结构等。然而，这些单元各自有其不足，例如有些额外附加电路很少，面积代价较小，但是其工作电压难以降低到低电压状态或者在不同工艺下所表现出的稳定性不够；再例如有些低电压下的工作情况较为稳定，但是硬件开销较大，面积和功耗代价大、设计复杂等。
47.如此，亟待需要设计一种时序检测电路，以简化电路结构、降低硬件开销，并能够在低电压下工作。
48.基于上述技术缺陷，本公开实施例提供一种时序故障检测电路，该时序故障检测电路是在传统的时序监测触发器单元上增加了一个传输门和异或门，并基于相比传统时钟信号的上升沿提前的时钟信号确定检测窗口，从而在该检测窗口内异或门通过对触发器单元和该一个传输门输出的数据进行逻辑运算，输出时序故障预警信号实现对时序错误的预测，如此在保证系统电路在最坏情况的pvt环境下能够正常工作的前提下，该时序故障检测电路能够在低电压状态下正常稳定地工作，并能合理控制该时序故障检测电路附加产生的面积开销。
49.图1示出根据本公开的实施例的时序故障检测电路的示意图。如图1所示，所述时序故障检测电路可以包括触发器单元100、第一传输门200和异或门300。
50.其中，所述触发器单元的第一端l1连接于所述第一传输门的第一端l2，所述触发器单元的第二端l3连接于所述异或门的第一端l4，所述触发器单元的第三端l5接收第一时钟信号，所述触发器单元的第四端l6接收与所述第一时钟信号反相的第二时钟信号d，所述触发器单元的第一端l1用于接收输入信号，所述触发器单元用于在所述第一时钟信号为低电
平时通过所述触发器单元的第二端l3输出第一输入数据；
51.所述第一传输门的第二端l7连接于所述异或门的第二端l8，所述第一传输门的第三端l9接收第三时钟信号，所述第一传输门的第四端l
10
接收与所述第三时钟信号反相的第四时钟信号，所述第三时钟信号的上升沿比所述第一时钟信号的上升沿提前目标时长，所述第一传输门用于在所述第三时钟信号为低电平时通过所述第一传输门的第二端l7输出第二输入数据；
52.所述异或门用于根据在所述目标时长内通过所述异或门的第一端l2输入的第一输入数据和所述异或门的第二端l8输入的第二输入数据确定时序故障预警信号，并通过所述异或门的第三端l
11
输出所述时序故障预警信号，所述时序故障预警信号用于调节系统电路的电压。
53.在本公开一实施方式中，第一时钟信号可以理解为是传统的触发器接入的clk信号，即可以记为clk，与该第一时钟信号反相的第二时钟信号可以用表示，也就是说该第一时钟信号和该第二时钟信号的大小相等、方向相反。
54.在本公开一实施方式中，触发器单元可以为一个传输门，或者为一个锁存器。该触发器单元添加了第一时钟信号和第二时钟信号，该触发器单元在第一时钟信号clk为低电平时透明，在第一时钟信号为高点平时用于锁存。也就是说，在第一时钟信号clk在低电平的时候，可以反映输入信号的变化。例如，在clk为低电平的时候，该触发器单元处于导通状态，当该触发器单元的第一端从0到1变化时，其输出也从0到1变化；而在clk变为高电平的时候，该传输门处于关闭状态，数据处于锁存1状态。如此，触发器单元在该第一时钟信号为低电平时通过该触发器单元的第二端输出的第一输入数据、与通过该触发器单元的第一端输入的输入信号相同。
55.在本公开一实施方式中，第三时钟信号与传统的时钟信号也就是第一时钟信号相比，第三时钟信号的上升沿比该第一时钟信号的上升沿提前目标时长，即该第一时钟信号与该第一时钟信号存在相位差，可以记为pre-clk信号。第四时钟信号为与该第三时钟信号反相的信号，可以用表示，也就是说该第三时钟信号和该第四时钟信号的大小相等、方向相反。
56.在本公开一实施方式中，由于第一传输门的第一端连接于触发器单元的第一端，因此该第一传输门的第一端也接收输入信号，也就是说触发器单元和第一传输门通过各自的第一端输入相同的信号，另外，第一传输门添加了第三时钟信号和第四时钟信号。该第一传输门在第三时钟信号pre-clk为低电平时透明，在第三时钟信号为高点平时用于锁存，也就是说，在第三时钟信号pre-clk在低电平的时候，可以反映输入信号的变化。例如，在pre-clk为低电平的时候，该第一传输门处于导通状态，当该第一传输门的第一端从0到1变化时，其输出也从0到1变化；而在pre-clk变为高电平的时候，该第一传输门处于关闭状态，数据处于锁存1状态。如此，第一传输门在该第三时钟信号为低电平时通过该触发器单元的第二端输出的第二输入数据、与通过该第一传输门的第一端输入的输入信号相同。
57.在本公开一实施方式中，在通过触发器单元和第一传输门分别输出第一输入数据和第二输入数据之后，通过异或门对该第一输入数据和该第二输入数据进行逻辑运算，得到时序故障预警信号，并通过异或门的第三端输出用于调节系统电路的该时序故障预警信号。
58.在本公开一实施方式中，系统电路可以为中央处理器(central processing unit，cpu)电路、数字信号处理(digital signal processing，dsp)电路等其他可能的电路，本公开实施例对此不作限定。应理解的是，本公开实施例提供的时序故障检测电路可以对任意的系统电路的时序进行监测以预警该系统电路预留的时序余量。
59.在本公开一实施方式中，所述目标时长位于所述系统电路中目标路径延时的10％至所述目标路径延时的20％之间。
60.在本公开一实施方式中，可以将该目标路径延时记为t，该目标路径延时可以为系统电路中最长路径延时。将目标时长记为tw，tw大于或等于0.1t且小于或等于0.2t。
61.需要说明的是，针对不同的系统电路，其对应的目标路径延时t不同，从而得到的目标时长tw也不同。
62.目标时长tw为检测输入信号翻转的窗口，该检测窗口tw也是决定收益的窗口，窗口越小一个周期内可利用的数据传输时间就越长，电压降低越明显，功耗收益也就越大。然而，为了保证电路工作的稳定性，窗口不能无限缩小，需要一定的余量以覆盖电路快速偏差，因此取该窗口大小为系统整体电路中最长路径延时的10％-20％。
63.在本公开一实施方式中，所述时序故障检测电路的工作电压位于0.6伏特至1.1伏特之间。
64.与相关技术中受pvt影响只能在高压下工作的时序预测电路相比，本公开实施例提供的时序故障检测电路的工作电压可以从0.6伏特至1.1伏特，即该时序故障检测电路可以在低压0.6伏特下正常工作。
65.本公开一实施方式中，所述异或门具体用于在所述目标时长内通过所述异或门的第一端输入的所述第一输入数据和所述异或门的第二端输入的所述第二输入数据相同的情况下输出逻辑值为0的时序故障预警信号，所述逻辑值为0的时序故障预警信号用于指示所述系统电路的电压的时序余量宽松；
66.或者，
67.所述异或门具体用于在所述目标时长内通过所述异或门的第一端输入的第一输入数据和所述异或门的第二端输入的第二输入数据不同的情况下输出逻辑值为1的时序故障预警信号，所述逻辑值为1的时序故障预警信号用于指示所述系统电路的电压的时序余量紧张。
68.需要说明的是，当输出逻辑值为0的时序故障预警信号时，由于系统电路的电压的时序余量宽松，因此可以控制降低系统电路的电压；当输出逻辑值为1的时序故障预警信号时，由于系统电路的电压的时序余量紧张，因此可以控制所述电压控制模块停止降低所述系统电路的电压。
69.本公开一实施方式中，所述时序故障检测电路还可以包括电压控制模块；
70.其中，所述电压控制模块的输入端连接于所述异或门的第三端，所述电压控制模块的输出端连接于所述系统电路；
71.在所述异或门通过所述异或门的第三端输出逻辑值为0的时序故障预警信号时，所述逻辑值为0的时序故障预警信号用于控制所述电压控制模块降低所述系统电路的电压；或者，
72.在所述异或门通过所述异或门的第三端输出逻辑值为1的时序故障预警信号时，
所述逻辑值为1的时序故障预警信号用于控制所述电压控制模块停止降低所述系统电路的电压。
73.本公开一实施方式中，电压调节模块可以为电压调节器或其他具备调节电压功能的模块，本公开实施例对此不作限定。
74.应理解的是，在异或门通过异或门的第三端输出逻辑值为0的时序故障预警信号时，输入信号是在目标时长之外发生翻转的，意味着系统电路的预留时序余量还较为充足，可以通过逻辑值为0的时序故障预警信号控制电压控制模块降低该系统电路的电压。
75.而在异或门通过异或门的第三端输出逻辑值为1的时序故障预警信号时，输入信号是在目标时长之内发生翻转的，意味着系统电路的预留时序余量已经缩减至极限，可以通过逻辑值为1的时序故障预警信号控制电压控制模块停止降低该系统电路的电压。
76.需要说明的是，在逻辑值为0的时序故障预警信号控制电压控制模块降低该系统电路的电压之后，可以继续通过本公开实施例提供的时序故障检测电路监测系统电路的时序，对系统电路的电压继续降低直至达到该系统电路的预留时序余量最小值。
77.本公开一实施方式中，在时序故障检测电路包括电压控制模块的情况下，时序故障检测电路还可以包括：频率控制模块；其中，频率控制模块的输入端连接于异或门的第三端，频率控制模块的输出端连接于系统电路。
78.其中，在异或门通过异或门的第三端输出逻辑值为1的时序故障预警信号时，逻辑值为1的时序故障预警信号用于控制频率控制模块降低系统电路的工作频率以使电压控制模块停止降低系统电路的电压直至稳定之后恢复系统电路的原始工作频率。
79.可以理解的是，在异或门通过异或门的第三端输出逻辑值为1的时序故障预警信号时，可以通过控制频率控制模块降低系统电路的工作频率，等待系统电路的电压抬升信号标志位；当系统电路的电压抬升电压信号标志位至1时，系统电路的电压抬升一个或者多个步进，已满足时序余量要求。此时，可以通过控制频率控制模块将系统电路的工作频率恢复正常，如此，可以通过电压控制模块不再降低系统电路的电压。若再次出现逻辑值为1的时序故障预警信号，可以再次通过上述的降频抬压操作以满足时序余量需求。
80.相关技术中为了保证系统电路在最坏情况的pvt环境下也能够正常工作，通常预留的时序余量较大，从而导致系统电路的功耗较大。通过本公开实施例提供的时序故障检测电路，可以检测pvt偏差对系统电路的时序影响，根据检测到信息自适应地调节系统电路的工作电压或工作频率，可以有效释放预留的时序余量进而提升性能，降低了系统电路的功耗。
81.另外，本公开实施例提供的时序故障检测电路相比于传统触发器，仅增加了一个传输门和一个异或门，因此并未带了较大的面积开销。
82.本公开实施例提供的时序故障检测电路，在传统的时序监测触发器单元上增加了一个传输门和异或门，并基于相比传统时钟信号的上升沿提前的时钟信号确定检测窗口，从而在该检测窗口内异或门通过对触发器单元和该一个传输门输出的数据进行逻辑运算，输出时序故障预警信号实现对时序错误的预测，如此在保证系统电路在最坏情况的pvt环境下能够正常工作的前提下，该时序故障检测电路能够在低电压状态下正常稳定地工作，并能合理控制该时序故障检测电路附加产生的面积开销。
83.图2示出根据本公开的实施例的时序故障检测电路的另一示意图。
84.如图2所示，本公开一实施方式中，所述第一传输门包括：第一n型金属-氧化物半导体场效应晶体管mosfet和第一p型金属-氧化物半导体场效应晶体管mosfet；
85.其中，所述第一n型mosfet的第一端s1连接于所述第一p型mosfet的第一端d2并连接于所述触发器单元的第一端l1，所述第一n型mosfet的第二端d1连接于所述第一p型mosfet的第二端s2并连接于所述异或门的第二端l8，所述第一n型mosfet的栅端g1接收所述第三时钟信号，所述第一p型mosfet的栅端g2接收所述第四时钟信号。
86.本公开一实施方式中，当第一n型mosfet的第一端为源端，第一p型mosfet的第一端为漏端时，第一n型mosfet的第二端为漏端，第一p型mosfet的第二端为源端；当第一n型mosfet的第一端为源端，第一p型mosfet的第一端为源端时，第一n型mosfet的第二端为漏端，第一p型mosfet的第二端为漏端。
87.在所述触发器单元为一个传输门时，结合图2，图3示出根据本公开的实施例的时序故障检测电路的再一示意图。
88.如图3所示，本公开一实施方式中，所述触发器单元100包括第二传输门，所述第二传输门包括：第二n型mosfet和第二p型mosfet；
89.其中，所述第二n型mosfet的第一端s3连接于所述第二p型mosfet的第一端d4并连接于所述第一传输门的第一端l2，所述第二n型mosfet的第二端d3连接于所述第二p型mosfet的第二端s4并连接于所述异或门的第一端l4，所述第二n型mosfet的栅端g3接收所述第一时钟信号，所述第二p型mosfet的栅端g4接收所述第二时钟信号。
90.本公开一实施方式中，当第二n型mosfet的第一端为源端，第二p型mosfet的第一端为源端时，第二n型mosfet的第二端为漏端，第二p型mosfet的第二端为漏端；当第二n型mosfet的第一端为源端，第二p型mosfet的第一端为漏端时，第二n型mosfet的第二端为漏端，第二p型mosfet的第二端为源端。
91.对于上述图2和图3中的晶体管，无需精细调节各个晶体管的尺寸，在设计电路时可以将晶体管尺寸设置为最小尺寸即可。
92.在所述触发器单元为基于传输门的触发器时，结合图3，图4示出根据本公开的实施例的时序故障检测电路的又一示意图。
93.如图4所示，本公开一实施方式中，所述触发器单元100由主锁存器101和从锁存器102组成；所述主锁存器包括第一反相器、所述第二传输门和基于反相器的第一双稳态结构；所述从锁存器包括第三传输门、基于反相器的第二双稳态结构和第二反相器。
94.所述主锁存器101的输入端连接于所述第一反相器的第一端t1，所述第一反相器的第二端t2连接于所述第二传输门的第一端l
18
，所述第二传输门的第二端l
19
连接于所述基于反相器的第一双稳态结构的第一端t3，所述基于反相器的第一双稳态结构的第二端t4连接于所述主锁存器的输出端。
95.所述从锁存器102的输入端连接于所述主锁存器的输出端和所述第三传输门的第一端t5，所述第三传输门的第二端t6连接于所述基于反相器的第二双稳态结构的第一端t7，所述基于反相器的第二双稳态结构的第二端t8连接于所述第二反相器的第一端t9，所述第二反相器的第二端t
10
连接于所述从锁存器的输出端。
96.其中，所述第二传输门的第一端l
18
连接于所述第一传输门的第一端l2，所述第二传输门的第二端l
19
连接于所述异或门的第一端l4。
97.应理解的是，基于上述如图4所示的触发器单元，当通过主锁存器101的输入端输入一个信号之后，经过第一反相器的反相作用后得到输入信号d，并将该输入信号d输入至第一传输门的第一端和第二传输门的第一端。
98.上述图4所示的触发器单元是由主从两级锁存器组成，其锁存器均基于传输门结构。其中，主锁存器中的基于反相器的第一双稳态结构和从锁存器中的基于反相器的第二双稳态结构均是两级反相器首尾相连的存储器，基于反相器的第一双稳态结构和基于反相器的第二双稳态结构其中的一个反相器上加了相位相反的两个时钟信号。主锁存器具有低电平透明，高电平锁存的特性，从锁存器具有高电平透明，低电平锁存特性。另外，从锁存器中的第三传输门的电路结构与如图3中所示的第二传输门的电路结构相同。
99.需要说明的是，本公开实施例提供的时序故障检测电路中的触发器单元可以是基于传输门的任意类型的触发器，该触发器包括但不限于图4中所示的触发器结构。
100.在本公开一实施方式中，第二传输门和第一传输门的尺寸可以相同或不同，本公开实施例对此不作限定。
101.基于上述图3和图4所示的本公开实施例提供的时序故障检测电路，如图5所示为该时序故障检测电路的工作时序图，该时序故障检测电路的工作原理如下：
102.通过提供一个pre-clk信号，用来控制复制出的第一传输门，该pre-clk信号与clk信号相比，仅是上升沿提前目标时长，则该目标时长tw内即为检测窗口。
103.若输入信号在目标时长即tw检测窗口外发生翻转，由于第一传输门和第二传输门的状态相同，即第一传输门和第二传输门同时处于关闭或开启状态，因此异或门的两个输入端输入的数据完全相同，此时异或门的输出端可以输出逻辑值为0的时序故障预警信号pre-err。
104.若输入信号在tw检测窗口内发生翻转，由于此时第一传输门和第二传输门的状态不同，即第一传输门处于关闭状态，第二传输门同时处于开启状态，或者，第一传输门处于开启状态，第二传输门同时处于关闭状态，则异或门的两个输入端输入的数据不同，此时异或门的输出端可以输出逻辑值为1的时序故障预警信号pre-err，以进行时序错误预测报警。
105.图6示出根据本公开的实施例的时序故障检测电路中时钟信号生成单元的示意图。
106.如图6所示，本公开一实施方式中，所述时序故障检测电路还可以包括时钟信号生成单元400，所述时钟信号生成单元400包括：时钟源401、延时单元402和或门403。
107.其中，所述时钟源401的第一端l
12
连接于所述延时单元的第一端l
13
，所述时钟源的第一端l
12
连接于所述或门的第一输入端l
14
，所述时钟源用于生成电路外部时钟信号，并通过所述时钟源的第一端l
12
输出所述电路外部时钟信号gclk。
108.所述延时单元的第二端l
15
连接于所述或门的第二输入端l
16
，所述延时单元用于对通过所述延时单元的第一端l
13
输入的所述电路外部时钟信号延迟所述目标时长产生传统时钟信号，并通过所述延时单元的第二端l
15
输出所述传统时钟信号lclk。
109.所述或门的输出端l
17
连接于所述第一传输门的第三端l9，所述或门用于对通过所述或门的第一输入端l
14
输入的所述电路外部时钟信号gclk和通过所述或门的第二输入端l
16
输入的所述传统时钟信号clk进行逻辑或运算得到所述第三时钟信号pre-clk，并通过所
述或门的输出端l
17
输出所述第三时钟信号pre-clk。
110.可以理解的是，基于上述图6示出的时钟信号生成单元，可以生成与clk信号相比上升沿提前目标时长的pre-clk信号，该pre-clk信号可以用来控制复制出的第一传输门。基于该pre-clk信号和clk信号确定的目标时长即为检测输入信号翻转的窗口，根据输入信号在该检测窗口内是否发生翻转，产生时序预警信号以对系统电路的时序进行预警。
111.另外，对于上述时钟信号生成单元，由于延时单元的存在，或许会产生一定额外的面积开销，但是对于较大规模的系统而言，触发器的数目极多，但是时钟信号都是共用的，因此延时单元所产生的额外面积开销可以简单地分摊开来，由此面积开销可基本忽略不计。
112.本公开一实施方式中，针对本公开实施例提供的时序故障检测电路进行仿真测试，测试内容以及结果如下：
113.1)功能验证
114.图7为本公开实施例提供的时序故障检测电路的仿真波形图，仿真条件为工作电压0.6v，工艺角ss，温度25℃。其中，图7的横轴为时间/秒s，纵轴为幅值/伏v。图7中示出了该时序故障检测电路中输入信号d、第一时钟信号clk、第三时钟信号pre-clk和时序预警信号pre-error的电压幅值随着时间变化的情况。
115.通过图7可以看出，在0.6v供电、125v、ss工艺角下，当输入信号d在目标时长即检测窗口内发生翻转时，时序故障预警信号pre-error信号可以正常产出，且电压为0.6v，是较为理想的高电平状态，也就是说该时序故障检测电路完全能够在低电压下正常工作。
116.2)性能测试
117.主要对该时序故障检测电路在不同电压、不同工艺角下的延时和建立时间进行了比较，并计算出了传统触发器与时序故障检测电路的clk-q延时和建立时间的比值，以直观的表现出该时序故障检测电路的性能参数。仿真结果如表1、表2、表3所示，仿真温度均为控制在25℃。
118.表1tt工艺角下时序故障检测电路仿真结果
[0119][0120]
表2ss工艺角下时序故障检测电路仿真结果
[0121][0122]
表3ff工艺角下时序故障检测电路仿真结果
[0123][0124][0125]
由上述表1至表3中的数据可以看出，在不同的工艺角下、不同电压下，本公开实施例提供的时序故障检测电路与传统触发器相比，clk-q延时基本保持不变，约为原来的1.00-1.05倍，建立时间与传统触发器相比略有增长，为1.3至1.6倍。然而，虽然建立时间与传统触发器相比略有增大，但是该时序故障检测电路为预测型单元，由目标时长tw的存在，输入信号d翻转的时刻不会过于接近时钟上升沿，正常情况下只能发生在tw监测窗口外，当输入信号d翻转时刻距时钟的上升沿较远时，由表中数据可以看出，其clk-q延时基本与传统触发器相同。
[0126]
3)时序故障检测电路的系统测试结果
[0127]
为了更好的验证时序故障检测电路的性能和效果，不能仅仅对其单元本身进行功能验证和性能测试，还应将其应用于一个具体的系统电路中进行仿真验证，测量在考虑pvt偏差情况下，该系统的性能和功耗收益的大小。下面将介绍对于该单元进行系统测试的方法和结果。
[0128]
(1)测试平台：iscas 89基准时序电路集中s9234标准测试电路。
[0129]
(2)仿真软件：hsim，将hsim仿真软件中hsimspeed选项设置为0，以保证仿真结果的精度。
[0130]
(3)使用工艺：smic40nm。
[0131]
(4)替换触发器的选择：s9234电路中共有227个d触发器，为了验证该时序故障检测电路在系统应用中所取得的实际收益，需要将原电路中关键路径末端的触发器替换为时序故障检测电路，在关键路径和触发器的选择上，本公开实施例中可以对电路静态时序分析(sta)后给出的延时最大的40条路径的末端触发器进行了替换。
[0132]
(5)目标时长也即监测窗口tw的选择：为了保证tw窗口能够覆盖掉快速偏差的变化，本公开实施例中可以将tw窗口的大小设置为当前pvt环境下最长路径延时的20％，例如：0.6v，ss，125℃条件下tw大小为2ns；1.1v，tt，25℃条件下为0.2ns。
[0133]
(6)测试方法：本公开实施例中系统测试的最终目的是测量应用该时序故障检测电路后，系统正常运行时在常规电压(1.1v)和低电压(0.6v)下的性能收益以及低电压下的功耗收益。测试步骤如下：
[0134]
①
将原电路分别在0.99v，ss，125℃和0.6v，ss，125℃条件下进行仿真，找出原电路在这两种条件下能够正常运行的最高频率f_01、f_02，该频率即为考虑pvt变化情况后系统在1.1v和0.66v供电电压下的最高运行频率，以此频率作为比较的基准频率。
[0135]
②
对sta分析筛选出的末端寄存器进行替换，替换为该时序故障检测电路，得到替换后的电路。
[0136]
③
对替换后的电路进行性能收益测试：分别测量替换后电路在不同工艺角(ff、tt、ss)、不同电压波动(0.99v
‑‑
1.21v和0.6v-0.72v)、以及不同温度下(-25℃-125℃)该单元所能取得的性能收益情况。
[0137]
④
对替换后的电路低电压下的功耗收益测试：将替换后的电路运行f_02，将供电电压由0.66v逐渐降低，直至出现预警信号。比较替换后电路在最低运行电压和原电路在0.66v电压下的功耗情况，得到低电压下的功耗收益。以下表4至表6分别是根据上述测试方法得到的测试结果。
[0138]
表4 1.1v系统的性能收益
[0139]
仿真条件1.1v，ff，25℃1.1v，tt，25℃1.1v，ss，25℃性能收益47.2％32.5％12.0％仿真条件1.21v，tt，25℃1.1v，tt，5℃0.99v，tt，25℃性能收益40.8％32.5％25.8％仿真条件1.1v，tt，-25℃1.1v，tt，25℃1.1v，tt，125℃性能收益37.5％32.5％25.5％
[0140]
表5 0.66v系统的性能收益
[0141]
仿真条件0.66v，ff，25℃0.66v，tt，25℃0.66v，ss，25℃性能收益60.6％43.5％25.5％仿真条件0.72v，tt，25℃0.66v，tt，25℃0.6v，tt，25℃性能收益55.2％43.5％31.5％仿真条件0.66v，tt，-25℃0.66v，tt，25℃0.66v，tt，125℃性能收益53.1％43.5％36.2％
[0142]
表6低电压下系统的性能收益
[0143]
仿真条件ff，25℃tt，25℃ss，25℃最低工作电压0.558v0.572v0.636v功耗收益38.50％30.20％13.70％仿真条件tt，-25℃tt，25℃tt，125℃最低工作电压0.568v0.572v0.580v
功耗收益33.50％30.20％23.50％
[0144]
上述表4反映了替换后的电路相比原电路在供电电压为1.1v时，在不同工艺角ff、tt、ss和不同温度-25℃至125℃下的性能收益。该表4中替换后的电路在1.1v，ff，25℃的仿真条件下性能收益最大，在1.1v，ss，25℃的仿真条件下性能收益最小。
[0145]
上述表5反映了替换后的电路相比原电路在供电电压为0.66v时，在不同工艺角ff、tt、ss和不同温度-25℃至125℃下的性能收益。该表5中替换后的电路在0.66v，ff，25℃的仿真条件下性能收益最大，在0.66v，ss，25℃的仿真条件下性能收益最小。
[0146]
上述表6反映了替换后的电路相比原电路在供电电压为低电压时，在不同工艺角ff、tt、ss和不同温度-25℃至125℃下的性能收益。该表6中替换后的电路在0.558v，ff，25℃的仿真条件下性能收益最大，在0.636v，ss，25℃的仿真条件下性能收益最小。
[0147]
本公开实施例提供一种芯片，包括如上所述图1至图4所示的任一时序故障检测电路。
[0148]
本公开实施例提供一种电子装置，包括如上述所述的芯片。
[0149]
以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

技术特征：
1.一种时序故障检测电路，其特征在于，包括：触发器单元、第一传输门和异或门；其中，所述触发器单元的第一端连接于所述第一传输门的第一端，所述触发器单元的第二端连接于所述异或门的第一端，所述触发器单元的第三端接收第一时钟信号，所述触发器单元的第四端接收与所述第一时钟信号反相的第二时钟信号，所述触发器单元的第一端用于接收输入信号，所述触发器单元用于在所述第一时钟信号为低电平时通过所述触发器单元的第二端输出第一输入数据；所述第一传输门的第二端连接于所述异或门的第二端，所述第一传输门的第三端接收第三时钟信号，所述第一传输门的第四端接收与所述第三时钟信号反相的第四时钟信号，所述第三时钟信号的上升沿比所述第一时钟信号的上升沿提前目标时长，所述第一传输门用于在所述第三时钟信号为低电平时通过所述第一传输门的第二端输出第二输入数据；所述异或门用于根据在所述目标时长内通过所述异或门的第一端输入的第一输入数据和所述异或门的第二端输入的第二输入数据确定时序故障预警信号，并通过所述异或门的第三端输出所述时序故障预警信号，所述时序故障预警信号用于调节系统电路的电压。2.根据权利要求1所述的电路，其特征在于，所述异或门具体用于在所述目标时长内通过所述异或门的第一端输入的所述第一输入数据和所述异或门的第二端输入的所述第二输入数据相同的情况下输出逻辑值为0的时序故障预警信号，所述逻辑值为0的时序故障预警信号用于指示所述系统电路的电压的时序余量宽松；或者，所述异或门具体用于在所述目标时长内通过所述异或门的第一端输入的第一输入数据和所述异或门的第二端输入的第二输入数据不同的情况下输出逻辑值为1的时序故障预警信号，所述逻辑值为1的时序故障预警信号用于指示所述系统电路的电压的时序余量紧张。3.根据权利要求2所述的电路，其特征在于，所述时序故障检测电路还包括电压控制模块；其中，所述电压控制模块的输入端连接于所述异或门的第三端，所述电压控制模块的输出端连接于所述系统电路；在所述异或门通过所述异或门的第三端输出逻辑值为0的时序故障预警信号时，所述逻辑值为0的时序故障预警信号用于控制所述电压控制模块降低所述系统电路的电压；或者，在所述异或门通过所述异或门的第三端输出逻辑值为1的时序故障预警信号时，所述逻辑值为1的时序故障预警信号用于控制所述电压控制模块停止降低所述系统电路的电压。4.根据权利要求1所述的电路，其特征在于，所述第一传输门包括：第一n型金属-氧化物半导体场效应晶体管mosfet和第一p型金属-氧化物半导体场效应晶体管mosfet；其中，所述第一n型mosfet的第一端连接于所述第一p型mosfet的第一端并连接于所述触发器单元的第一端，所述第一n型mosfet的第二端连接于所述第一p型mosfet的第二端并连接于所述异或门的第二端，所述第一n型mosfet的栅端接收所述第三时钟信号，所述第一p型mosfet的栅端接收所述第四时钟信号。5.根据权利要求1或4所述的电路，其特征在于，所述触发器单元包括第二传输门，所述第二传输门包括：第二n型mosfet和第二p型mosfet；其中，所述第二n型mosfet的第一端连接于所述第二p型mosfet的第一端并连接于所述
第一传输门的第一端，所述第二n型mosfet的第二端连接于所述第二p型mosfet的第二端并连接于所述异或门的第一端，所述第二n型mosfet的栅端接收所述第一时钟信号，所述第二p型mosfet的栅端接收所述第二时钟信号。6.根据权利要求1所述的电路，其特征在于，所述时序故障检测电路还包括时钟信号生成单元，所述时钟信号生成单元包括：时钟源、延时单元和或门；其中，所述时钟源的第一端连接于所述延时单元的第一端，所述时钟源的第一端连接于所述或门的第一输入端，所述时钟源用于生成电路外部时钟信号，并通过所述时钟源的第一端输出所述电路外部时钟信号；所述延时单元的第二端连接于所述或门的第二输入端，所述延时单元用于对通过所述延时单元的第一端输入的所述电路外部时钟信号延迟所述目标时长产生传统时钟信号，并通过所述延时单元的第二端输出所述传统时钟信号；所述或门的输出端连接于所述第一传输门的第三端，所述或门用于对通过所述或门的第一输入端输入的所述电路外部时钟信号和通过所述或门的第二输入端输入的所述传统时钟信号进行逻辑或运算得到所述第三时钟信号，并通过所述或门的输出端输出所述第三时钟信号。7.根据权利要求1所述的电路，其特征在于，所述触发器单元由主锁存器和从锁存器组成；所述主锁存器包括第一反相器、第二传输门和基于反相器的第一双稳态结构；所述从锁存器包括第三传输门、基于反相器的第二双稳态结构和第二反相器；所述主锁存器的输入端连接于所述第一反相器的第一端，所述第一反相器的第二端连接于所述第二传输门的第一端，所述第二传输门的第二端连接于所述基于反相器的第一双稳态结构的第一端，所述基于反相器的第一双稳态结构的第二端t4连接于所述主锁存器的输出端；所述从锁存器的输入端连接于所述主锁存器的输出端和所述第三传输门的第一端，所述第三传输门的第二端连接于所述基于反相器的第二双稳态结构的第一端，所述基于反相器的第二双稳态结构的第二端连接于所述第二反相器的第一端，所述第二反相器的第二端连接于所述从锁存器的输出端；其中，所述第二传输门的第一端连接于所述第一传输门的第一端，所述第二传输门的第二端连接于所述异或门的第一端。8.根据权利要求1或6所述的电路，其特征在于，所述目标时长位于所述系统电路中目标路径延时的10％至所述目标路径延时的20％之间。9.根据权利要求1所述的电路，其特征在于，所述时序故障检测电路的工作电压位于0.6伏特至1.1伏特之间。10.一种芯片，其特征在于，包括如权利要求1至9中任一项所述的电路。11.一种电子装置，其特征在于，包括如权利要求10所述的芯片。

技术总结
本公开涉及集成电路技术领域，具体涉及一种时序故障检测电路、芯片及电子装置，所述电路包括触发器单元、第一传输门和异或门；触发器单元的第一端连接于第一传输门的第一端，触发器单元的第二端连接于异或门的第一端；第一传输门的第二端连接于异或门的第二端；异或门用于根据在目标时长内通过异或门的第一端输入的第一输入数据和异或门的第二端输入的第二输入数据确定时序故障预警信号，并通过异或门的第三端输出时序故障预警信号。在保证系统电路在最坏情况的PVT环境下能够正常工作的前提下，能够在低电压状态下正常稳定地工作，并能合理控制产生的面积开销。能合理控制产生的面积开销。能合理控制产生的面积开销。


技术研发人员：李德建 冯曦 单伟伟 邢奕楠 沈冲飞 谭浪 杨立新 刘畅
受保护的技术使用者：国网江苏省电力有限公司 国家电网有限公司
技术研发日：2023.06.07
技术公布日：2023/8/16