一种场效应管器件及其制造方法与流程

1.本发明涉及于功率半导体器件，特别是一种小元胞尺寸屏蔽栅沟槽型场效应管器件及其制造方法。


背景技术：

2.屏蔽栅沟槽型场效应管具有导通电阻低，开关速度快的特点。一种现有的屏蔽栅沟槽型场效应管结构如图1和图2所示。图1为一种传统的n型屏蔽栅沟槽型场效应管的结构示意图。该器件结构包括：n型半导体100；位于n型半导体100内的一系列元胞沟槽101。元胞沟槽101内填充有位于上方的栅电极110及位于下方的屏蔽栅电极120。其中，栅电极110和与对应的沟槽侧壁之间通过栅氧化层隔离；屏蔽栅电极120和对应的沟槽侧壁之间通过沟槽氧化物层隔离；栅电极110与屏蔽栅电极120之间通过极间隔离氧化层隔离。该结构还包括位于元胞沟槽101之间，位于半导体上表面的p掺杂体区103和n+掺杂源区104；另外，在元胞沟槽之间101还包括一些列接触孔沟槽102，以及位于源极接触孔沟槽102下方的p+接触掺杂区105。源极接触孔沟槽102上方覆盖有上表面金属层，图中并没有画出。
3.为了进一步降低屏蔽栅沟槽型场效应管的导通电阻，需要减少器件的元胞尺寸，提高器件的元胞密度。然而，上述的屏蔽栅沟槽型场效应管的制造工艺中，元胞尺寸受到光刻工艺的限制。如图一所示，其中的元胞沟槽101和源极接触孔沟槽102分别通过前后两次光刻形成。受限于光刻工艺的精度限制，两次光刻的对准偏差，容易使元胞沟槽101和源极接触孔沟槽102的距离过于接近，导致在源极接触沟槽下方形成的p+接触掺杂区105影响对应元胞沟槽的沟道区域的掺杂浓度，进而影响到器件的导通电阻和开关阈值。因此，上述结构中元胞沟槽101和源极接触孔沟槽102之间需要留有适当的安全距离，该安全距离限制了元胞尺寸的进一步缩小。图2为一种已有的改进型的n型屏蔽栅沟槽型场效应管的结构示意图。和图1结构比起，利用预先形成的硬掩模绝缘层111，采用了自对准的方式形成源极接触孔沟槽102。该结构能解决光刻精度对元胞尺寸的限制。然而，该结构中仍有如下问题：n+掺杂源区104的形貌导致其与接触孔内金属形成的接触电阻较大；此外，图2器件结构中，可以通过增大接触孔沟槽102的刻蚀角度和刻蚀深度，去调节p+接触掺杂区105到相邻元胞沟槽的距离，避免影响沟道区域的掺杂浓度，但随着元胞尺寸的缩小，对应接触孔沟槽开口变窄，上述手法难于实施，因此难于避免p+接触掺杂区105影响沟道区域的掺杂浓度，从而导致器件的导通电阻(特别是低开关阈值时的导通电阻)变大、开关阈值均匀性变差。


技术实现要素：

4.本发明的目的之一是提供一种场效应管器件，所述的器件包括有第一导电型外延层，位于所述的第一导电型外延层内的一系列元胞沟槽，所述的元胞沟槽内设有相互隔离的屏蔽栅电极、位于所述的屏蔽栅电极上方的栅极电极以及位于器件顶部的上表面金属；所述的元胞沟槽之间位于半导体上部交替排列的第一区域和第二区域，所述的第一区域包括第二导电型掺杂体区、设于所述的第二导电型掺杂体区上方的位于元胞沟槽两侧的且深
度超过所述的栅极电极的第一导电型重掺杂的第一源区、位于左右两个第一导电型重掺杂的第一源区之间的第二导电型重掺杂的接触掺杂区以及位于第一导电型重掺杂的第一掺区和第二导电型重掺杂的接触掺杂区上方的接触孔沟槽；所述的第二区域包括有第二导电型掺杂体区以及设于所述的第二导电型掺杂体区上方的位于元胞沟槽两侧且深度超过所述的栅极电极的第一导电型重掺杂的第二掺杂源区；所述的第一导电型重掺杂的第一源区和第一导电型重掺杂的第二源区相连，所述的第二导电型重掺杂的接触掺杂区、所述的第一导电型重掺杂的第一源区和第一导电型重掺杂的第二源区通过欧姆接触连接到上表面金属。
5.作为优选的，所述的第一导电型重掺杂的第二源区为“门”字形，相邻的接触孔沟槽被第一导电型重掺杂的第二源区的“门”字形的上部的隔开。
6.作为优选的，所述的接触孔沟槽为上大下小的倒梯形。
7.作为优选的，非连续接触孔沟槽距离半导体上表面的深度h1比栅极电极的上表面高度h2浅。
8.作为优选的，接触孔沟槽延元胞沟槽方向的长度l1为0.1um到1um之间，相邻接触孔沟槽的相隔距离在0.05um到0.5um之间。
9.作为优选的，第一导电型重掺杂的第一源区的浓度随着远离元胞沟槽的距离降低且浓度最低处不低于10
18
cm-3
。
10.作为优选的，第二导电型重掺杂的接触掺杂区深度比第一导电型重掺杂的第一源区浅。
11.作为优选的，第二导电型掺杂体区的下方靠近沟槽侧壁处设置第一导电型沟道截止区，第一导电型沟道截止区的掺杂浓度比第一导电型外延层的掺杂浓度高。
12.本发明的另一目的是提供一种场效应管器件制造方法，所述的制造方法包括如下步骤：
13.第一步，在第一导电型半导体上分别形成一系列元胞沟槽以及沟槽内的屏蔽栅绝缘层、屏蔽栅电极、电极隔离层，和位于元胞沟槽上方侧壁处的栅极氧化层；
14.第二步，在沟槽内填充栅极材料，并回刻到元胞沟槽内形成栅极电极；
15.第三步，在半导体上表面、元胞沟槽之间形成第二导电型掺杂体区以及具有门字形状的第一导电型重掺杂源区；
16.第四步，在沟槽内形成绝缘填充层材料；
17.第五步，回刻绝缘填充层材料到半导体上表面，并暴露第一导电型重掺杂源区；
18.第六步，刻蚀出非连续接触孔沟槽，并在接触孔沟槽内形成第二导电型重掺杂的接触掺杂区，刻蚀后，门字形状的第一导电型重掺杂源区的上表面部分被刻蚀，并剩下位于元胞沟槽两侧的一小段；接触孔沟槽刻蚀后，暴露出位于第一导电型重掺杂源区之间的第二导电型掺杂体区；
19.第七步，形成表面金属，并最终形成器件。
20.作为优选的，第一步中，在电极隔离层附近半导体上形成第一导电型沟道截止区。
21.作为优选的，第三步中，在进行离子注入形成第二导电型掺杂体区和第一导电型重掺杂源区前，进行热氧化并对氧化层进行回刻，以形成扩大的沟槽开口。
22.本发明的再一目的是提供一种场效应管器件制造方法，所述的制造方法包括如下
步骤：
23.第一步，在第一导电型半导体上分别形成一系列元胞沟槽以及沟槽内的屏蔽栅绝缘层、屏蔽栅电极、电极隔离层，和位于元胞沟槽上方侧壁处的栅极氧化层；在半导体上表面形成研磨阻挡层；
24.第二步，在沟槽内填充栅极材料，并回刻到元胞沟槽内形成栅极电极；
25.第三步，在半导体上表面形成第二导电型掺杂体区，以及位于元胞沟槽侧壁的第一导电型重掺杂第一源区；
26.第四步，在沟槽内形成绝缘填充层材料并进行化学机械研磨，研磨至研磨阻挡层上；
27.第五步，去除研磨阻挡层，并进行垂直方向的第一导电型重掺杂离子注入，形成门字形状的第一导电型重掺杂第二源区；
28.第六步，进行光刻，在光刻胶的保护下刻蚀出非连续接触孔沟槽，并在接触孔沟槽内形成第二导电型重掺杂的接触掺杂区；
29.第七步，形成表面金属，并最终形成器件。
30.作为优选的，第六步刻蚀非连续接触孔沟槽时，刻蚀出非连续的上大下小形状的接触孔沟槽。
31.作为优选的，元胞沟槽内通过调整栅极电极的高度来调整第一导电型重掺杂源区深度。
32.本发明提出一种屏蔽栅沟槽型场效应管器件结构及制造工艺流程，能够实现更小的元胞尺寸，具有更低的导通电阻和更好的开关阈值均匀性。
附图说明
33.图1为一个传统的屏蔽栅沟槽型场效应管器件的去除表面金属后的结构示意图。
34.图2为一个现有的屏蔽栅沟槽型场效应管器件的去除表面金属后结构示意图。
35.图3为本发明器件的第一实施例的结构示意图。
36.图4和5为本发明器的第一实施例的去除表面金属后的结构示意图。
37.图6为器件中设置沟道截止区示意图。
38.图7-13为上述本发明器件一个实施例的制造工艺的关键步骤的剖面示意图。图14-18为本发明器件的另一个实施例的制造工艺的关键步骤的剖面示意图。
39.图19为上述本发明器件一个实施例的制造工艺的关键步骤中，非连续接触孔沟槽刻蚀后的剖面示意图。
40.图20为上述本发明器件一个实施例的制造工艺的关键步骤中，不同栅极电极高度，对应形成的不同n+掺杂源区结构的剖面示意图。
具体实施方式
41.以下结合附图和实施例，对本发明进行详细说明。需要指出的是，在以下对本发明的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅(si)材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓(gan)，碳化硅(sic)等。在以下说明中，半导体区的导电类型
被分为第二导电型(如p型)与第一导电型(如n型)，一个p型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼(b)、铝(al)、镓(ga)等；一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷(p)、砷(as)、碲(sb)、硒(se)、质子(h+)等。在以下说明中，重度掺杂的p型导电的半导体区被标记为p+区，重度掺杂的n型导电的半导体区被标记为n+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1
×
10
19
cm-3
至1
×
10
22
cm-3
之间。本技术领域人员应该知道，本发明所述的p型(第二导电型)与n型(第一导电型)可以互换。
42.本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画，附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。
43.图3为本发明器件的第一实施例的结构示意图。其中，图4和5分别是图3器件去除表面金属后，不同切面的结构示意图。
44.如图3所示，该半导体场效应管器件包括：位于n型半导体200上的一系列相互平行的元胞沟槽201；位于元胞沟槽之间，半导体上表面的p掺杂体区203；
45.其中元胞沟槽201内有相互隔离的栅极电极210和屏蔽栅电极220，且元胞沟槽201内栅极电极210上方具有绝缘填充层211；
46.该器件还包括位于系列元胞沟槽201之间的一系列非连续的接触孔沟槽202，以有无接触孔沟槽202为标志，分为两个区域：
47.其中第一区域，非连续的接触孔沟槽202下方具有位于元胞沟槽201两侧的n+掺杂源区204(第一)，以及位于左右两个n+掺杂源区204之间的p+接触掺杂区205，如图4所示。
48.另外第二区域，在相邻的两段的非连续接触孔沟槽202之间的位于元胞沟槽201之间的半导体上表面，具有门字形状的n+掺杂源区204(第二)，如图5所示。其中，该门字形状的n+掺杂源区204在靠近元胞沟槽201处深度h3比栅极电极210的上表面深度h2要深(h3＞h2)。
49.上述接触孔沟槽202下方的第一n+掺杂源区204、p+接触掺杂区205，以及接触孔沟槽非连续处的门字形状的第二n+掺杂源区204，均通过欧姆接触连接到上表面金属。
50.在实际实施例中，非连续接触孔沟槽202的宽度通常为元胞沟槽201之间的宽度，并垂直于半导体上表面。在一些实施例中，非连续接触孔沟槽202也可能是上大下小的呈倒梯形。非连续接触孔沟槽202距离半导体上表面的深度h1，通常比栅极电极210的上表面高度h2浅(h1＜h2)，距离半导体上表面0.1到1um(h1)之间。
51.非连续接触孔沟槽202延元胞沟槽方向的长度l1通常在0.1um到1um之间。两段相邻接触孔沟槽202的非连续处的长度l2通常在0.05um到0.5um之间，如图5。
52.位于接触孔沟槽202下方位于元胞沟槽201两侧的第一n+掺杂源区204，其在靠近元胞沟槽201处的掺杂浓度，可能在10
21
cm-3
以上。在一个实施例中，第一n+掺杂源区204的浓度随着远离元胞沟槽201的距离降低且浓度最低处不低于10
18
cm-3
。
53.位于接触孔沟槽202下方的p+接触掺杂区205，其掺杂源区的浓度不低于10
18
cm-3
。p+接触掺杂区205深度通常比n+掺杂源区204浅，但在一些实施例中，也能实现比n+掺杂源
区204更深。
54.上述器件正向导通时，在图5截面处，n+掺杂源区204在半导体上表面与金属形成大面积接触，能有效减少n+掺杂源区204的欧姆接触电阻和电流扩散电阻。元胞沟槽201侧壁的n+掺杂源区204在正栅压下形成沟道，沟道在水平方向上不会受到p+接触掺杂区205影响。在图4截面处，非连续接触孔沟槽202下方的p+接触掺杂区205到相邻沟道的距离，能够通过调节非连续接触孔沟槽的非连续段的距离l2，以及元胞沟槽侧壁的n+掺杂源区204宽度进行调节。p+接触掺杂区205对沟道的掺杂浓度的影响能较好地控制。因此，上述器件的开关阈值均匀性比传统结构更好，并能有效实现较低的导通电阻。
55.在一个实施例中，可能在p掺杂体区203的正下方，或者p掺杂体区203下方靠近沟槽侧壁处设置n型沟道截止区223，如图6所示。n型沟道截止区223的掺杂浓度比n型外延层200的掺杂浓度高，能减少沟道长度，减少器件的导通电阻，并增强器件uis性能。
56.下面展示图3-5中实施例器件的一种制造方法的关键步骤，如图7到13所示。
57.第一步，在n型半导体上分别形成一系列元胞沟槽201，再形成位于沟槽201内的屏蔽栅绝缘层218、有屏蔽栅电极220、位于屏蔽栅电极上方的电极隔离层217，以及位于元胞沟槽上方侧壁处的栅极氧化层219。如图7所示。
58.一般地，上述元胞沟槽201呈平行排布，沟槽宽度可能在0.3um到0.8um之间。沟槽与沟槽之间的宽度在0.1um到0.6um之间。
59.屏蔽栅绝缘层218可能由氧化物，或者氧化物和氮化物的组合层构成，并通过热氧化或者化学气相沉积形成。
60.屏蔽栅电极220可能由多晶硅，或者其他易填充金属，例如钛、钨或其合金等构成。
61.电极隔离层217可能由热氧化形成，也可能由多步的热氧化和化学气相沉积形成。在一个实施例中，电极隔离层217的厚度在0.1um到0.4um之间。在一个实施例中，电极隔离层217的形成步骤最少包括一步氧化物的高密度等离子化学气相沉积(hdp cvd)。
62.栅极氧化层219通常由热氧化形成，栅极氧化层的厚度通常由器件的开关阈值决定，在一个开关阈值为3v的器件实施例中，栅极氧化层的厚度在450a到1000a之间。
63.在一个变化的实施中，可能在电极隔离层217附近半导体上形成n型沟道截止区223。该形成方法可能是掺杂物扩散，也可能是具有倾斜角度的n+离子注入。n型沟道截止区223能限制并缩短后续工艺中形成的p掺杂体区203的深度。
64.第二步，在沟槽内填充栅极材料，并回刻到元胞沟槽内形成栅极电极210。如图8所示。
65.栅极材料的回刻深度在0.1um到0.5um之间。回刻后元胞沟槽上方形成系列浅沟槽。
66.栅极材料通常为多晶硅，并通过干法刻蚀进行回刻。该干法刻蚀可能在cl2+hbr或者sf6+o2环境下进行。
67.栅极材料也可能为其他易填充金属，例如钛、钨或其合金。
68.第三步，在半导体上表面形成p掺杂体区203，以及具有门字形状的n+掺杂源区204，如图9所示。
69.p掺杂体区203由p型离子注入形成，注入能量在50kev到300kev之间。离子注入后可能再进行800-1100c的热扩散以调整p掺杂体区的深度。
70.n+掺杂源区204可能由具有倾斜角度的n+离子注入形成，注入能量在10kev-80kev之间。该倾斜角度取决于离子注入时浅沟槽的形貌，通常在20度到70度之间。n+离子注入的掺杂物通常为as。在一些实施例中，离子注入掺杂物也可能为sb，以减少n+掺杂源区在后续热过程中的扩散深度。
71.在一个实施例中，在离子注入前，可能会进一步刻蚀表面的栅极氧化层以减少其厚度。
72.在n+离子注入后，可能进行一步快速热退火工艺。
73.在一个变化的实施例中，首先进行倾斜角度的n+离子注入，形成门字形状的n+掺杂源区204，再进行一步额外的垂直角度的n+离子注入。上述工艺可以加深n+掺杂源区在靠近半导体上表面处的掺杂区域，有利于减少导通电阻。
74.在一个变化的实施例中，在进行离子注入形成p掺杂体区和n+掺杂源区前，首先进行一步热氧化，再对氧化层进行回刻，以形成扩大的沟槽开口。上述工艺有利于调节后续工艺中接触孔沟槽的宽度202。
75.第四步，在沟槽内形成绝缘填充层材料211，如图10所示。
76.绝缘填充层材料可能为氧化层、氮化物、bpsg或者其组合层。
77.第五步，回刻绝缘填充层材料211到半导体上表面，并暴露n+掺杂源区204，如图11所示。
78.该回刻方法有可能是湿法或者干法刻蚀，也可能是化学机械研磨(cmp)。在一个实际的实施例中，绝缘填充层材料211为氧化物，回刻工艺首先进行cmp，再进行湿法刻蚀。
79.第六步，进行光刻，在光刻胶230的保护下刻蚀出非连续接触孔沟槽202，并在接触孔沟槽内形成p+接触掺杂区205。如图12，13所示，其中图12为刻蚀接触孔沟槽的横切面，图13为光刻胶230保护层处的横切面。
80.非连续接触孔沟槽202的刻蚀方法通常为干法刻蚀，但也可以采用湿法刻蚀，该刻蚀深度高于栅极电极的上表面高度。刻蚀后，该门字形状的n+掺杂源区204的上表面部分被刻蚀，并剩下位于元胞沟槽两侧的一小段。接触孔沟槽刻蚀后，暴露出位于n+掺杂源区之间的p型体区203。
81.在一个实施例中，该光刻胶为位于上表面的一系列长条，设置在与元胞沟槽垂直的方向上。
82.p+接触掺杂区205通常由一道或者多道垂直角度的离子注入，在接触孔沟槽暴露的p型体区203上形成。该离子注入的掺杂物通常为bf2。
83.在一个变化实施例中，非连续接触孔沟槽202的刻蚀并非靠光刻胶作为刻蚀保护层，而是利用光刻方法，预先形成硬掩模层，再在该硬掩模层下进行沟槽刻蚀。该硬掩模层可能是氧化物层或者氮化物层。
84.第七步，形成表面金属，并最终形成器件。
85.本发明器件不限于上述的制造工艺，以下介绍本发明器件的另一种制造方法的关键步骤，如图14到18所示。
86.第一步，如上述图7中步骤，在n型半导体上分别形成一系列元胞沟槽201，再形成位于元胞沟槽内的屏蔽栅绝缘层218、有屏蔽栅电极220、位于屏蔽栅电极上方的电极隔离层217，以及位于元胞沟槽上方侧壁处的栅极氧化层219。此外，在半导体上表面形成研磨阻
挡层224。
87.该研磨阻挡层224可能在元胞沟槽201形成之前形成，作为元胞沟槽刻蚀的硬掩模，并残留在半导体上表面，一种可行的方法如专利cn113990755b中工艺流程所示。
88.该研磨阻挡层224也可能在形成屏蔽栅电极220前后，利用沉积、光刻等方法形成，一种可行的方法如专利cn111415992b中工艺流程所示方法。
89.该研磨阻挡层224可能为氮化物层，厚度在500a到4000a之间。
90.在一些实施例中，在研磨阻挡层224与半导体上表面之间，可能有氧化层隔离。
91.第二步，在沟槽内填充栅极材料，并回刻到元胞沟槽内形成栅极电极210。如图15所示。
92.在一些实施例中，在填充栅极材料前，可能预先对研磨阻挡层224进行刻蚀，调节研磨阻挡层224的长度，以扩大沟槽开口，防止填充时出现空隙。
93.第三步，在半导体上表面形成p掺杂体区203，以及位于元胞沟槽侧壁的n+掺杂源区204。如图16所示。
94.上述步骤和图9的步骤一致，但由于半导体表面的研磨阻挡层224会阻挡部分垂直离子注入。所以通常需要采用具有倾斜角度的离子注入工艺。在研磨阻挡层224阻挡下，离子注入形成的n+掺杂源区204位于元胞沟槽的侧壁。
95.在一些实施例中，在进行离子注入前，可能预先对研磨阻挡层224进行刻蚀，调节研磨阻挡层224的长度，以调节离子注入的区域。
96.在一些实施例中，在进行离子注入前，可能预先进行刻蚀，调节研磨阻挡层224的长度，以调节离子注入的区域。
97.第四步，在沟槽内形成绝缘填充层材料211并进行化学机械研磨，研磨至研磨阻挡层224上，如图17所示。
98.在一个实施例中，绝缘填充层材料211为氧化物，并由高密度等离子化学气相沉积(hdp cvd)工艺形成。
99.第五步，去除研磨阻挡层224，并进行垂直方向的n+离子注入，形成门字形状的n+掺杂源区。如图18所示。
100.该n+离子注入可能比第三步中形成n+掺杂源区的离子注入能量更大，注入深度更深。在一些实施例中，该n+离子注入的掺杂物可能和第三步中形成n+掺杂源区的离子注入不同，例如，第三步中n+离子注入掺杂物为sb，第五步中n+离子注入掺杂物为as。
101.在一些实施例中，可能在去除研磨阻挡层224前，首先刻蚀绝缘填充层材料211到半导体上表面高度。
102.在一些实施例中，去除研磨阻挡层224，进行离子注入前，可能在半导体表面预先形成薄氧化层。
103.第六步，进行光刻，在光刻胶230的保护下刻蚀出非连续接触孔沟槽202，并在接触孔沟槽内形成p+接触掺杂区205。
104.第七步，形成表面金属，并最终形成器件。
105.上述的工艺流程分两步形成门字形状的n+掺杂源区，可以独立调节半导体上表面处和沟道附近的n+掺杂浓度和深度，有利于更好地调节n+掺杂源区上表面处和金属形成欧姆电阻、n+掺杂源区内的电流扩散电阻和沟道电阻，以优化器件的导通电阻。而且第四步中
利用化学机械研磨的方法，能确保后续接触孔沟槽的深度更均匀，有利于工艺控制。
106.在本发明的实施例的工艺流程中，第六步刻蚀非连续接触孔沟槽202时，有可能刻蚀出上大下小形状的一连串沟槽。例如，在图18的结构中，进行离子注入后，利用绝缘填充层材料211作为硬掩模，利用光刻胶，刻蚀出非连续的上大下小形状的接触孔沟槽，如图19所示，该上大下小的沟槽，其侧壁刻蚀角度通常在70度到90度之间，有利于形成更深的沟槽，增强器件的uis能力。
107.在本发明的实施例的工艺流程中，通常由倾斜角度的离子注入形成n+掺杂源区204，其深度和相邻的栅极电极210上表面高度相关。在一些实施例中，可能在元胞沟槽内通过刻蚀等方式形成高低不一样的栅极电极形貌，以调节芯片不同区域的n+掺杂源区204深度，比如如图20所示不同地方的横切面，其中左图横切面中的栅极电极210比右图横切面高，左图横切面示意图中，栅极电极210位于半导体上表面稍下方，在倾斜角度离子注入后，形成较浅的n+掺杂源区204。在一些实施例中，半导体上表面处有研磨阻挡层224阻挡离子注入，配合较高的栅极电极210，能进一步限制n+离子注入。上述较浅的n+掺杂源区204有可能在后续氧化或者刻蚀工艺中被完全去除。较浅或者完全去除的n+掺杂源区204，能减少寄生三极管导通的可能性，有利于增强芯片非有源区域的uis能力。在一些实施例中，该较高的栅极电极210可能连接到位于上表面的栅极金属上。
108.本技术领域人员应该知道，上述的各个本发明的实施例所提到的结构特征以及工艺步骤的细节，可以相互组合形成更多的实施例器件结构和制造流程。

技术特征：
1.一种场效应管器件，所述的器件包括有第一导电型外延层，位于所述的第一导电型外延层内的一系列元胞沟槽，所述的元胞沟槽内设有相互隔离的屏蔽栅电极、位于所述的屏蔽栅电极上方的栅极电极以及位于器件顶部的上表面金属；其特征在于，所述的元胞沟槽之间位于半导体上部交替排列的第一区域和第二区域，所述的第一区域包括第二导电型掺杂体区、设于所述的第二导电型掺杂体区上方的位于元胞沟槽两侧的且深度超过所述的栅极电极的第一导电型重掺杂的第一源区、位于左右两个第一导电型重掺杂的第一源区之间的第二导电型重掺杂的接触掺杂区以及位于第一导电型重掺杂的第一掺杂区和第二导电型重掺杂的接触掺杂区上方的接触孔沟槽；所述的第二区域包括有第二导电型掺杂体区以及设于所述的第二导电型掺杂体区上方的位于元胞沟槽两侧且深度超过所述的栅极电极的第一导电型重掺杂的第二掺杂源区；所述的第一导电型重掺杂的第一源区和第一导电型重掺杂的第二源区相连，所述的第二导电型重掺杂的接触掺杂区、所述的第一导电型重掺杂的第一源区和第一导电型重掺杂的第二源区通过欧姆接触连接到上表面金属。2.如权利要求1所述的场效应管器件，其特征在于，所述的第一导电型重掺杂的第二源区为“门”字形，相邻的接触孔沟槽被第一导电型重掺杂的第二源区的“门”字形的上部的隔开。3.如权利要求1所述的场效应管器件，其特征在于，所述的接触孔沟槽为上大下小的倒梯形。4.如权利要求1所述的场效应管器件，其特征在于，非连续接触孔沟槽距离半导体上表面的深度h1比栅极电极的上表面高度h2浅。5.如权利要求1所述的场效应管器件，其特征在于，接触孔沟槽延元胞沟槽方向的长度l1为0.1um到1um之间，相邻接触孔沟槽的相隔距离在0.05um到0.5um之间。6.如权利要求1所述的场效应管器件，其特征在于，第一导电型重掺杂的第一源区的浓度随着远离元胞沟槽的距离降低且浓度最低处不低于10
18
cm-3
。7.如权利要求1所述的场效应管器件，其特征在于，第二导电型重掺杂的接触掺杂区深度比第一导电型重掺杂的第一源区浅。8.如权利要求1所述的场效应管器件，其特征在于，第二导电型掺杂体区的下方靠近沟槽侧壁处设置第一导电型沟道截止区，第一导电型沟道截止区的掺杂浓度比第一导电型外延层的掺杂浓度高。9.如权利要求1-8任一权利要求所述的场效应管器件制造方法，其特征在于，所述的制造方法包括如下步骤：第一步，在第一导电型半导体上分别形成一系列元胞沟槽以及沟槽内的屏蔽栅绝缘层、屏蔽栅电极、电极隔离层，和位于元胞沟槽上方侧壁处的栅极氧化层；第二步，在沟槽内填充栅极材料，并回刻到元胞沟槽内形成栅极电极；第三步，在半导体上表面、元胞沟槽之间形成第二导电型掺杂体区以及具有门字形状的第一导电型重掺杂源区；第四步，在沟槽内形成绝缘填充层材料；第五步，回刻绝缘填充层材料到半导体上表面，并暴露第一导电型重掺杂源区；第六步，刻蚀出非连续接触孔沟槽，并在接触孔沟槽内形成第二导电型重掺杂的接触掺杂区，刻蚀后，门字形状的第一导电型重掺杂源区的上表面部分被刻蚀，并剩下位于元胞
沟槽两侧的一小段；接触孔沟槽刻蚀后，暴露出位于第一导电型重掺杂源区之间的第二导电型掺杂体区；第七步，形成表面金属，并最终形成器件。10.如权利要求9所述的场效应管器件制造方法，其特征在于，第一步中，在电极隔离层附近半导体上形成第一导电型沟道截止区。11.如权利要求9所述的场效应管器件制造方法，其特征在于，第三步中，在进行离子注入形成第二导电型掺杂体区和第一导电型重掺杂源区前，进行热氧化并对氧化层进行回刻，以形成扩大的沟槽开口。12.如权利要求1-8任一权利要求所述的场效应管器件制造方法，其特征在于，所述的制造方法包括如下步骤：第一步，在第一导电型半导体上分别形成一系列元胞沟槽以及沟槽内的屏蔽栅绝缘层、屏蔽栅电极、电极隔离层，和位于元胞沟槽上方侧壁处的栅极氧化层；在半导体上表面形成研磨阻挡层；第二步，在沟槽内填充栅极材料，并回刻到元胞沟槽内形成栅极电极；第三步，在半导体上表面形成第二导电型掺杂体区，以及位于元胞沟槽侧壁的第一导电型重掺杂第一源区；第四步，在沟槽内形成绝缘填充层材料并进行化学机械研磨，研磨至研磨阻挡层上；第五步，去除研磨阻挡层，并进行垂直方向的第一导电型重掺杂离子注入，形成门字形状的第一导电型重掺杂第二源区；第六步，进行光刻，在光刻胶的保护下刻蚀出非连续接触孔沟槽，并在接触孔沟槽内形成第二导电型重掺杂的接触掺杂区；第七步，形成表面金属，并最终形成器件。13.如权利要求12所述的场效应管器件制造方法，其特征在于，第六步刻蚀非连续接触孔沟槽时，刻蚀出非连续的上大下小形状的接触孔沟槽。14.如权利要求12所述的场效应管器件制造方法，元胞沟槽内通过调整栅极电极的高度来调整第一导电型重掺杂源区深度。

技术总结
一种场效应管器件及其制造方法，本发明涉及于功率半导体器件，为克服现有的问题，本发明通过在器件内设置第一区域和第二区域，所述的第一区域包括第二导电型掺杂体区、第一源区、第二导电型重掺杂的接触掺杂区以及第一掺杂区和接触孔沟槽；所述的第二区域包括有第二导电型掺杂体区以及第一导电型重掺杂的第二掺杂源区；本发明提出一种屏蔽栅沟槽型场效应管器件结构及制造工艺流程，能够实现更小的元胞尺寸，具有更低的导通电阻和更好的开关阈值均匀性。均匀性。均匀性。


技术研发人员：伍震威 梁嘉进 单建安
受保护的技术使用者：安建科技有限公司
技术研发日：2023.07.11
技术公布日：2023/8/24