基于共源共栅电路的高增益异质放大器及其制备方法

1.本发明属于半导体技术领域，具体涉及一种高增益异质放大器及其制备方法。


背景技术：

2.在过去的几十年里，绝缘体上的硅(soi)技术在射频(rf)领域掀起了一场风暴。通过提供高性能和低成本，它已经稳步取代砷化镓和蓝宝石上的硅技术，成为移动应用中射频开关组的主流技术。今天几乎100％的现代智能手机包括在部分耗尽(pd)soi上实现的rf开关，这些rf开关安装在经过设计和优化的富陷阱(tr)硅基衬底上。soi即绝缘体上硅，是硅衬底-绝缘层-顶层单晶硅组成的三明治结构[6]。
[0003]
5g通信是一项国际倡议，旨在提供下一代服务。耗电量大，数据密集。实现5g目标的性能指标将取决于相控阵mimo(多输入多输出)天线，新的频谱可用性和小细胞技术，不仅增强了宽带连通性，而且使物联网服务实现智能覆盖制造应用，并提供超可靠和低延迟服务。这种模式将对系统架构和rf前端提出严格的设计要求，射频前端(rffe)，作为关键组件之一射频功率放大器(rf pa)各种无线发射机的重要组成部分的一个关键设计要求是在需要较高的输出功率[1]。射频晶体管最关键的性能指标是截止频率，截止频率是由跨导gm和栅极电容cg决定的[2]，可以通过提升沟道的载流子迁移率和降低沟道长度来达到提高跨导gm及降低栅电容cg的目的。由于石墨烯单层结构声子散射小,使得石墨烯具有超高的载流子迁移率,室温下实测超100000cm2/(v
·
s)。如此高的迁移率使石墨烯在高频领域中具有非常广阔的应用前景。此外,石墨烯具有超高的强场漂移速度,能够承受由于栅长减小导致的超高的沟道电场强度。所以石墨烯晶体管在射频领域有很大的应用潜力。但是石墨烯的id—vd饱和特性差，输出电阻小，导致它的电压增益和功率增益很小。已有的研究发明了一种与普通射频放大器工作机理不同的新型半导体器件，基于cvd石墨烯场效应晶体管的共源共栅电路，可以通过共源共栅电路来保持gm同时减少go，共源共栅电路是由一个共源极和一个共栅极所组成[3][4][5]。但依然没能很好的解决输出电阻小的问题，因此需要继续研究新型器件改善其性能。


技术实现要素：

[0004]
本发明的目的在于提供一种具有优异的电学性能，与普通的mosfet高度兼容的高增益异质放大器及其制备方法。
[0005]
本发明提供的高增益异质放大器，是在共源共栅电路基础上提出一种新颖的异质结结构，以改进基于cvd石墨烯fet的共源共栅电路的这些缺点。通过引入关键的soi衬底，nldd掺杂形成n型沟道，soi—石墨烯异质结，器件输入端栅极连接石墨烯，利用石墨烯的高gm，输出端连接soi晶体管的高输出电阻，最终达到提高输出电阻提高电压和功率增益的目的。基于soi—石墨烯的共源共栅高增益异质放大器，不但具有优异的电学性能，与普通的mosfet高度兼容，工艺条件简单成熟且不会出现光刻套准误差。
[0006]
本发明提供的高增益异质放大器，其构如图1所示，具体包括：
[0007]
衬底1；
[0008]
形成在衬底1上的氧化埋层2；
[0009]
在氧化埋层2上自左至右布局的漏极6、顶层沟道区3、源极7、石墨烯沟道区5；
[0010]
漏极7与石墨烯沟道区5之间的浅槽隔离4，该浅槽隔离4贯穿氧化埋层2和衬底1；
[0011]
在顶层沟道区3上依次形成的栅氧化层11、栅极15、栅极金属接触17；
[0012]
在石墨烯沟道区5上依次形成的栅氧化层12、栅极16、栅极金属接触18；
[0013]
形成在栅氧化层11、两个栅极15、栅极金属接触17两侧的两个栅极侧墙13、14；
[0014]
形成在漏极6上、栅极侧墙13外侧的漏极金属接触8；
[0015]
形成在源极7和浅槽隔离4之上、栅极侧墙14与栅氧化层12之间的共用金属接触9；
[0016]
形成在石墨烯沟道区5之上、栅氧化层12外侧的源极金属接触10。
[0017]
进一步地：
[0018]
所述衬底1为半导体，例如硅，可以为弱p型掺杂的硅，掺杂浓度在10
15
cm-2
至10
19
cm-2
之间。衬底也可为锗硅、氮化镓或者铟镓砷等材料。
[0019]
所述氧化埋层2为二氧化硅绝缘材料，厚度在5nm至500nm之间。
[0020]
所述顶层沟道区3也是半导体，具体可以是硅、锗硅，氮化镓或者铟镓砷等材料；厚度为5nm至100nm之间。
[0021]
所述浅槽隔离4用于隔离硅，浅槽隔离4内填充氮化硅或二氧化硅。
[0022]
所述漏极6和源极7为n型离子注入，注入离子一般选用磷或者砷；注入离子剂量为10
13
cm-2
至10
16
cm-2
之间。
[0023]
所述栅氧化层11材料为氧化铪高k介质材料；所述栅氧化层12为氧化铪或氧化铝高k介质材料。
[0024]
器件结构对称，soi器件和石墨烯器件都为n型，即一方是n型掺杂soi器件而另外一方为n型石墨烯器件。
[0025]
使用栅极侧墙13和14作为掩蔽，以自对称的方式形成金属接触区。
[0026]
本发明提出的高增益异质结放大器的制备方法，参考图2，具体步骤为：
[0027]
(1)起始的绝缘层上硅衬底，光刻并刻蚀出凹槽后，通过化学气相淀积(cvd)二氧化硅填充凹槽形成一处隔离侧墙sti结构，sti结构隔离区域为soi器件和石墨烯器件；
[0028]
(2)通过光刻与刻蚀形成最初的衬底，和正栅极图形；包括衬底1，氧化埋层2和顶层硅3，再淀积栅氧化层和正栅极材料；
[0029]
(3)以栅极为掩模板，以自对准的方式离子注入形成低漏掺杂区域；
[0030]
(4)淀积栅极一层侧墙介质并进行干法各向异性刻蚀形成栅极侧墙；
[0031]
(5)以栅级和栅侧墙为掩模，淀积金属接触并退火，以形成源极、漏极和栅极的金属接触；
[0032]
(6)转移二维材料石墨烯形成石墨烯沟道区；
[0033]
(7)光刻并刻蚀后，淀积金属接触并退火，以形成源极、漏极的金属接触；
[0034]
(8)光刻并刻蚀后，再淀积栅氧化层和栅极材料。
附图说明
[0035]
图1为本发明的高增益异质放大器结构图示。
[0036]
图2为本发明的高增益异质放大器制备流程图示。
[0037]
图3为本发明的半导体晶体管的实施例2的结构。
具体实施方式
[0038]
基于同一工作原理，器件的结构可以不同，具体实施方式体现在不同实施例中。
[0039]
实施例1(对应图1的器件结构和图2的工艺流程)。
[0040]
(1)如图2(a)所示,为起始的绝缘层上硅晶片；其衬底掺杂一般为弱p型掺杂的硅，掺杂浓度在10
15
cm-2
至10
19
cm-2
之间；衬底也可为锗硅，氮化镓或者铟镓砷等材料；
[0041]
其埋层一般为二氧化硅，厚度在5nm至500nm之间；
[0042]
上层的沟道一般为硅、锗硅，氮化镓或者铟镓砷等材料；厚度为5nm至100nm之间。
[0043]
(2)光刻并打开衬底侧墙隔离sti的窗口，之后利用光刻胶为掩膜刻蚀完氧化埋层至衬底硅，形成凹槽结构，接着淀积二氧化硅填充凹槽；可以采用化学气相淀积(cvd)的方法形成该氧化隔离层，如图2(b)。
[0044]
(3)光刻并打开衬底接触区的窗口，之后利用光刻胶为掩膜刻蚀完氧化埋层至衬底硅如图2(c)，刻蚀可选用干法或者湿法方法：干法刻蚀一般使用氟基或者卤族元素气体，如sf6、cl2等；而湿法腐蚀一般使用强酸或强碱如hf、nh4hf2等溶液。
[0045]
(4)淀积一层栅氧化层，如图2(d)所示；栅氧化层一般为二氧化硅(sio2),也可是氮化硅，三氧化二铝或氧化铪等材料；厚度一搬为1nm至30nm之间；淀积方式是采用原子层沉积；正栅极一般为多晶硅或者金属，又或是多晶硅和金属的复合层，其厚度可为10nm～500nm；光刻并打开正栅极图形的窗口，之后利用光刻胶为掩膜对正栅极进行刻蚀以形成栅极的图形，如图2(e)所示；刻蚀可选用干法或者湿法方法；干法刻蚀一般使用氟基或者卤族元素气体，如sf6，chf3，hbr或者cl2等；而湿法腐蚀一般使用tmah，koh等溶液。
[0046]
(5)利用栅极为自对准的掩模进行自对准的离子注入以形成沟道两边的低漏掺杂区域，如图2(f)所示；离子注入一般使用砷或者磷，剂量为10
13
cm-2
至10
16
cm-2
之间，能量为1kev至100kev之间，离子激活退火温度一般为900度至1200度之间，时间为1微秒至10秒。
[0047]
(6)淀积一层栅极侧墙材料，如常用的氮化硅，二氧化硅，又或者是siocn和sibcn等低介电常数介质；淀积可使用化学气相沉积，原子层淀积等工艺；之后进行刻蚀以形成如图2(g)所示的栅极侧墙；刻蚀一般使用具有垂直方向性的反应离子刻蚀，干法刻蚀一般使用氟基气体，如sf6，chf3或者ch3f等。
[0048]
(7)光刻淀积金属接触并退火，以形成源极，漏极的金属接触电极如图2(h)；常用金属为镍，钛或者金属硅化物，如镍硅，钛硅等，退火温度为300度至900度之间。
[0049]
(8)转移二维材料石墨烯形成石墨烯沟道区,一般为单层石墨烯；如图2(i)。
[0050]
(9)光刻后，淀积金属接触并退火，以形成源极，漏极的金属接触如图2(j)常用金属为镍，钛或者金属硅化物，如镍硅，钛硅等，退火温度为300度至900度之间；光刻形成石墨烯有源区。
[0051]
(10)光刻后，再淀积栅氧化层如图2(k)；一般为氧化铪或氧化铝；厚度为2nm至20nm之间。
[0052]
(11)光刻并打开栅极接触区、淀积金属并退火以形成如图2(l)所示的电极；常用金属为铝，镍，钛或者金属硅化物，如镍硅，钛硅等，退火温度为300度至900度之间。
[0053]
图3为本发明的新型半导体晶体管的实施例结构。
[0054]
实施例2与实施例1类似，区别在于实施例2为p型器件，而实施例1为n型器件；衬底和低漏掺杂区域为n型，而沟道为p型掺杂。此结构的实现只需将衬底换成n型，沟道区掺杂变为p型，ldd的离子注入换为n型。离子注入一般使用砷或者磷，剂量为10
12
cm-2
至10
14
cm-2
之间，能量为1kev至50kev之间。转移石墨烯材料不需要退火，为偏p型器件。
[0055]
参考文献
[0056]
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[6]k.cheng and a.khakifirooz,"fully depleted soi(fdsoi)technology."inscience china information sciences,vol.59,pp.61402:1-061402:15,apr.il 2016,doi:10.1007/s11432-016-5561-5。

技术特征：
1.一种基于soi—石墨烯共源共栅电路的高增益异质放大器，其特征在于，通过引入soi衬底，nldd掺杂形成n型沟道、soi—石墨烯异质结，器件输入端栅极连接石墨烯，利用石墨烯的高gm，输出端连接soi晶体管的高输出电阻，以提高输出电阻、提高电压和功率增益；具体包括：衬底(1)；形成在衬底(1)上的氧化埋层(2)；在氧化埋层(2)上自左至右布局的漏极(6)、顶层沟道区(3)、源极(7)、石墨烯沟道区(5)；漏极(7)与石墨烯沟道区(5)之间的浅槽隔离(4)，该浅槽隔离(4)贯穿氧化埋层(2)和衬底(1)；在顶层沟道区(3)上依次形成的栅氧化层(11)、栅极(15)、栅极金属接触(17)；在石墨烯沟道区(5)上依次形成的栅氧化层(12)、栅极(16)、栅极金属接触(18)；形成在栅氧化层(11)、两个栅极(15)、栅极金属接触(17)两侧的两个栅极侧墙(13、14)；形成在漏极(6)上、栅极侧墙(13)外侧的漏极金属接触(8)；形成在源极(7)和浅槽隔离(4)之上、栅极侧墙(14)与栅氧化层(12)之间的共用金属接触(9)；形成在石墨烯沟道区(5)之上、栅氧化层(12)外侧的源极金属接触(10)。2.根据权利要求1所述的高增益异质放大器，其特征在于，所述衬底(1)为半导体，选自硅；所述顶层沟道区(3)也是半导体，选自硅。3.根据权利要求1所述的高增益异质放大器，其特征在于，所述氧化埋层(2)为二氧化硅绝缘材料，厚度为5nm至500nm之间。4.根据权利要求1所述的高增益异质放大器，其特征在于，所述浅槽隔离(4)用于隔离硅，浅槽隔离(4)内填充氮化硅或二氧化硅。5.根据权利要求1所述的高增益异质放大器，其特征在于，所述漏极(6)和源极(7)为n型离子注入，注入离子为磷或者砷，注入离子剂量为10
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cm-2
至10
16
cm-2
之间。6.根据权利要求1所述的高增益异质放大器，其特征在于，所述栅氧化层(11)材料为氧化铪；所述栅氧化层(12)为氧化铪或氧化铝。7.根据权利要求1所述的高增益异质放大器，其特征在于，器件结构对称，soi器件和石墨烯器件都为n型，即一方是n型掺杂soi器件而另外一方为n型石墨烯器件。8.根据权利要求1所述的高增益异质放大器，其特征在于，使用两侧的栅极侧墙(13、14)作为掩蔽，以自对称的方式形成金属接触区。9.一种如权利要求1-8之一所述高增益异质放大器的制备方法，其特征在于，具体步骤为：(1)起始的绝缘层上硅衬底，光刻并刻蚀出凹槽后，通过化学气相淀积(cvd)二氧化硅填充凹槽形成一处隔离侧墙sti结构，sti结构隔离区域为soi器件和石墨烯器件；(2)通过光刻与刻蚀形成最初的衬底，和正栅极图形，包括衬底(1)，氧化埋层(2)和顶层硅(3)，再淀积栅氧化层和正栅极材料；(3)以栅极为掩模板，以自对准的方式离子注入形成低漏掺杂区域；
(4)淀积栅极一层侧墙介质并进行干法各向异性刻蚀形成栅极侧墙；(5)以栅极和栅侧墙为掩模，淀积金属接触并退火，以形成源极、漏极和栅极的金属接触；(6)转移二维材料石墨烯形成石墨烯沟道区；(7)光刻并刻蚀后，淀积金属接触并退火，以形成源极、漏极的金属接触；(8)光刻并刻蚀后，再淀积栅氧化层和栅极材料。

技术总结
本发明属于半导体器件技术领域，具体为一种基于SOI—石墨烯共源共栅电路的高增益异质放大器及其制备方法。本发明益异质放大器包括：衬底、氧化埋层、顶层硅沟道区、氧化层隔离区，以及在沟道区上的栅氧化层、栅极、栅极金属接触、源极金属接触、漏极金属接触，和在氧化层隔离区上的石墨烯沟道区、栅氧化层、栅极、栅极金属接触、源极金属接触、漏极金属接触。本发明在共源共栅电路的基础上采用SOI—石墨烯异质结，器件输入端栅极连接石墨烯，利用石墨烯的高gm，输出端连接SOI晶体管的高输出电阻，以提高输出电阻、提高电压和功率增益；器件工艺成本更低，可应用于射频晶体管。可应用于射频晶体管。可应用于射频晶体管。


技术研发人员：万景 田甜 周鹏 包文中
受保护的技术使用者：复旦大学
技术研发日：2023.05.18
技术公布日：2023/8/24