三维AND快闪存储器元件及其制造方法与流程

三维and快闪存储器元件及其制造方法
技术领域
1.本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种三维and快闪存储器元件及其制造方法。


背景技术：

2.非易失性存储器具有可使得存入的数据在断电后也不会消失的优点，因此广泛采用于个人电脑和其他电子设备中。目前业界较常使用的三维存储器包括或非门(nor)存储器以及与非门(nand)存储器。此外，另一种三维存储器为与门(and)存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维存储器元件的发展已逐渐成为目前的趋势。然而，仍存在许多与三维存储器元件相关的挑战。


技术实现要素：

3.本发明提出一种三维and快闪存储器元件，可以使得多个通道区彼此分离，以降低漏电流。
4.本发明提出一种三维and快闪存储器元件的制造方法，可以与现有工艺整合而制作出多个彼此分离的通道区，以降低漏电流。
5.依据本发明实施例的一种三维and快闪存储器元件，包括：栅极堆叠结构、通道堆叠结构、源极柱与漏极柱以及多个电荷存储结构。栅极堆叠结构位于介电基底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层。通道堆叠结构延伸穿过所述栅极堆叠结构，其中所述通道堆叠结构包括彼此间隔开的多个通道环。源极柱与漏极柱位于所述通道堆叠结构内且分别与所述多个通道环电性连接。多个电荷存储结构位于所述多个栅极层与所述多个通道环之间。
6.在本发明实施例中，所述多个绝缘层包括：多个主体部以及多个延伸部。多个主体部与所述多个栅极层彼此交替堆叠。多个延伸部与所述多个主体部连接，且与所述多个通道环交替堆叠形成所述通道堆叠结构。
7.在本发明实施例中，所述多个延伸部的高度小于所述多个主体部的高度。
8.在本发明实施例中，所述多个延伸部的高度等于所述多个主体部的高度。
9.在本发明实施例中，所述多个延伸部的高度大于所述多个主体部的高度。
10.在本发明实施例中，所述多个绝缘层的至少其中之一具有界面、狭缝或孔隙。
11.依据本发明实施例的一种三维and快闪存储器元件的制造方法，包括：形成中间堆叠结构于介电基底上，其中所述中间堆叠结构包括彼此交替堆叠的多个第一中间层与多个第二中间层。形成开口于所述中间堆叠结构中。形成保护柱于所述开口的侧壁。形成通道柱于所述保护柱的侧壁。于所述通道柱内形成与所述通道柱电性连接的源极柱与漏极柱。以所述停止层为停止层，移除所述多个第一中间层，以形成多个第一水平开口。移除所述多个第一水平开口所裸露出的部分所述保护柱，并切割所述通道柱，以形成多个环空间以及被
所述多个环空间分隔开的多个保护环与多个通道环。将多个绝缘层填入于所述多个第一水平开口与所述多个环空间中，其中所述多个通道环与填入于所述多个环空间中的所述多个绝缘层彼此交替堆叠成通道堆叠结构。移除所述多个第二中间层以及所述多个保护环，以形成多个第二水平开口。将多个栅极层填入于所述多个第二水平开口中，其中所述多个栅极层与所述多个绝缘层彼此交替成栅极堆叠结构。形成多个电荷存储结构，位于所述多个栅极层与所述多个通道环之间。
12.在本发明实施例中，所述多个第一中间层、所述多个第二中间层以及所述保护柱的材料不同。
13.在本发明实施例中，所述多个第一中间层包括半导体，所述多个第二中间层以及所述保护柱包括介电材料。
14.在本发明实施例中，所述多个第一中间层包括未掺杂多晶硅，所述多个第二中间层包括氮化硅，所述保护柱包括氧化硅。
15.在本发明实施例中，将多个绝缘层填入于所述多个第一水平开口与所述多个环空间中并于所述多个绝缘层形成界面、狭缝或孔隙。
16.在本发明实施例中，移除所述多个第一中间层使用碱性溶液。
17.本发明实施例的三维and快闪存储器元件的制造方法，可以与现有工艺整合而将穿过栅极堆叠结构的通道柱切割成多个通道环。由于这些通道环彼此之间以绝缘层物理性分隔开，因此，有助于栅极层控制通道区，因此可以降低漏电流，增加元件裕度(device window)，提升开启与关闭的电流比(i
on
/i
off
)。
附图说明
18.图1a示出根据一些实施例的3d and快闪存储器阵列的电路图。
19.图1b示出图1a中部分的存储阵列的局部三维视图。
20.图1c与图1d示出图1b的切线i-i’的剖面图。
21.图1e示出图1b、图1c、图1d的切线ii-ii’的上视图。
22.图2a至图2l是依照本发明的实施例的一种三维and快闪存储器元件的制造流程的剖面示意图。
23.附图标记说明
24.10：存储器阵列
25.12、112：电荷存储层
26.14、114：隧穿层
27.16、116a：通道环
28.20：存储单元
29.28、128：绝缘柱
30.32a：第一导体柱
31.32a：源极柱
32.32b：第二导体柱
33.36、136：阻挡层
34.38、138：栅极层
35.38：字线
36.40、140：电荷存储结构
37.50、100：介电基底
38.50s：表面
39.52、gsk：栅极堆叠结构
40.54、101、107、122：绝缘层
41.54b、122b：主体部
42.54e、122e：延伸部
43.60：箭头
44.102、105：停止层
45.103、144：导体层
46.104、106：中间层
47.108：开孔
48.109、130a、130b：孔
49.110：保护柱
50.110a：停止环
51.115：顶盖绝缘层
52.116：通道柱
53.120、134：水平开口
54.121：环空间
55.122s：狭缝或孔隙
56.124：绝缘填充层
57.132a、132b：导体柱
58.133：分隔沟槽
59.137：势垒层
60.142：衬层
61.csk：通道堆叠结构
62.sk1：堆叠结构
63.slt：分隔狭缝
64.i-i’、ii-ii’：切线
65.block、block(i)、block
(i+1)
：区块
66.bln、bl
n+1
：位线
67.sp
(i)n
、sp
(i)n+1
、sp
(i+1)n
、sp
(i+1)n+1
：源极柱
68.dp
(i)n
、dp
(i)n+1
、dp
(i+1)n
、dp
(i+1)n+1
：源极柱
69.wl
(i)m
、wl
(i)m+1
、wl
(i+1)m
、wl
(i+1)m+1
：字线
70.x、y、z：方向
71.h1、h2、h3、h4：高度
具体实施方式
72.图1a示出根据一些实施例的3d and快闪存储器阵列的电路图。图1b示出图1a中部分的存储阵列的局部三维视图。图1c与图1d示出图1b的切线i-i’的剖面图。图1e示出图1b、图1c与图1d的切线ii-ii’的上视图。
73.图1a为包括配置成列及行的垂直and存储器阵列10的2个区块block(i)与block
(i+1)
的示意图。区块block(i)中包括存储阵列a(i)。存储阵列a(i)的一列(例如是第m+1列)是具有共同字线(例如wl
(i)m+1
)的and存储单元20集合。存储阵列a(i)的每一列(例如是第m+1列)的and存储单元20对应于共同字线(例如wl
(i)m+1
)，且耦接至不同的源极柱(例如sp
(i)n
与sp
(i)n+1
)与漏极柱(例如dp
(i)n
与dp
(i)n+1
)，从而使得and存储单元20沿共同字线(例如wl
(i)m+1
)逻辑地配置成一列。
74.存储阵列a(i)的一行(例如是第n行)是具有共同源极柱(例如sp
(i)n
)与共同漏极柱(例如dp
(i)n
)的and存储单元20集合。存储阵列a(i)的每一行(例如是第n行)的and存储单元20对应于不同字线(例如wl
(i)m+1
与wl
(i)m
)，且耦接至共同的源极柱(例如sp
(i)n
)与共同的漏极柱(例如dp
(i)n
)。因此，存储阵列a(i)的and存储单元20沿共同源极柱(例如sp
(i)n
)与共同漏极柱(例如dp
(i)n
)逻辑地配置成一行。在实体布局中，根据所应用的制造方法，行或列可经扭曲，以蜂巢式模式或其他方式配置，以用于高密度或其他原因。
75.在图1a中，在区块block(i)中，存储阵列a(i)的第n行的and存储单元20共用共同的源极柱(例如sp
(i)n
)与共同的漏极柱(例如dp
(i)n
)。第n+1行的and存储单元20共用共同的源极柱(例如sp
(i)n+1
)与共同的漏极柱(例如dp
(i)n+1
)。
76.共同的源极柱(例如sp
(i)n
)耦接至共同的源极线(例如sln)；共同的漏极柱(例如dp
(i)n
)耦接至共同的位线(例如bln)。共同的源极柱(例如sp
(i)n+1
)耦接至共同的源极线(例如sl
n+1
)；共同的漏极柱(例如dp
(i)n+1
)耦接至共同的位线(例如bl
n+1
)。
77.相似地，区块block
(i+1)
包括存储阵列a
(i+1)
，其与在区块block(i)中的存储阵列a(i)相似。存储阵列a
(i+1)
的一列(例如是第m+1列)是具有共同字线(例如wl
(i+1)m+1
)的and存储单元20集合。存储阵列a
(i+1)
的每一列(例如是第m+1列)的and存储单元20对应于共同字线(例如wl
(i+1)m+1
)，且耦接至不同的源极柱(例如sp
(i+1)n
与sp
(i+1)n+1
)与漏极柱(例如dp
(i+1)n
与dp
(i+1)n+1
)。存储阵列a
(i+1)
的一行(例如是第n行)是具有共同源极柱(例如sp
(i+1)n
)与共同漏极柱(例如dp
(i+1)n
)的and存储单元20集合。存储阵列a(i+1)的每一行(例如是第n行)的and存储单元20对应于不同字线(例如wl
(i+1)m+1
与wl
(i+1)m
)，且耦接至共同的源极柱(例如sp
(i+1)n
)与共同的漏极柱(例如dp
(i+1)n
)。因此，存储阵列a
(i+1)
的and存储单元20沿共同源极柱(例如sp
(i+1)n
)与共同漏极柱(例如dp
(i+1)n
)逻辑地配置成一行。
78.区块block
(i+1)
与区块block(i)共用源极线(例如是sln与sl
n+1
)与位线(例如bln与bl
n+1
)。因此，源极线sln与位线bln耦接至区块block(i)的and存储阵列a(i)中的第n行and存储单元20，且耦接至区块block
(i+1)
中的and存储阵列a
(i+1)
中的第n行and存储单元20。同样，源极线sl
n+1
与位线bl
n+1
耦接至区块block(i)的and存储阵列a(i)中的第n+1行and存储单元20，且耦接至区块block
(i+1)
中的and存储阵列a
(i+1)
中的第n+1行and存储单元20。
79.请参照图1b至图1d，存储器阵列10可安置于半导体晶粒的内连线结构上，诸如，安置于在半导体基底上形成的一或多个有源元件(例如晶体管)上方。因此，介电基底50例如是形成于硅基板上的金属内连线结构上方的介电层，例如氧化硅层。存储器阵列10可包括
栅极堆叠结构52、多个通道环16、多个第一导体柱(又可称为源极柱)32a与多个第二导体柱(又可称为漏极柱)32b和多个电荷存储结构40。
80.请参照图1b，栅极堆叠结构52形成在阵列区(未示出)与阶梯区(未示出)的介电基底50上。栅极堆叠结构52包括在介电基底50的表面50s上垂直堆叠的多个栅极层(又称为字线)38与多层的绝缘层54。在z方向上，这些栅极层38通过设置在其彼此之间的绝缘层54电性隔离。栅极层38在与介电基底50的表面平行的方向上延伸。阶梯区的栅极层38可具有阶梯结构(未示出)。因此，下部的栅极层38比上部栅极层38长，且下部的栅极层38的末端横向延伸出上部栅极层38的末端。用于连接栅极层38的接触窗(未示出)可着陆于栅极层38的末端，藉以将各层栅极层38连接至各个导线。
81.请参照图1b至图1d，存储器阵列10还包括在z方向上堆叠的多个通道环16。在一些实施例中，通道环16于上视角度来看可具有环形的轮廓。通道环16的材料可以是半导体材料，例如是未掺杂的多晶硅。
82.请参照图1b至图1d，存储器阵列10还包括绝缘柱28、多个第一导体柱32a与多个第二导体柱32b。在此例中，第一导体柱32a作为源极柱；第二导体柱32b作为漏极柱。第一导体柱32a与第二导体柱32b以及绝缘柱28各自在垂直于栅极层38的表面(即xy平面)的方向(即z方向)上延伸。第一导体柱32a与第二导体柱32b通过绝缘柱28分隔。第一导体柱32a与第二导体柱32b电性连接该通道环16。第一导体柱32a与第二导体柱32b包括掺杂的多晶硅或金属材料。绝缘柱28例如是氮化硅或是氧化硅。
83.请参照图1c与图1d，电荷存储结构40设置于通道环16与多层栅极层38之间。电荷存储结构40可以包括隧穿层(或称为能隙工程隧穿氧化层)14、电荷存储层12以及阻挡层36。电荷存储层12位于隧穿层14与阻挡层36之间。在一些实施例中，隧穿层14以及阻挡层36包括氧化硅。电荷存储层12包括氮化硅，或其他包括可以捕捉以电荷的材料。在一些实施例中，如图1c所示，电荷存储结构40的一部分(隧穿层14与电荷存储层12)在垂直于栅极层38的方向(即z方向)上连续延伸，而电荷存储结构40的另一部分(阻挡层36)环绕于栅极层38的周围。在另一些实施例中，如图1d所示，电荷存储结构40(隧穿层14、电荷存储层12与阻挡层36)环绕于栅极层38的周围。
84.请参照图1e，电荷存储结构40、通道环16以及源极柱32a与漏极柱32b被栅极层38环绕，并且界定出存储单元20。存储单元20可通过不同的操作方法进行1位元操作或2位元操作。举例来说，在对源极柱32a与漏极柱32b施加电压时，由于源极柱32a与漏极柱32b与通道环16连接，因此电子可沿着通道环16传送并存储在整个电荷存储结构40中，如此可对存储单元20进行1位元的操作。此外，对于利用福勒-诺德汉隧穿(fowler-nordheim tunneling)的操作来说，可使电子或是空穴被捕捉在源极柱32a与漏极柱32b之间的电荷存储结构40中。对于源极侧注入(source side injection)、通道热电子(channel-hot-electron)注入或带对带隧穿热载子(band-to-band tunneling hot carrier)注入的操作来说，可使电子或空穴被局部地捕捉在邻近两个源极柱32a与漏极柱32b中的一者的电荷存储结构40中，如此可对存储单元20进行单位单元(slc，1位元)或多位单元(mlc，大于或等于2位元)的操作。
85.在进行操作时，将电压施加至所选择的字线(栅极层)38，例如施加高于对应存储单元20的相应起始电压(v
th
)时，与所选择的字线38相交的通道环16被导通，而允许电流从
位线bln或bl
n+1
(示于图1b)进入漏极柱32b，并经由导通的通道区流至源极柱32a(例如，在由箭头60所指示的方向上)，最后流到源极线sln或sl
n+1
(示于图1b)。
86.参照图1c与图1d，在本发明的一些实施例中，多个绝缘层54为在连续层介于所述多个栅极层38之间，且介于所述多个通道环16之间。多个绝缘层54与多个通道环16以及多层栅极层38形成复合堆叠结构(或称为双堆叠结构)dsk。复合堆叠结构dsk包括栅极堆叠结构52与通道堆叠结构csk。换言之，绝缘层54包括：多个主体部54b以及多个延伸部54e。多个主体部54b与多个栅极层38彼此交替堆叠形成栅极堆叠结构52。多个延伸部54e与多个主体部54b连接，且与多个通道环16交替堆叠形成通道堆叠结构csk。通道堆叠结构csk延伸穿过栅极堆叠结构52。
87.从剖面观之，通道堆叠结构csk的通道环16不连续延伸穿过栅极堆叠结构52，相邻两个通道环16之间彼此以绝缘层54的延伸部54e间隔开。延伸部54e的高度h4可以等于、大于或小于主体部54b的高度h3，使得通道环16的高度h1可以等于、小于或大于栅极层38的高度h2。高度h1为通道的宽度，高度h2为栅极层38的宽度。当栅极的宽度大于通道的宽度(即：高度h2大于高度hi)时，栅极控制能力更好，亚阈值摆幅较小，单元分布更紧密。当栅极的宽度小于通道的宽度(即：高度h2小于高度h1)时，导通电流增加，操作(读/写)速度提升。
88.图2a至图2l是依照本发明的实施例的一种三维and快闪存储器元件的制造流程的剖面示意图。
89.参照图2a，提供介电基底100。介电基底100例如是形成于硅基板上的金属内连线结构上方的介电层，例如氧化硅层。介电基底100包括阵列区与阶梯区。于阵列区与阶梯区的介电基底100上形成堆叠结构sk1。堆叠结构sk1又可称为绝缘堆叠结构sk1。在本实施例中，堆叠结构sk1由依序交错堆叠于介电基底100上的中间层104与中间层106所构成。在其他实施例中，堆叠结构sk1可由依序交错堆叠于介电基底100上的中间层106与中间层104所构成。此外，在本实施例中，堆叠结构sk1的最上层为中间层104。中间层104与106可作为牺牲层，在后续的工艺中被局部移除之。在本实施例中，堆叠结构sk1具有5层中间层104与5层中间层106，但本发明不限于此。在其他实施例中，可视实际需求来形成更多层的中间层104与更多层的中间层106。
90.在堆叠结构sk1上形成停止层105。停止层105、中间层106的材料包括介电材料，中间层104的材料包括半导体材料。停止层105例如为氧化硅，中间层106例如为氮化硅，中间层104例如为多晶硅。
91.在一些实施例中，在形成堆叠结构sk1之前，在介电基底100上先形成绝缘层101与停止层102。绝缘层101例如是氧化硅。停止层102形成在绝缘层中101。停止层102例如是导体图案，例如是多晶硅图案。将堆叠结构sk1图案化，以在阶梯区形成阶梯结构。
92.接着，参照图2b，于阵列区的堆叠结构sk1中形成多个开口108。在本实施例中，开口108延伸穿过堆叠结构sk1，且其底面未暴露出停止层102，但本发明不限于此。在本实施例中，以上视角度来看，开口108具有圆形的轮廓，但本发明不限于此。在其他实施例中，开口108可具有其他形状的轮廓，例如多边形(未示出)。
93.参照图2c，在开口108之中形成保护柱110与通道柱116。保护柱110形成在堆叠结构sk1的中间层106的裸露于开口108的侧壁上。保护柱110例如是氧化硅层。通道柱116的材料可为半导体，例如未掺杂多晶硅。保护柱110的形成方法例如是热氧化法。保护柱110与通
道柱116的形成方法例如是在堆叠结构sk1上以及开口108之中形成保护材料与通道材料隙壁材料。接着，进行回蚀工艺，以局部移除通道材料层以及保护材料，以形成通道柱116与保护柱110。通道柱116与保护柱110覆盖在开口108的侧壁上，裸露出开口108的底部。通道柱116与保护柱110可延伸穿过堆叠结构sk1并延伸至绝缘层101中，但不限于此。通道柱116的上视图例如为环形，且在其延伸方向上(例如垂直介电基底100的方向上)可为连续的。也就是说，通道柱116在其延伸方向上为整体的，并未分成多个不相连的部分。在一些实施例中，通道柱116于上视角度来看可具有圆形的轮廓，但本发明不限于此。在其他实施例中，通道柱116以上视角度来看也可具有其他形状(例如多边形)的轮廓。
94.参照图2d，在堆叠结构sk1上以及开口108之中填入绝缘填充材料。绝缘填充材料例如是低温氧化硅。填入开口108中的绝缘填充材料形成绝缘填充层124且在绝缘填充层124中央会留下一圆形孔隙。然后，进行非等向性蚀刻工艺，以使圆形孔隙扩大而形成孔109。
95.参照图2d，在绝缘填充层124上以及孔109之中形成绝缘材料层。然后，进行非等向性蚀刻工艺，移除部分的绝缘材料层，以在孔109之中形成绝缘柱128。绝缘柱128的材料与绝缘填充层124的材料不同。绝缘柱128的材料例如是氮化硅。接着，在停止层105、绝缘填充层124以及绝缘柱128上方形成绝缘层107。绝缘层107的材料例如是氧化硅。
96.参照图2e，进行图案化工艺，例如是光刻与蚀刻工艺，以在绝缘层107与绝缘填充层124中形成孔130a与130b。在进行蚀刻的过程中，可以停止层102作为蚀刻停止层。因此，所形成的孔130a与130b穿过堆叠结构sk1并延伸至裸露出停止层102为止。图案化工艺所定义的孔的图案的轮廓可以与绝缘柱128的轮廓相切。图案化工艺所定义的孔的图案的轮廓也可超出绝缘柱128的轮廓。由于绝缘柱128的蚀刻速率小于绝缘填充层124的蚀刻速率，因此，绝缘柱128几乎不会遭受蚀刻的破坏而保留下来。此外，在一些实施例中，图案化工艺所定义的孔的图案的轮廓会超出开口108的轮廓，使得孔130a与130b的上侧壁裸露出堆叠结构sk1上的停止层105。孔130a与130b的中侧壁与下侧壁裸露出绝缘层101与绝缘柱128。
97.参照图2e，在孔130a与130b中形成导体柱132a与132b。导体柱132a与132b可分别作为源极柱与漏极柱，且分别与通道柱116电性连接。导体柱132a与132b可以是在绝缘层107上以及孔130a与130b中形成导体层，然后再经由回蚀刻而形成。导体柱132a与132b例如是掺杂的多晶硅。
98.参照图2f，接着，在绝缘层107、导体柱132a与132b上形成顶盖绝缘层115。顶盖绝缘层115的材料例如是氧化硅。接着，对堆叠结构sk1进行图案化工艺，例如是光刻与蚀刻工艺，以形成多个分隔沟槽133。在进行蚀刻工艺时，可以绝缘层101作为蚀刻停止层，使得分隔沟槽133裸露出绝缘层101。分隔沟槽133沿着x方向延伸，使阵列区与阶梯区的堆叠结构sk1分割成多个区块(未示出)。
99.接着，进行蚀刻工艺，例如湿法蚀刻工艺，以将部分的多层中间层104移除。由于蚀刻工艺所采用的蚀刻液注入于分隔沟槽133之中，再将分隔沟槽133所裸露的多层中间层104移除。进行蚀刻工艺，通过时间模式的控制，将大部分的多层中间层104移除，以形成多个水平开口120。蚀刻工艺所采用的蚀刻液例如是碱性蚀刻液，例如是氢氧化胺溶液、tmah溶液或氢氧化钾溶液。碱性蚀刻液对于氧化硅与氮化硅具有相当高的蚀刻选择性。蚀刻工艺的蚀刻速率例如是500～1000埃/分钟。
100.参照图2h，之后，进行通道柱116的切割工艺。进行蚀刻工艺，移除多个水平开口120所裸露的部分保护柱110并切割通道柱116，以形成多个环空间121以及被多个环空间121分隔开的多个保护环110a与多个通道环116a。多个环空间121裸露出导体柱132a与132b与绝缘填充层124。蚀刻工艺包括用于移除部分保护柱110的第一阶段蚀刻工艺以及用于切割通道柱116的第二阶段蚀刻工艺。第一阶段蚀刻工艺所采用的蚀刻液例如是酸性蚀刻液，例如是氢氟酸溶液或其他合适的蚀刻溶液。酸性蚀刻液对于氧化硅与氮化硅具有相当高的蚀刻选择性。第二阶段蚀刻工艺的蚀刻速率例如是3～30埃/分钟。第二阶段蚀刻工艺所采用的蚀刻液例如是sc1具有较低的蚀刻速率，以更为精准地控制蚀刻工艺。第二阶段蚀刻工艺的蚀刻速率例如是1～10埃/分钟。
101.参照图2i，在多个水平开口120以及多个环空间121中回填多个绝缘层122。绝缘层122的形成方法包括以下步骤。在分隔沟槽133、多个水平开口120以及多个环空间121中回填绝缘材料。之后，进行回蚀刻工艺，以移除分隔沟槽133中的绝缘材料，以裸露出多个中间层106的侧壁。绝缘层122可以包括彼此连接的主体部122b以及延伸部122e。多个主体部122b位于水平开口120中，与多个中间层106彼此交替堆叠。多个延伸部122e位于多个环空间121中，与多个主体部122b连接，且与多个通道环116a交替堆叠形成通道堆叠结构csk。在一些实施例中，由于绝缘层122是以回填的方式形成在多个水平开口120以及多个环空间121中，因此在绝缘层122中具有界面、狭缝或孔隙122s。
102.参照图2j，之后，进行取代工艺，以将多层中间层106取代为多个栅极层138以及多个电荷存储结构140等。首先，进行蚀刻工艺，例如湿法蚀刻工艺，以将多层中间层106移除。由于蚀刻工艺所采用的蚀刻液(例如是热磷酸)注入于分隔沟槽133之中，再将分隔沟槽133所裸露出的多层中间层106移除。当通道柱116与分隔沟槽133之间的多层中间层106被移除时，由于保护柱110与中间层106的材料不同，因此，保护柱110可以作为蚀刻停止层，以保护通道环116a。进行蚀刻工艺，通过时间模式的控制，将大部分的多层中间层106移除，以形成多个水平开口134。
103.参照图2k，移除保护柱110。在多个水平开口134中形成多层隧穿层114、多层电荷存储层112、多层阻挡层136以及多层栅极层138。隧穿层114例如是氧化硅。电荷存储层112例如是氮化硅。阻挡层136例如为介电常数大于或等于7的高介电常数的材料，例如氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(la2o3)、过渡金属氧化物、镧系元素氧化物或其组合。栅极层138例如是钨。在一些实施例中，在形成多层栅极层138之前，还形成势垒层137。势垒层137的材料例如为钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或其组合。
104.隧穿层114、电荷存储层112、阻挡层136、势垒层137以及栅极层138的形成方法例如是在分隔沟槽133与水平开口134之中依序形成隧穿材料层、存储材料层、阻挡材料层、势垒材料层以及导体材料层，然后，再进行回蚀刻工艺，移除多个分隔沟槽133中的隧穿材料层、存储材料层、阻挡材料层、势垒材料层以及导体材料层，以在多个水平开口134中形成隧穿层114、电荷存储层112、阻挡层136、势垒层137以及栅极层138。隧穿层114、电荷存储层112、与阻挡层136合称为电荷存储结构140。至此，形成栅极堆叠结构gsk。栅极堆叠结构gsk，设置于介电基底100上，且包括彼此交互堆叠的多层栅极层138与多层绝缘层104。
105.参照图2l，在分隔沟槽133中形成分隔狭缝结构slt。分隔狭缝结构slt的形成方法包括在栅极堆叠结构150上以及分隔沟槽133中填入绝缘衬层材料以及导体材料。绝缘材料
例如氧化硅。导体材料例如是多晶硅。然后经由回蚀刻工艺或是平坦化工艺移除栅极堆叠结构gsk上多余的绝缘衬层材料以及导体材料，以形成衬层142与导体层144。衬层142与导体层144合称为分隔狭缝结构slt。在另一些实施例中，分隔狭缝结构slt也可以是全部被绝缘材料填满，而无任何导体层。在又一些实施例中，分隔狭缝结构slt也可以是衬层142，且衬层142包覆着气隙(air gap)而无任何导体层。
106.之后，在阶梯区中形成多个接触窗(未示出)。接触窗着陆于阶梯区的栅极层138的末端，并分别与栅极层138电性连接。
107.本发明实施例之三维and快闪存储器元件的制造方法可以应用于三维nor快闪存储器元件，且可与现有工艺整合而将穿过栅极堆叠结构的通道柱切割成多个通道环。由于这些通道环彼此之间以绝缘层物理性分隔开，因此，有助于栅极层控制通道区，因此可以降低漏电流，增加元件裕度(device window)，提升开启与关闭的电流比(i
on
/i
off
)。

技术特征：
1.一种三维and快闪存储器元件，其特征在于，包括：栅极堆叠结构，位于介电基底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层；通道堆叠结构，延伸穿过所述栅极堆叠结构，其中所述通道堆叠结构包括彼此间隔开的多个通道环；源极柱与漏极柱，位于所述通道堆叠结构内，且分别与所述多个通道环电性连接；以及多个电荷存储结构，位于所述多个栅极层与所述多个通道环之间。2.根据权利要求1所述的三维and快闪存储器元件，其特征在于，所述多个绝缘层介于所述多个通道环之间，介于所述多个栅极层之间，且所述多个绝缘层与所述多个通道环以及所述多个栅极层共同堆叠形成复合堆叠结构。3.根据权利要求1所述的三维and快闪存储器元件，其特征在于，所述多个绝缘层包括：多个主体部，与所述多个栅极层彼此交替堆叠；以及多个延伸部，与所述多个主体部连接，且与所述多个通道环交替堆叠形成所述通道堆叠结构。4.根据权利要求3所述的三维and快闪存储器元件，其特征在于，所述多个延伸部的高度大于所述多个主体部的高度。5.根据权利要求1所述的三维and快闪存储器元件，其特征在于，所述多个绝缘层的至少其中之一具有界面、狭缝或孔隙。6.一种三维and快闪存储器元件的制造方法，其特征在于，包括：形成中间堆叠结构于介电基底上，其中所述中间堆叠结构包括彼此交替堆叠的多个第一中间层与多个第二中间层；形成开口于所述中间堆叠结构中；形成保护柱于所述开口的侧壁；形成通道柱于所述保护柱的侧壁；于所述通道柱内形成与所述通道柱电性连接的源极柱与漏极柱；以所述保护柱为停止层，移除所述多个第一中间层，以形成多个第一水平开口；移除所述多个第一水平开口所裸露出的部分所述保护柱，并切割所述通道柱，以形成多个环空间以及被所述多个环空间分隔开的多个保护环与多个通道环；将多个绝缘层填入所述多个第一水平开口与所述多个环空间中，其中所述多个通道环与填入于所述多个环空间中的所述多个绝缘层彼此交替堆叠成通道堆叠结构；移除所述多个第二中间层以及所述多个保护环，以形成多个第二水平开口；将多个栅极层填入于所述多个第二水平开口中，其中所述多个栅极层与填入所述多个第一水平开口的所述多个绝缘层彼此交替成栅极堆叠结构；以及形成多个电荷存储结构，位于所述多个栅极层与所述多个通道环之间。7.根据权利要求6所述的三维and快闪存储器元件的制造方法，其特征在于，所述多个第一中间层包括半导体材料，所述多个第二中间层以及所述保护柱包括介电材料。8.根据权利要求7所述的三维and快闪存储器元件的制造方法，其特征在于，所述多个第一中间层包括未掺杂多晶硅，所述多个第二中间层包括氮化硅，所述保护柱包括氧化硅。9.根据权利要求6所述的三维and快闪存储器元件的制造方法，其特征在于，将多个绝
缘层填入于所述多个第一水平开口与所述多个环空间中并于所述多个绝缘层形成界面、狭缝或孔隙。10.根据权利要求6所述的三维and快闪存储器元件的制造方法，其特征在于，移除所述多个第一中间层使用碱性溶液。11.根据权利要求6所述的三维and快闪存储器元件的制造方法，其特征在于，所述多个绝缘层介于所述多个通道环之间，介于所述多个栅极层之间，且所述多个绝缘层与所述多个通道环以及所述多个栅极层共同堆叠形成复合堆叠结构。

技术总结
本发明公开了一种三维AND快闪存储器元件及其制造方法，该三维AND快闪存储器元件包括：栅极堆叠结构、通道堆叠结构、源极柱与漏极柱以及多个电荷存储结构。栅极堆叠结构位于介电基底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层。通道堆叠结构延伸穿过所述栅极堆叠结构，其中所述通道堆叠结构包括彼此间隔开的多个通道环。源极柱与漏极柱位于所述通道堆叠结构内且分别与所述多个通道环电性连接。多个电荷存储结构位于所述多个栅极层与所述多个通道环之间。个栅极层与所述多个通道环之间。个栅极层与所述多个通道环之间。


技术研发人员：李冠儒
受保护的技术使用者：旺宏电子股份有限公司
技术研发日：2022.03.07
技术公布日：2023/9/11