一种半导体器件的制造方法和半导体器件与流程

1.本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和半导体器件。


背景技术：

2.具有屏蔽栅沟槽(shield gate trench，sgt)结构的功率mosfet器件能够同时实现低导通电阻和低反向恢复电容，从而同时降低了系统的导通损耗和开关损耗，提高了系统使用效率。
3.sgt器件发展以来，其电场从最初的三角分布到目前的矩形分布，器件的耐压性能有了很大的改善。尽管如此，传统sgt器件中仍存在击穿电压(bv)和导通电阻(ron)之间相互制约的问题，提高耐压性的同时必须牺牲ron，两者的优化不能同时实现。
4.因此，有必要对目前的半导体器件的制造方法提出改进，以至少部分地解决上述技术问题。


技术实现要素：

5.在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
6.本发明实施例一方面提供了一种半导体器件的制造方法，包括以下步骤：
7.提供半导体衬底；
8.在所述半导体衬底上形成第一外延层；
9.在所述第一外延层中注入掺杂离子，以在所述第一外延层中形成离子注入区；
10.在所述第一外延层上形成第二外延层；
11.刻蚀所述第一外延层和所述第二外延层，以形成栅极沟槽；
12.在所述栅极沟槽中形成栅极结构。
13.在一个实施例中，在所述栅极沟槽中形成栅极结构，包括：
14.在所述栅极沟槽中依次形成栅极介质层和第一栅极材料层；
15.刻蚀所述栅极介质层和所述第一栅极材料层，使所述栅极介质层和所述第一栅极材料层的厚度小于所述栅极沟槽底部的深度；
16.所述第一栅极材料层顶部形成栅间介质层；
17.沉积第二栅极材料层，以填充所述栅极沟槽。
18.在一个实施例中，所述掺杂离子的掺杂类型与所述第一外延层和所述第二外延层的掺杂类型相同。
19.在一个实施例中，所述掺杂离子包括磷离子。
20.在一个实施例中，所述离子注入区的深度小于所述栅极沟槽的深度。
21.在一个实施例中，所述掺杂离子的离子浓度大于所述第一外延层的离子浓度。
22.在一个实施例中，在所述栅极沟槽中形成栅极结构之后，还包括：
23.在所述第二外延层表面形成体区和源区，所述体区和所述源区具有不同的掺杂类型。
24.本发明实施例另一方面提供一种半导体器件，所述半导体器件包括：
25.半导体衬底；
26.位于所述半导体衬底上的第一外延层，所述第一外延层表面形成有离子注入区；
27.位于所述第一外延层上的第二外延层；
28.形成在所述第一外延层和所述第二外延层中的栅极沟槽，所述栅极沟槽中形成有栅极结构。
29.在一个实施例中，所述掺杂离子的掺杂类型与所述第一外延层和所述第二外延层的掺杂类型相同。
30.在一个实施例中，所述离子注入区的深度小于所述栅极沟槽的深度。
31.在一个实施例中，所述掺杂离子的离子浓度大于所述第一外延层的离子浓度。
32.根据本发明提供的半导体器件的制造方法和半导体器件在第一外延层表面形成离子注入区，优化了电场分布，在改善耐压问题的同时降低了导通电阻。
附图说明
33.本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
34.附图中：
35.图1示出了根据本发明的一实施例的半导体器件的制造方法的工艺流程图；
36.图2a至图2e示出了根据本发明的一实施例的半导体器件的制造方法的相关步骤所获得的器件的截面结构示意图；
37.图3示出了根据本发明的一实施例的半导体器件的制造方法的相关步骤所获得的器件的电场分布图；
38.图4示出了传统半导体器件与本发明实施例的半导体器件的电场分布对比图；
39.图5示出了本发明实施例的半导体器件的电场分布曲线。
具体实施方式
40.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
41.应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
42.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或
者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
43.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
44.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
45.本发明实施例提供了一种半导体器件的制造方法，下面结合图1、图2a至图2e、图3、图4和图5详细地描述本发明实施例提供的半导体器件的制造方法，其中，图1示出了根据本发明的一实施例的半导体器件的制造方法的工艺流程图；图2a至图2e示出了根据本发明的一实施例的半导体器件的制造方法的相关步骤所获得的器件的截面结构示意图，图3示出了根据本发明的一实施例的半导体器件的制造方法的相关步骤所获得的器件的电场分布图；图4示出了传统半导体器件与本发明实施例的半导体器件的电场分布对比图；图5示出了本发明实施例的半导体器件的电场分布曲线。
46.如图1所示，根据本发明的一实施例的半导体器件的制造方法主要包括以下步骤：
47.步骤s101，提供半导体衬底；
48.步骤s102，在所述半导体衬底上形成第一外延层；
49.步骤s103，在所述第一外延层中注入掺杂离子，以在所述第一外延层表面形成离子注入区；
50.步骤s104，在所述第一外延层上形成第二外延层；
51.步骤s105，刻蚀所述第一外延层和所述第二外延层，以形成栅极沟槽；
52.步骤s106，在所述栅极沟槽中形成栅极结构。
53.本发明实施例的半导体器件的制造方法在第一外延层表面形成离子注入区，优化了电场分布，在改善耐压问题的同时降低了导通电阻。
54.下面，参考图2a至图2e对本发明实施例的半导体器件的制造方法做详细描述，其中，图2a至图2e示出了根据本发明的一实施例的半导体器件的制造方法的相关步骤所获得的半导体器件的结构示意图。
55.如图2a所示，首先提供半导体衬底201，示例性地，半导体衬底201可以为本领域技术人员熟知的任何适合的半导体材料，例如以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。半导体衬底的导电类型可以是n型或者p型，具体地，可根据实际需要制备的器件类型进行合理选择。
56.接着，在半导体衬底201上形成第一外延层202。第一外延层202与半导体衬底201具有相同的掺杂类型，例如，第一外延层202与半导体衬底201均采用n型掺杂。半导体衬底201可以采用重掺杂，而第一外延层202可以采用轻掺杂。示例性地，第一外延层202可以是在半导体衬底201上生长的硅材料的同质外延层，也可以是在半导体衬底201上生长的碳化硅材料的异质外延层，本发明实施例对此不做限制。
57.如图2b所示，在第一外延层202中注入掺杂离子，以在第一外延层202表面形成离子注入区203。其中，掺杂离子的掺杂类型与第一外延层202的掺杂类型相同，例如，当第一外延层202为n型掺杂时，对第一外延层202注入的掺杂离子可以是磷离子(phosphorus)。
58.示例性地，离子注入区203中掺杂离子的离子浓度大于第一外延层202原本的离子浓度。可选地，离子注入区203中掺杂离子的离子浓度小于半导体衬底201的离子浓度。
59.示例性地，为了获得较好的电场分布，离子注入区203的深度在700a～1000a之间。
60.示例性地，为了使电场分布更均匀，在注入掺杂离子后，还可以进行高温快速热退火，高温快速热退火的退火温度为可以在650℃～750℃之间，具体可以为约700℃。
61.接着，如图2c所示，在第一外延层202上形成第二外延层204。第二外延层204的掺杂类型与第一外延层202相同。例如，当第一外延层202采用n型掺杂时，第二外延层204也采用n型掺杂。示例性地，第二外延层204的离子浓度小于第一外延层202的离子浓度。
62.在形成第二外延层204以后，第一外延层202、形成在第一外延层202表面的离子注入区203和第二外延层204共同构成了类似于三层的外延层结构，离子浓度由上至下先增大，再减小。上述的外延层结构使整个电场呈现矩形分布，最大程度改善耐压，使峰值变平缓，抬高了最低处的电场，使电场更加均匀，因此很大程度改善了耐压问题，降低导通电阻。并且形成上述外延层结构不需要使用额外的掩膜版，不会增加制造成本。
63.接着，如图2d所示，刻蚀第一外延层202和第二外延层204，以形成栅极沟槽205。具体地，需要使用光罩进行曝光显影，从而在第二外延层204表面形成图案化的光刻胶层，光刻胶层露出栅极沟槽所对应的区域，之后，以光刻胶层为掩膜对第二外延层204和第一外延层202进行各向异性刻蚀，以形成栅极沟槽205。栅极沟槽205的深度大于第二外延层204的深度，小于第一外延层202的深度。
64.示例性地，栅极沟槽205的深度大于离子注入区203的深度，即栅极沟槽205的底部位于离子注入区203的下方，从而提高栅极沟槽205的电场，实现提高器件耐压性、降低导通电阻的技术效果。
65.接着，在栅极沟槽205中形成栅极结构。如图2e所示，栅极结构包括第一栅极材料层206、第二栅极材料层207、位于第一栅极材料层206和第二栅极材料层207之间的栅间介质层208和位于栅极沟槽底部和侧壁上的栅极介质层209。
66.具体地，首先在栅极沟槽205中依次形成栅极介质层209和第一栅极材料层206，第一栅极材料层206可以称为屏蔽栅材料层。其中，栅极介质层209可以是氧化层，具体包括氧
化硅层或氮氧化硅层。示例性地，可以采用但不限于化学气相沉积(chemical vapor deposition，cvd)等沉积工艺向栅极沟槽205的侧壁及底部形成栅极介质层209，或者，可以通过高温炉管热氧化工艺形成栅极介质层209。
67.接着，形成填充栅极沟槽的第一栅极材料层206。第一栅极材料层206可以是多晶硅层，多晶硅中可以掺杂有n型或p型的掺杂离子，具体可以在沉积多晶硅层的过程中进行p型离子或n型离子的原位掺杂并退火，也可以在沉积多晶硅层后，对沉积的多晶硅层进行p型离子或n型离子注入并退火，使得其中掺杂的p型离子或n型离子在多晶硅层中扩散均匀。
68.之后，刻蚀栅极介质层209和第一栅极材料层206，使栅极介质层209和第一栅极材料层206的厚度小于栅极沟槽的深度，从而在第一栅极材料层206上方形成凹陷区。具体地，首先通过湿法或干法刻蚀工艺去除一部分高度的第一栅极材料层206，接着，回刻蚀栅极介质层209，对栅极介质层209的刻蚀工艺可选用干法刻蚀或者湿法刻蚀的方法，可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
69.接着，在第一栅极材料层206顶部形成栅间介质层208。示例性地，通过热氧化工艺对第一栅极材料层206的顶部进行热氧化，从而形成栅间介质层208。
70.接着，沉积第二栅极材料层207，以填充栅极沟槽。第二栅极材料层207可以称为控制栅材料层，控制栅材料层可以是多晶硅层，可以在沉积多晶硅的过程中进行原位掺杂并退火，也可以在沉积多晶硅后，对多晶硅层进行掺杂离子注入并退火。在沉积第二栅极材料层以后，还可以执行刻蚀工艺或研磨工艺等，以去除栅极沟槽205外部的第二栅极材料层。
71.接着，在第二外延层204表面形成体区和源区，体区和源区具有不同的掺杂类型，其中，体区的掺杂类型与第一外延层202和第二外延层204相反，例如当第一外延层202和第二外延层204为n型掺杂时，体区为p型掺杂；源区形成在体区中，与体区的掺杂类型相反，例如为n型掺杂。
72.接着，形成覆盖第二外延层204的层间介质层。在一些实施例中，层间介质层包括依次层叠的无掺杂氧化硅(usg)和硼磷硅玻璃(boro-phospho-silicate glass，bpsg)。将usg沉积在bpsg之下可以防止bpsg中的p元素渗透到第二外延层204中。
73.之后，执行光刻工艺，在层间介质层中形成连接栅极结构的接触孔，以及形成填充接触孔的接触孔金属层。示例性地，由于钨具有均匀填充高深宽比通孔的能力，因此可以选用钨作为接触孔金属层的材料。
74.值得一提的是，上述步骤的顺序仅作为示例，在不冲突的前提下，上述步骤的顺序还可以进行调换或者交替进行等。
75.至此完成了对本发明实施例的半导体器件的制造方法的介绍，对于完整的器件的制作还需其他前序步骤、中间步骤或者后续步骤，在此不做赘述。
76.参照图3、图4图4和图5，传统的具有sgt结构的半导体器件的栅极沟槽无法达到电荷平衡状态，电场分布不均匀，且电场峰值太尖，使得耐压偏低，导通电阻偏大。相比而言，本发明实施例通过对第一外延层进行离子注入提高了体区结电场，使整个电场呈现矩形分布，最大程度上改善了耐压性，使电场峰值变平缓，并抬高了最低处的电场，使电场分布更加均匀，因而在改善耐压性的同时降低了导通电阻。
77.本发明实施例还提供了一种半导体器件，该半导体器件可以采用如上所述的半导体器件的制造方法制造而成。
78.如图2e所示，本发明实施例的半导体器件包括：半导体衬底201；位于半导体衬底201上的第一外延层202，第一外延层202表面形成有离子注入区203；位于第一外延层202上的第二外延层204；形成在第一外延层202和第二外延层204中的栅极沟槽，栅极沟槽中形成有栅极结构。
79.示例性地，栅极结构包括第一栅极材料层206、第二栅极材料层207、位于第一栅极材料层206和第二栅极材料层207之间的栅间介质层208和位于栅极沟槽底部和侧壁上的栅极介质层209。其中，第一栅极材料层206可以是多晶硅层，多晶硅中可以掺杂有n型或p型的掺杂离子；第一栅极材料层206可以称为屏蔽栅材料层。栅极介质层209可以是氧化层，具体包括氧化硅层或氮氧化硅层。第二栅极材料层207可以称为控制栅材料层，控制栅材料层可以是多晶硅层。
80.示例性地，第一外延层202和第二外延层204的掺杂类型相同，例如，当第一外延层202采用n型掺杂时，第二外延层204也采用n型掺杂。示例性地，第二外延层204的离子浓度小于第一外延层202的离子浓度。
81.并且离子注入区203中掺杂离子的掺杂类型与第一外延层202和第二外延层204的掺杂类型相同。例如，当第一外延层202为n型掺杂时，对第一外延层202注入的掺杂离子可以是磷离子(phosphorus)。
82.示例性地，离子注入区203中掺杂离子的离子浓度大于第一外延层202原本的离子浓度。可选地，离子注入区203中掺杂离子的离子浓度小于半导体衬底201的离子浓度。
83.示例性地，栅极沟槽205的深度大于离子注入区203的深度，即栅极沟槽205的底部位于离子注入区203的下方，从而提高栅极沟槽205的电场，实现提高器件耐压性、降低导通电阻的技术效果。
84.示例性地，第二外延层表面还形成有体区和源区，体区和源区具有不同的掺杂类型。其中，体区的掺杂类型与第一外延层202和第二外延层204相反，例如当第一外延层202和第二外延层204为n型掺杂时，体区为p型掺杂；源区形成在体区中，与体区的掺杂类型相反，例如为n型掺杂。
85.根据本发明提供的半导体器件在第一外延层表面设置了离子注入区，优化了电场分布，在改善耐压问题的同时降低了导通电阻。本发明实施例的半导体器件的更多具体细节可以参照上文对半导体器件的制造方法进行的描述，在此不做赘述。
86.本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

技术特征：
1.一种半导体器件的制造方法，其特征在于，包括以下步骤：提供半导体衬底；在所述半导体衬底上形成第一外延层；在所述第一外延层中注入掺杂离子，以在所述第一外延层表面形成离子注入区；在所述第一外延层上形成第二外延层；刻蚀所述第一外延层和所述第二外延层，以形成栅极沟槽；在所述栅极沟槽中形成栅极结构。2.根据权利要求1所述的方法，其特征在于，在所述栅极沟槽中形成栅极结构，包括：在所述栅极沟槽中依次形成栅极介质层和第一栅极材料层；刻蚀所述栅极介质层和所述第一栅极材料层，使所述栅极介质层和所述第一栅极材料层的厚度小于所述栅极沟槽的深度；所述第一栅极材料层顶部形成栅间介质层；沉积第二栅极材料层，以填充所述栅极沟槽；在所述栅极沟槽中形成栅极结构之后，所述方法还包括：在所述第二外延层表面形成体区和源区，所述体区和所述源区具有不同的掺杂类型。3.根据权利要求1所述的方法，其特征在于，所述掺杂离子的掺杂类型与所述第一外延层和所述第二外延层的掺杂类型相同。4.根据权利要求1所述的方法，其特征在于，所述掺杂离子包括磷离子。5.根据权利要求1所述的方法，其特征在于，所述离子注入区的深度小于所述栅极沟槽底部的深度。6.根据权利要求1所述的方法，其特征在于，所述掺杂离子的离子浓度大于所述第一外延层的离子浓度。7.一种半导体器件，其特征在于，所述半导体器件包括：半导体衬底；位于所述半导体衬底上的第一外延层，所述第一外延层表面形成有离子注入区；位于所述第一外延层上的第二外延层；形成在所述第一外延层和所述第二外延层中的栅极沟槽，所述栅极沟槽中形成有栅极结构。8.根据权利要求7所述的半导体器件，其特征在于，所述掺杂离子的掺杂类型与所述第一外延层和所述第二外延层的掺杂类型相同。9.根据权利要求7所述的半导体器件，其特征在于，所述离子注入区的深度小于所述栅极沟槽的深度。10.根据权利要求7所述的半导体器件，其特征在于，所述掺杂离子的离子浓度大于所述第一外延层的离子浓度。

技术总结
一种半导体器件的制造方法和半导体器件，该方法包括：提供半导体衬底；在所述半导体衬底上形成第一外延层；在所述第一外延层中注入掺杂离子，以在所述第一外延层表面形成离子注入区；在所述第一外延层上形成第二外延层；刻蚀所述第一外延层和所述第二外延层，以形成栅极沟槽；在所述栅极沟槽中形成栅极结构。本发明优化了电场分布，在改善耐压问题的同时降低了导通电阻。了导通电阻。了导通电阻。


技术研发人员：柳小英 徐承福 蒋平
受保护的技术使用者：绍兴中芯集成电路制造股份有限公司
技术研发日：2023.07.14
技术公布日：2023/9/16