基准电位生成电路及半导体存储装置的制作方法

基准电位生成电路及半导体存储装置
1.关联申请
2.本技术享受以日本专利申请2022-48992号(申请日：2022年3月24日)为基础申请的优先权。本技术通过参考此基础申请包括基础申请的全部内容。
技术领域
3.实施方式涉及基准电位生成电路及半导体存储装置。


背景技术：

4.在半导体存储装置中，在数据读出时位线成为足以确定读出放大器的输出的电位后，读出放大器被激活。此时，以吸收读出放大器所使用的晶体管的特性偏差而能够可靠地判定读出信号的电平的方式设定读出放大器的基准电位。
5.但是，读出信号的电位的变化根据周围温度等的温度而不同，当读出放大器的基准电位相同时，在存储单元的值为“0”的情况下，温度越高则读出余量(读出的信号的电平与判定用的基准信号的电平之差)越少，在存储单元的值为“1”的情况下，温度越低则数据读出余量越少。


技术实现要素：

6.实施方式提供一种基准电位生成电路及半导体存储装置，能够生成降低温度的影响而增大读出余量、并能够进行可靠性高的动作的读出放大器的基准电位。
7.实施方式的基准电位生成电路具备：原基准电位生成部，生成原基准电位；以及基准电位修正部，随着温度上升而使所述原基准电位降低并作为基准电位输出至读出放大器。
附图说明
8.图1是实施方式的半导体存储装置的概要结构的说明图。
9.图2是读出放大器电路的主要部分结构例的说明图。
10.图3是以往的问题点的说明图。
11.图4是实施方式的动作说明图。
具体实施方式
12.以下，参照附图，对实施方式的半导体存储装置进行详细说明。
13.另外，并不通过这些实施方式来限定本发明。
14.接着，作为半导体装置的一例，对实施方式的nor型闪存进行详细说明。
15.图1是实施方式的半导体存储装置的概要结构的说明图。
16.半导体装置10构成为nor型闪存，并如图1所示那样具备存储单元阵列11、行解码器12、列解码器13、参考电位生成电路14、读出放大器电路15、数据输出电路16及控制电路
17。
17.存储单元阵列11具备配置成棋盘格状的多个存储单元mc。
18.另外，存储单元阵列具备多条字线wl、多条源极线sl、多条位线bl。
19.在图1中，为了易于理解，将处于选择状态的存储单元mc仅显示一个，并仅显示与该存储单元对应的字线wl、源极线sl及位线bl。
20.在此，存储单元mc具备存储单元晶体管tr，该存储单元晶体管tr的源极端子与源极线sl连接，栅极端子与字线wl连接，漏极端子与位线bl连接。
21.行解码器12在控制电路17的控制下，使与读出对象的存储单元mc对应的字线wl成为使能状态。
22.列解码器13在控制电路17的控制下，使与读出对象的存储单元mc对应的源极线sl及位线bl成为使能状态。
23.参考电位生成电路14对读出放大器电路15生成并供给参考电位。
24.读出放大器电路15将与以规定的定时处于选择状态的存储单元mc对应的位线的电位与参考电位进行比较，判定存储单元mc的数据，并将判定结果输出至数据输出电路16。
25.数据输出电路16基于读出放大器电路15的输出，输出读出数据dout。
26.控制电路17基于来自未图示的主机装置(例如mpu)的时钟信号clk、指令数据cmd及地址数据add，控制行解码器12、列解码器13及读出放大器电路15，以对于对应的存储单元mc进行数据的写入、读出或擦除。
27.接着，对读出放大器电路15的结构进行说明。
28.图2是读出放大器电路的主要部分结构例的说明图。
29.读出放大器电路15具备读出放大器151、读出定时生成电路152、基准电流生成电路153、基准电位生成电路154。
30.在该情况下，读出放大器151和读出定时生成电路152分别与多个块blk对应地设置。
31.在该情况下，读出定时生成电路152也能够在多个读出放大器151间共享。
32.在上述结构中，基准电流生成电路153生成基准电流控制电位iref并输出至读出定时生成电路152及基准电位生成电路154。
33.基准电位生成电路154基于基准电流控制电位iref，生成与周围温度对应的基准电位vref并输出至读出放大器151的反相输入端子。
34.读出定时生成电路152具有未图示的一个或多个延迟电路，在与从基准电流生成电路153输入的基准电流控制电位iref的电流值对应的定时，输出使读出放大器151成为使能状态的读出放大器使能信号sae。
35.其结果，读出放大器151在非反相输入端子被输入来自各块blk的位线bl的输入信号in、反相输入端子被输入基准电位vref、且来自读出定时生成电路152的读出放大器使能信号sae为使能状态的情况下，在输入信号in为基准电位vref以上的较高的电压的情况下，输出“h”电平的输出信号out。
36.另外，读出放大器151在来自读出定时生成电路152的读出放大器使能信号sae为使能状态、且输入信号in为小于基准电位vref的电压的情况下，输出“l”电平的输出信号out。
37.基准电流生成电路153大致具备电流值设定部153a、电流镜153b及电流源153c。
38.电流值设定部153a被并联连接n个(n为2以上的整数)，根据从熔丝、闪存读出的修整信息将栅极端子设定为“h”电平或“l”电平，由此具备并联连接数可变的修整用n沟道mos晶体管tt1～ttn。
39.电流镜153b具备：p沟道mos晶体管pm1，其源极端子与高电位侧电源vdd连接，漏极端子与电流设定部153a连接，漏极端子与栅极端子连接；以及p沟道mos晶体管pm2，其源极端子与高电位侧电源vdd连接，漏极端子与电流源153c连接，栅极端子与p沟道mos晶体管的栅极端子连接。
40.电流源153c具备漏极端子和栅极端子被连接(二极管连接)的n沟道mos晶体管。
41.在上述结构中，修整用n沟道mos晶体管tt1～ttn被设定为，导通状态下的漏极-源极间电流具有正的温度系数，温度越高，则漏极-源极间电流越大。
42.并且，在p沟道mos晶体管pm1中流过的电流成为与在电流值设定部153a的修整用n沟道mos晶体管tt1～ttn中的、栅极被设定为“h”电平的修整用n沟道mos晶体管整体中流过的电流的电流值成比例的电流值。
43.因此，流过p沟道mos晶体管pm2的电流的电流值、即与基准电流控制电位iref的电流的电流值也成为与在电流值设定部153a的修整用n沟道mos晶体管tt1～ttn中的、栅极被设定为“h”电平的修整用n沟道mos晶体管整体流动的电流的电流值成比例的电流值。
44.在此，基准电流控制电位iref作为控制信号发挥功能。
45.其结果，在电流值设定部153a，与修整后被并联连接的修整用n沟道mos晶体管tt的数量成比例的参照电流在电流镜153b的p沟道mos晶体管pm1的漏极端子-源极端子间流过。
46.由此，在p沟道mos晶体管pm2的漏极端子-源极端子之间也流过与修整后被并联连接的修整用n沟道mos晶体管tt的数量成比例的电流，作为用作控制信号的基准电流控制电位iref而被输出至读出定时生成电路152。
47.关于读出定时生成电路152，读出定时根据基准电流控制电位iref而变化，基准电流控制电位越大则读出定时越早，基准电流控制电位iref越小则读出定时越迟。以与工艺偏差无关地成为恒定的读出定时的方式，对每个芯片设定修整，对基准电流控制电位iref进行调节。
48.其结果，读出定时生成电路152被输入已吸收了工艺偏差的基准电流控制电位iref，在与基准电流控制电位iref的电流的电流值对应的定时使读出放大器使能信号成为使能状态。
49.接着，对基准电位生成电路154的结构进行说明。
50.基准电位生成电路154具备：原基准电压生成部154a，生成并输出原基准电位vref0；以及基准电压修正部154b，基于基准电流控制电位iref，对原基准电位vref0进行温度补偿后作为基准电位vref向读出放大器151的反相输入端子输出。
51.原基准电压生成部154a具备一端与高电位侧电源vdd连接的电阻r1、和一端与电阻r1的另一端连接、且另一端与低电位侧电源vss连接的电阻r2，对高电位侧电源vdd的电压与低电位侧电源vss的电压的差电压进行分压而作为原基准电位vref0输出。
52.基准电压修正部154b具有n沟道mos晶体管nm1，该n沟道mos晶体管nm1的漏极端子
与电阻r1和电阻r2的连接点连接，源极端子与低电位侧电源vss连接，栅极端子与构成电流源153c的n沟道mos晶体管的栅极端子连接。
53.在该情况下，n沟道mos晶体管nm1的栅极端子被供给作为控制信号的基准电流控制电位iref，并被施加与基准电流控制电位iref对应的偏置电压。
54.其结果，n沟道mos晶体管nm1成为与偏置电压相当的导通状态，将原基准电位vref0下拉，作为期望的基准电位vref向读出放大器151的反相输入端子输出。
55.接下来，对实施方式的动作进行说明。
56.首先，在实施方式的动作之前，对以往的问题点进行说明。
57.图3是以往的问题点的说明图。
58.在以往的读出放大器中，所输入的基准电位恒定。
59.但是，在与宽温度范围(例如-40～175℃)对应的闪存中进行读出的情况下，根据存储在存储单元中的值及温度，读出电压的变动状态不同。
60.更详细而言，在构成存储单元mc的存储单元晶体管tr的阈值电压vth高的状态的情况下，即使字线wl成为“h”电平，存储单元晶体管tr也保持截止状态不变，位线bl的电位保持大致电源电位不变。
61.可是，由于存储单元晶体管tr的漏电流，位线bl的电位稍微逐渐下降。
62.通常，存储单元晶体管tr的漏电流具有越是高温则越增加的倾向。因此，越是高温，则如图3所示那样、将存储单元mc中存储的值＝0读出时的位线bl的电位的降低越快。
63.因此，存在着动作温度范围变得更高温则相对于参考电位vref的数据读出余量mg0变得越不充分的可能性，读出的数据有可能错误。
64.另一方面，在构成存储单元mc的存储单元晶体管tr的阈值电压vth低的状态的情况下，若字线wl成为高电平，则存储单元晶体管tr成为导通状态，从位线bl向源极线sl的导通电流流动，位线bl的电位逐渐降低。
65.通常，存储单元晶体管tr的导通电流具有越是低温则越减少的倾向，因此，越是低温，则如图3所示那样、将存储单元mc中存储的值＝1读出的情况下位线bl的电位的降低越慢。
66.因此，存在着动作温度范围变得更低温则相对于参考电位vref的数据读出余量mg1变得越不充分的可能性，读出的数据有可能错误。
67.接着，再参照图4对实施方式的动作进行说明。
68.图4是实施方式的动作说明图。
69.在该情况下，温度越高，则从基准电位生成部154输出的基准电位vref越低。
70.即，如图4所示，在规定的高温度的情况下的基准电位vrefh低于规定的低温度的情况下的基准电位vrefl。
71.更详细而言，关于修整用n沟道mos晶体管tt1～ttn的导通状态下的漏极-源极间电流，温度越高，则漏极-源极间电流越大，在与规定的基准温度相比为高温的情况下，成为比规定的基准温度下的电流值高的电流值。
72.因此，在p沟道mos晶体管pm2中流动的电流的电流值、即与基准电流控制电位iref的电流的电流值，也在与规定的基准温度相比为高温的情况下成为比规定的基准温度下的电流值高的电流值。
73.与此同时，基准电位生成电路154的原基准电压生成部154a对与高电位侧电源vdd和低电位侧电源vss之间的差电位对应的电压进行分压，生成并输出原基准电位vref0。
74.此时，基准电压修正部154b基于与基准电流控制电位iref对应的电压进行温度补偿来修正基准电位vref。
75.即，关于基准电流控制电位iref下的电流的电流值，在与规定的基准温度相比为高温的情况下比规定的基准温度下的电流值高，在与规定的基准温度相比为低温的情况下比规定的基准温度下的电流值低。
76.其结果，关于构成基准电压修正部154b的n沟道mos晶体管的导通电阻，在与规定的基准温度相比为高温的情况下比规定的基准温度下的导通电阻低，在与规定的基准温度相比为低温的情况下比规定的基准温度下的导通电阻高。
77.而且，关于向读出放大器151的反相输入端子输出的基准电位vref，在高温的情况下成为比规定的基准温度下的基准电位低的高温时的基准电位vrefh，在低温的情况下，基准电位vref成为比规定的基准温度下的基准电位高的低温时的基准电位vrefl(＞vrefh)。
78.因此，在将存储器单元中存储的值＝0读出的情况下、且在温度高的情况下，基准电位vref＝基准电位vrefh。
79.由此，如图4的信号波形ht0所示，即使在由在构成读出对象的存储单元的晶体管的漏极-源极间流过的电流引起的读出电压的下降大的情况下，在图4中用纵虚线表示的读出放大器使能信号sae成为使能状态的定时，也能够充分地确保来自基准电位vrefh的数据读出余量mgh0，读出的数据不会错误。
80.然而，在基准电位vrefh过低的情况下，在高温时将存储器单元中存储的值＝1读出的情况下，数据读出余量mgh1减少，读出的数据有可能错误。
81.因此，在本实施方式中，构成基准电压修正部154b的n沟道mos晶体管nm1的导通电阻被设定为适当的值，数据读出余量mgh1不会低于数据读出余量mgh0。
82.另外，在将存储单元中存储的值＝1读出的情况下、且在温度低的情况下，基准电位vref＝基准电位vrefl。
83.由此，如图4的信号波形lt1所示，即使由在构成读出对象的存储单元的晶体管的漏极-源极间流过的电流引起的读出电压的降低变小，也能够充分地确保来自基准电位vrefl的数据读出余量mgl1，读出的数据不会错误。
84.如以上说明那样，根据本实施方式，在相应于周围温度而温度变高的情况下，使基准电位vref降低，而能够充分且较大地确保对存储于存储单元的值＝0进行判定时的数据读出余量mgh0。
85.进而，在相应于周围温度而温度变低的情况下，使基准电位vref上升，而能够充分且较大地确保对存储于存储单元中的值＝1进行判定时的数据读出余量ml1。
86.因此，能够根据周围温度而设为最优的基准电位vref，能够稳定地进行可靠的判定。
87.然而，在基准电位vrefl过高的情况下，在低温时将存储器单元中存储的值＝0读出的情况下，数据读出余量mgl0减少，读出的数据有可能错误。
88.因此，在本实施方式中，将构成基准电压修正部154b的n沟道mos晶体管nm1的导通电阻设定为适当的值，使得数据读出余量mgl0不会低于数据读出余量mgl1。
89.在以上的说明中，作为电流值设定部153a，采用了具备n个(n为2以上的整数)并联连接的修整用n沟道mos晶体管tt1～ttn的结构，但也可以构成为：将电阻值相同的多个电阻、或者电阻值不同(例如，电阻值为r、2r、4r、8r、
……
)的多个电阻并联连接，通过修整来变更与电流镜电路153b连接的电阻的合成电阻值，来设定电流值。
90.对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

技术特征：
1.一种基准电位生成电路，具备：原基准电位生成部，生成原基准电位；以及基准电位修正部，伴随温度上升使所述原基准电位降低并作为基准电位输出至读出放大器。2.根据权利要求1所述的基准电位生成电路，所述基准电位修正部被输入伴随所述温度上升而变动的控制信号，基于所述控制信号使所述原基准电位降低。3.根据权利要求2所述的基准电位生成电路，所述基准电位修正部被施加用于控制所述读出放大器的使能定时的基准电流控制电位，作为所述控制信号。4.根据权利要求3所述的基准电位生成电路，所述基准电位修正部将与伴随所述基准电流控制电位的施加而产生的电流的电流值对应的定时作为所述使能定时。5.根据权利要求4所述的基准电位生成电路，伴随所述基准电流控制电位的施加而产生的电流的电流值，在与规定的基准温度相比为高温的情况下比规定的基准温度下的电流值高，在与规定的基准温度相比为低温的情况下比规定的基准温度下的电流值低。6.根据权利要求1所述的基准电位生成电路，在与规定的基准温度相比为高温的情况下，所述基准电位修正部将所述基准电位设为比规定的基准温度下的基准电位低的高温时的基准电位，在与所述基准温度相比为低温的情况下，所述基准电位修正部将所述基准电位设为比所述基准温度下的基准电位高的低温时的基准电位。7.根据权利要求3所述的基准电位生成电路，所述基准电位修正部具备mos晶体管，该mos晶体管的栅极端子被施加所述基准电流控制电位作为偏置电压，该mos晶体管将所述原基准电位下拉并作为所述基准电位。8.一种半导体存储装置，具备：存储数据的存储单元；传输从所述存储单元读出的信号的位线；以及读出放大器电路，基于通过所述位线传输的信号来检测存储在所述存储单元中的数据，所述读出放大器电路具备：读出放大器，对通过所述位线传输的信号及基准电位进行比较而输出数据检测信号；基准电流生成电路，生成并输出基准电流控制电位；读出定时生成电路，基于所述基准电流控制电位，控制从输出端子输出读出放大器使能信号的定时，该读出放大器使能信号使所述读出放大器成为使能状态；以及基准电位生成电路，具有：原基准电位生成部，生成原基准电位；和基准电位修正部，随着温度上升使所述原基准电位降低并作为所述基准电位输出。9.根据权利要求8所述的半导体存储装置，所述基准电位修正部基于所述基准电流控制电位，使伴随所述温度上升的所述原基准
电位降低。10.根据权利要求8所述的半导体存储装置，所述基准电流生成电路具备：电流值设定部，通过修整使设定电流值可变；和电流镜电路，将与由电流值设定部设定的所述设定电流值对应的电流复制并作为所述基准电流控制电位而输出。11.根据权利要求9所述的半导体存储装置，所述基准电位修正部被施加用于控制所述读出放大器的使能定时的基准电流控制电位，作为所述控制信号。12.根据权利要求11所述的半导体存储装置，所述基准电位修正部将与伴随所述基准电流控制电位的施加而产生的电流的电流值对应的定时作为所述使能定时。13.根据权利要求12所述的半导体存储装置，伴随所述基准电流控制电位的施加而产生的电流的电流值，在与规定的基准温度相比为高温的情况下比规定的基准温度下的电流值高，在与规定的基准温度相比为低温的情况下比规定的基准温度下的电流值低。14.根据权利要求8所述的半导体存储装置在与规定的基准温度相比为高温的情况下，所述基准电位修正部将所述基准电位设为比规定的基准温度下的基准电位低的高温时的基准电位，在与所述基准温度相比为低温的情况下，所述基准电位修正部将所述基准电位设为比所述基准温度下的基准电位高的低温时的基准电位。15.根据权利要求8所述的半导体存储装置，所述基准电位修正部具备mos晶体管，该mos晶体管的栅极端子被施加所述基准电流控制电位作为偏置电压，该mos晶体管将所述原基准电位下拉并作为所述基准电位。

技术总结
实施方式涉及基准电位生成电路及半导体存储装置。实施方式的基准电位生成电路具备：原基准电位生成部，生成原基准电位；以及基准电位修正部，随着温度上升使原基准电位降低并作为基准电位输出至读出放大器，因此降低由温度引起的影响而能够进行可靠性高的动作。度引起的影响而能够进行可靠性高的动作。度引起的影响而能够进行可靠性高的动作。


技术研发人员：平林修
受保护的技术使用者：东芝电子元件及存储装置株式会社
技术研发日：2022.09.09
技术公布日：2023/10/6