一种消除8T全局快门CIS水平行串扰的方法与流程

一种消除8t全局快门cis水平行串扰的方法
技术领域
1.本发明属于图像传感器技术领域，具体涉及一种消除8t全局快门cis水平行串扰的方法。


背景技术：

2.随着现代信息化社会的发展，图像传感器在人们的生活中的应用愈加广泛，性能愈加强悍。cmos图像传感器(cis)的感光单元集成在半导体衬底上，形成像素阵列，用以获取图像信息。根据光电转换效应，外界物体的反射光照射在像素阵列，对应位置的像素单元将光信号转化成电信号，按位置关系处理与存储。
3.全局快门cis是指所有像素的曝光时刻均相同，同时开始曝光，同时结束曝光的cmos图像传感器。传统滚动快门cis由于每行像素开始曝光与结束曝光的时刻均不同，导致每行像素曝光时间有差异，对于高速运动物体的拍摄图像会造成较大的形变，不能客观真实的反应成像物体。而全局快门cis每行像素曝光时间均相同，则成像没有形变，可以客观真实的反应成像物体，用户应用需求旺盛。全局快门由于所有像素同时开始和结束曝光，控制像素内转移栅的脉冲信号是负载较大的全局信号，信号电平转换时会对当前正在采样的信号造成串扰，引起行数据缺陷，造成图像质量降低。
4.现有技术中，为消除或减少全局曝光引起的行信号串扰问题，通常在板级进行信号处理，丢弃受串扰的有效数据来提高成像质量。这种方法不但会造成有效数据的丢失，还需要额外的存储器来对有效数据进行缓存，增加成本，且根据cis工作时曝光时间的不同缺陷数据的位置也不同，需要每次重新调整曝光暂停时间，实现方法复杂。


技术实现要素：

5.针对现有技术存在的不足，本发明基于运动拍摄和高速成像等对全局快门成像的应用需求，提出了一种消除由像素转移栅全局控制信号引起的水平行信号串扰以提高成像质量的方法即一种消除8t全局快门cis水平行串扰的方法，该方法包括：
6.全局快门cis包括m
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n个像素阵列，m行像素共用n条列总线输出像素数据，每行像素共用一条行驱动总线，每条列总线连接一组列级电路，每组列级电路包括pga采样电路、列级ad转换电路和数字信号同步输出电路；像素转移栅的全局控制信号tx通过m条行驱动总线控制m
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n个像素工作时序；当全局快门cis正在读取第n帧图像数据时，全局控制信号tx从高电平转换为低电平，全局电荷转移开关tg断开，第n+1帧图像开始曝光，在曝光时间内，暂停对第n帧图像数据的有效数据读出并在读出时序中插入无效行，片外接收无效行数据并丢弃，实现消除水平行串扰。
7.优选的，插入无效行的时刻为曝光开始时刻。
8.优选的，插入无效行的行数由全局控制信号tx的电平转换时间决定。
9.优选的，片外接收无效行数据并丢弃的过程包括：暂停行地址计数或设置行地址为无效地址，设置数据同步信号和行同步信号保持低电平。
10.优选的，全局快门cis正在读取图像数据的过程包括：像素内存储的信号通过列总线输出至列级处理电路；信号进入列级处理电路后，经过pga采样电路、列级ad转换电路、和同步输出接口电路后输出至片外。
11.本发明的有益效果为：本发明采用插入无效行同时调节行地址和同步信号控制时序，消除全局开关引起的水平行串扰问题。本发明消除了水平行串扰、提高了全局快门cis成像质量；同时，本发明所需电路少、功耗小、帧频影响小、实现难度低、不损失有效数据，可用于全局快门cis的高速成像应用，实用性高。
附图说明
12.图1为本发明中全局快门cis的像素结构示意图；
13.图2为本发明中插入无效行的控制时序图；
14.图3为本发明中一优选实施例的整体曝光时序图。
具体实施方式
15.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
16.本发明提出了一种消除8t全局快门cis水平行串扰的方法，所述方法包括以下内容：
17.如图1所示，本发明所应用的全局快门cis的像素结构包括：光电二极管pd、电荷转移栅tg、电荷存储节点fd、复位开关rst、第一源极跟随器sf1、源跟随偏置pc、采样保持开关s1、电容c1、第二源极跟随器sf1、采样保持开关s2、电容c2和行选开关rs。
18.全局快门cis包括m
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n个像素阵列，具有m个行驱动总线，n条列总线；m行像素共用n条列总线输出像素数据，每行像素共用一条行驱动总线，每条列总线连接一组列级电路，每组列级电路包括pga采样电路、列级ad转换电路、数字信号同步输出电路；像素转移栅的全局控制信号tx通过m条行驱动总线控制m
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n个像素工作时序。
19.如图2所示，tx是像素转移栅的全局控制信号，当全局快门图像传感器工作在连续帧读出模式时，此时，全局快门cis正在读取第n帧图像数据，当tx从高电平转为低电平时，全局电荷转移开关tg断开、第n+1帧图像开始曝光。
20.本发明的全局快门cis采用所有像素一起曝光，逐行读出的方式读出图像数据。当tx电平转换时，正在采样的整行数据均会受到串扰影响，造成采样数据过亮或过暗；由于tx是全局信号，负载较大，tx电平转换的时间也会较长，尤其对于大面阵cis，tx电平转换时会对1行或1行以上数据产生串扰；为解决全局控制信号tx对正在读出的信号造成串扰，本发明在曝光时间内，暂停对第n帧图像数据的有效数据读出并在读出时序中插入无效行，片外接收无效行数据并丢弃，实现消除水平行串扰。
21.插入无效行的时刻为曝光开始时刻，插入无效行的行数由全局控制信号tx的电平转换时间决定。具体的，在全局控制信号将进行电平转换的行的开头插入无效行，在全局控制信号结束电平转换时的行的后一行开头停止插入无效行。
22.本发明片外采集输出数据由同步信号控制。具体的：本发明的同步信号包含帧同步信号fval、行同步信号lval和数据同步信号dval，同步信号高电平期间输出数据有效，数据同步信号和行同步信号均为低电平时输出数据无效。
23.片外接收无效行数据并丢弃的过程包括：暂停行地址计数或设置行地址为无效地址，设置数据同步信号和行同步信号保持低电平。
24.全局快门cis正在读取图像数据的过程包括：全局快门cis读出哪一行数据由行地址决定，行选信号根据行地址选通对应的行，该行像素内存储的信号通过列总线输出至列级处理电路；信号进入列级处理电路后，经过pga采样电路、列级ad转换电路、和同步输出接口电路后输出至片外，其中，pga采样、列级ad转换、同步输出接口以流水线的方式工作。
25.在一些优选实施例中，如图3所示，图像传感器工作在连续帧读出模式，读出行数为m行，曝光时间为p行，p小于m，整体曝光时序如图2所示。曝光开始时，tx信号电平开始下降，第l行正在读出，l一般等于m-p，根据帧消隐时间的不同，会有前后几行的浮动。tx电平下降时间为k行，在这k行期间采样的信号都可能受到串扰影响。
26.当第l-1读出完成后，在读出时序中插入无效行，丢弃tx信号转换时间段内读取的数据，具体的：暂停行地址计数则无效行将重复读出l-1行，片外采集时只取第一次采集的数据；或将行地址设为有效地址以外的无效值，这时没有任何一行被选通，无效行将输出无效数据。
27.l行至l+k-1行数字信号同步读出时，行同步信号lval和数据同步信号dval保持低电平，片外数据采集暂停。l+k行数据读出时，行地址恢复为l+1并继续计数最终至m行结束。l+k行数字信号同步读出时，lval和dval恢复高电平。其中，l和k的数值通过寄存器配置，且可以通过通信接口修改。
28.通过采用本发明方法，上述实施例中mxn个像素的有效数据全部完整输出，消除了全局控制信号引起的行串扰。
29.以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种消除8t全局快门cis水平行串扰的方法，其特征在于，包括：全局快门cis包括m
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n个像素阵列，m行像素共用n条列总线输出像素数据，每行像素共用一条行驱动总线，每条列总线连接一组列级电路，每组列级电路包括pga采样电路、列级ad转换电路和数字信号同步输出电路；像素转移栅的全局控制信号tx通过m条行驱动总线控制m
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n个像素工作时序；当全局快门cis正在读取第n帧图像数据时，若全局控制信号tx从高电平转换为低电平，全局电荷转移开关tg断开，则第n+1帧图像开始曝光，此时暂停对第n帧图像数据的有效数据读出并在读出时序中插入无效行，片外接收无效行数据并丢弃，实现消除水平行串扰。2.根据权利要求1所述的一种消除8t全局快门cis水平行串扰的方法，其特征在于，插入无效行的时刻为曝光开始时刻。3.根据权利要求1所述的一种消除8t全局快门cis水平行串扰的方法，其特征在于，插入无效行的行数由全局控制信号tx的电平转换时间决定。4.根据权利要求1所述的一种消除8t全局快门cis水平行串扰的方法，其特征在于，片外接收无效行数据并丢弃的过程包括：暂停行地址计数或设置行地址为无效地址，设置数据同步信号和行同步信号保持低电平。5.根据权利要求1所述的一种消除8t全局快门cis水平行串扰的方法，其特征在于，全局快门cis正在读取图像数据的过程包括：像素内存储的信号通过列总线输出至列级处理电路；信号进入列级处理电路后，经过pga采样电路、列级ad转换电路、和同步输出接口电路后输出至片外。

技术总结
本发明属于图像传感器技术领域，具体涉及一种消除8T全局快门CIS水平行串扰的方法；该方法包括：当全局快门CIS正在读取第n帧图像数据时，若全局控制信号TX从高电平转换为低电平，全局电荷转移开关TG断开，则第n+1帧图像开始曝光，此时暂停对第n帧图像数据的有效数据读出并在读出时序中插入无效行，片外接收无效行数据并丢弃，实现消除水平行串扰；本发明消除了水平行串扰、提高了全局快门CIS成像质量，可用于全局快门CIS的高速成像应用，实用性高。实用性高。实用性高。


技术研发人员：刘业琦 祝晓笑 张珂楠
受保护的技术使用者：中国电子科技集团公司第四十四研究所
技术研发日：2023.04.07
技术公布日：2023/7/21