一种推挽变换器的控制电路

1.本发明涉及开关电源技术，特别是一种推挽变换器的控制电路。


背景技术：

2.推挽变换器是一种应用广泛的开关电源，推挽变换器电路的原边两个开关管交替工作，变压器的利用率比较高，理想情况下可以达到很高的占空比，输入输出具备电气隔离的特点，主要应用于低电压输入、大电流输出的一些场合。现有的相关研究与技术，主要是基于推挽变换器主电路的结构，对电路进行改进与优化。但同时也带来了许多问题与困扰，如电路过于复杂、体积大、损耗和成本增加等。尽管有相关技术中存在对控制电路改进的情况，引入了蓄电池和稳定电压供电电路，但这种方式使得电路的体积过大，不利于小型化的实现；只含有一种驱动模式，忽略了开关管电压过压时间长或者重负载干扰的情况，电路易发生短路，没有相应的保护措施，电路的安全性与可靠性低；在电路启动时，没有限流保护，容易对开关管产生巨大的冲击；电路设计复杂，功耗与成本较大。


技术实现要素：

3.本发明所要解决的技术问题是，针对现有技术不足，提供一种推挽变换器的控制电路，有效防止对开关管造成损坏，降低通态损耗。
4.为解决上述技术问题，本发明所采用的技术方案是：一种推挽变换器的控制电路，包括：
5.变压器；
6.变压器原边接第一开关管和第二开关管；
7.变压器副边两个抽头各接一个二极管，两个二极管均接电容正极；变压器副边中间抽头接所述电容负极；
8.其中，
9.当所述第一开关管和第二开关管交替导通时，两个所述二极管交替导通；
10.当所述第一开关管的控制端驱动信号为高电平时，第一开关管的输入端电压vd1和第二开关管的输入端电压vd2分别为：vd1＝v
in-n*(v
out
+v
d2
)；vd2＝v
in
+n*(v
out
+v
d2
)；
11.当所述第二开关管的控制端驱动信号为高电平时，第一开关管的输入端电压vd1和第二开关管的输入端电压vd2分别为：vd1＝v
in
+n*(v
out
+v
d1
)；vd2＝v
in-n*(v
out
+v
d1
)；
12.n为变压器的变比，v
in
为电压输入信号的大小，v
out
为电容两端的输出电压，v
d1
、v
d2
分别为二极管d1、d2的导通压降。
13.本发明推挽变换器的输入与输出之间具有较好的电气隔离，在第一开关管和第二开关管交替导通的中间有一段死区时间，避免了两个开关管同时导通，进而避免了一次绕组短路，防止对开关管造成损坏，降低了通态损耗。
14.当电压输入信号的大小v
in
取值在设定范围内时，推挽变换器工作。
15.所述第一开关管和第二开关管均为nmos管；第一nmos管的漏极、第二nmos管的漏
极均与输出电压检测电路连接；第一nmos管的栅极、第二nmos管的栅极均与驱动电路连接；第一nmos管的源极、第二nmos管的源极均接地。
16.所述输出电压检测电路包括第一比较器、第二比较器；所述第一比较器正输入端接所述第一nmos管的漏极，第一比较器的负输入端与第二比较器的负输入端连接，所述第二比较器的正输入端接第二nmos管的漏极；第一比较器的输出端和第二比较器的输出端分别接与非门的两个输入端；所述与非门的输出端接d触发器的第一输入端，所述d触发器的第二输入端接第一或门输出端，所述第一或门两个输入端分别接pwm波形生成电路的两个输出端。
17.相对于传统的输出侧采样电路，本发明的输出电压检测电路结构简单，利用第一开关管/第二开关管的输入端电压vd1/vd2间接表示了输出电压v
out
的大小，不需要针对输出电压设计采样电路，降低了电路的复杂程度。
18.第一nmos管/第二nmos管的电流值id与栅源电压v
gs
关系为：其中，μn为电子迁移率，c
ox
为单位面积的栅氧化层电容，w、l分别为栅宽和栅长，λ为沟道长度调制系数，v
ds
为漏源电压。
19.输出电压检测电路与逻辑控制电路连接；所述逻辑控制电路包括第三开关管和第四开关管；第三开关管和第四开关管的输入端输入供电使能信号，第三开关管的输出端接计时器电路的使能输入端，第四开关管的输出端接pwm波形发生电路的使能输入端；第三开关管的控制端接输出电压检测电路的输出端，第四开关管的控制端接第一非门输出端；第一非门输入端接rs触发器的输出端；rs触发器的第一输入端、rs触发器的输出端分别与第一与门的两个输入端连接，第一与门输出端接第三或门第一输入端；第三或门第二输入端接同或门的第一输入端和第一逻辑信号；所述同或门输出端接所述rs触发器第一输入端，同或门的第二输入端接第二与门输出端；第二与门第一输入端接rs触发器的输出端，第二输入端接第三与门第一输入端、第三非门输出端，第三非门输入信号为第二逻辑信号；第三与门第二输入端接第四非门输出端，第四非门输入信号为第一逻辑信号；第三与门第三输入端接第二非门输入端、rs触发器输出端；第二非门输出端接第二或门第一输入端，第三与门输出端接第二或门第二输入端；第二或门输出端接rs触发器第二输入端。
20.相对于使用控制芯片及外围电路的传统方式，本发明的逻辑控制电路使用若干个逻辑门和mos管，结构更简单，体积更小，易于控制电路的集成化，逻辑清晰，可靠输出使能信号。
21.所述第一或门的输出端通过延时斩波电路接所述d触发器的第二输入端。
22.所述延时斩波电路包括第一电容，所述第一电容正极接第一或门的输出端，第一电容负极接或非门第一输入端、并联支路输入端；所述并联支路包括并联的第一二极管和第一电阻；所述或非门输出端通过第二电容接第五非门输入端，第五非门输出端接第二电阻，第二电阻通过第三电容接地；所述第二电阻与第二二极管并联；所述第二二极管阳极接第三比较器正输入端，第二二极管阴极接或非门第二输入端；第二比较器负输入端输入基准电压信号；第三二极管阳极、第三电阻一端接入所述第二电容与第五非门输入端之间，第三二极管阴极、第三电阻另一端输入供电使能信号。本发明延时斩波电路结构简单，将pwm波形的两路输出经或门后作为该电路的输入，只需要一路延时斩波电路，元件数量减少，利
于控制电路的微型化；可通过调节电阻与电容的大小，调节pwm波形延时的时间，实现灵活控制。
23.所述第一比较器的负输入端与第二比较器的负输入端均与基准/分压电路的输出端连接。
24.所述驱动电路包括选择器；所述选择器第一输入端和第二输入端分别与基准/分压电路的两个输出端连接，第三输入端接输出电压检测电路的输出端；所述选择器的输出端接第一三极管、第三三极管的输入端，第三三极管的输出端接第四三极管的输入端，第四三极管输出端接第二三极管输出端，第二三极管输入端接第一三极管输出端；第一三极管和第二三极管控制端接电阻，电阻输入端接pwm波形发生电路第一输出端；第三三极管和第四三极管控制端接pwm波形发生电路第二输出端；第一三极管的输出端和第二三极管的输入端之间引出驱动电路的第一输出端，第三三极管的输出端和第四三极管的输入端之间引出驱动电路的第二输出端，第一输出端和第二输出端分别接第一开关管控制端和第二开关管控制端。
25.本发明中，根据开关管的漏源极的电压大小，驱动电路由选择器选择pwm波形的幅值，得到两组幅值不同，占空比相同的pwm波形；驱动电路采用两个三极管对管驱动能实现同向驱动，相对于采用mos管驱动，三极管同向驱动电路结构更简单，需要的元件更少，损耗更小；提升了电流提供能力，可迅速完成对主电路开关管栅极输入电容电荷的充电过程。
26.与现有技术相比，本发明所具有的有益效果为：
27.1)本发明不会增加主电路复杂度，降低了电路的复杂程度，减小了系统体积，进一步降低功耗，利于控制芯片的微型化与集成化；
28.2)通过输出电压检测电路、逻辑控制电路、计时器电路和启动时和正常推挽时的驱动电路的控制与配合，系统可以实现自启动，启动时对nmos管n1和n2可实现限流保护，正常推挽时电路稳定输出；
29.3)通过输出电压检测电路、逻辑控制电路、计时器电路的控制，可防止短路或重负载干扰带来的严重后果，避免nmos管n1和n2长时间过压，提高电路的安全可靠性；
30.4)本发明可以实现对电压输入信号及系统温度的实时监控，防止输入电压在非所设阈值范围内时电路误工作，由此提高系统的可靠性。
附图说明
31.图1为本发明实施例推挽变换器结构原理框图；
32.图2为本发明实施例输出电压检测电路原理图；
33.图3为本发明实施例输出电压检测电路的各信号(v1、v2、vd1、vd2、v
set
、v
nor
、t
sam
)波形图；
34.图4为本发明实施例的逻辑控制电路原理图；
35.图5为本发明实施例逻辑控制电路的t
osd
、t
sleep
、pwm
en
、rst的波形图；
36.图6为本发明实施例控制电路中的启动时和正常推挽时的驱动电路原理图；
37.图7为本发明实施例启动时(v
nor
＝0)和正常推挽时(v
nor
＝1)驱动信号pwm1和pwm2的波形图；
38.图8为本发明实施例控制电路中过温检测和输入信号的欠压/过压检测电路原理
图；
39.图9为本发明实施例输出电压检测电路中延时斩波环节的电路原理图。
具体实施方式
40.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
41.如图1所示，本发明实施例推挽变换器包括主电路中原边侧的nmos管n1(第一开关管，即第一nmos管)和n2(第二开关管，即第二nmos管)、变压器及副边侧的二极管和电容。控制部分(控制芯片)包括基准/分压电路、过温检测和输入信号的欠压/过压检测电路、逻辑控制电路、输出电压检测电路、计时器电路、pwm波形生成电路、启动时和正常推挽时的驱动电路。控制部分电压输入信号为v
in
。
42.当控制芯片中的过温检测和输入信号的欠压/过压检测电路在正常且安全的范围内(控制芯片内部电路温度在25-80℃正常，输入电压在2.7-5.2v正常)工作时，过温检测和输入信号的欠压/过压检测电路(见图8)才会输出有效的供电使能信号vccd，当vccd为高电平，使逻辑控制电路、输出电压检测电路、计时器电路、pwm波形生成电路、启动时和正常推挽时的驱动电路这些部分开始工作，才有可能稳定的输出电压。
43.主电路中的两个nmos管n1和n2在交替导通的过程中，为避免两个管子同时导通，中间存在短暂的死区。当nmos管n1导通时，二极管d2导通；当nmos管n2导通时，二极管d1导通。
44.控制电路分布于主电路和电压输入信号v
in
之外，可尽量避免控制电路被干扰，并且可将控制芯片集成在一块电路芯片上，使系统更加趋于小型化。相对于在主电路增加了一些电容和电感，较大程度改变主电路的结构，本发明在不提高主电路功耗的前提下，本发明的控制电路功耗等级大幅度下降，降低系统的复杂性、减小体积。
45.基准/分压电路和过温检测和输入信号的欠压/过压检测电路使系统实时监测输入电压及温度。基准/分压电路(基准/分压电路的结构可以参见cn203455403u)依据电阻分压和稳压二极管稳压的原理，产生基准电压信号v
set
和启动时的电压信号vl、正常推挽时的电压信号vh。
46.如图2所示，输出电压检测电路包括六个输入端和一个输出端，第一输入端接至主电路nmos管n1漏源极电压vd1，第二输入端接至主电路nmos管n2漏源极电压vd2，第三输入端接至基准/分压电路的输出端v
set
，第四输入端和第五输入端分别接至pwm波形生成电路的两路准互补输出v1、v2，第六输入端接至供电使能信号vccd，输出端接至逻辑控制电路的第二输入端v
nor
。
47.其中，第一输入端vd1连接比较器comp1(第一比较器)的正端，第二输入端vd2连接比较器comp2(第二比较器)的正端，第三输入端v
set
接至比较器comp1和比较器comp2的负端，比较器comp1和比较器comp2的输出端分别接至与非门nand的输入端，与非门nand的输出端接至d触发器的输入端d，第四输入端v1和第五输入端v2分别接至或门or1的输入端，或门or1(第一或门)的输出端连接延时斩波电路(见图9)的输入端，延时斩波电路的输出端连
接d触发器的输入端clk，d触发器的输出端连接至输出端v
nor
。
48.如图2所示，输出电压检测电路对主电路中两个nmos管的漏极电压进行采样，将nmos管n1和n2的漏极电压vd1和vd2分别与基准电压信号v
set
比较。这里实际上vd1、vd2的电压大小与输出电压有一定关系，所以把它称为输出电压检测电路。当nmos管n1的栅极驱动信号pwm1为高电平时，此时nmos管n1的漏极电压vd1和nmos管n2的漏极电压vd2为：
49.vd1＝v
in-n*(v
out
+v
d2
)(1)
50.vd2＝v
in
+n*(v
out
+v
d2
)(2)
51.其中n为变压器的变比，v
in
为电压输入信号的大小，v
out
为主电路输出电压，v
d1
、v
d2
分别为二极管d1、二极管d2的导通压降。同理，当nmos管n2的栅极驱动信号pwm2为高电平时，nmos管n1的漏极电压vd1和nmos管n2的漏极电压vd2分别为：
52.vd1＝v
in
+n*(v
out
+v
d1
)(3)
53.vd2＝v
in-n*(v
out
+v
d1
)(4)
54.vd1和vd2与v
set
比较后经过与非门nand输出至d触发器，当输出处于短路、刚刚启动或者是重负载干扰状态下，电路的输出电压都会下降，且处于较低水平，此时不论是nmos管n1还是n2导通，vd1和vd2都大于v
set
，则最后使得v
nor
输出为低电平。而v
nor
低电平意味着电路处于刚刚启动，或者短路，或者重负载干扰的非正常状态下。以上非正常状态，使得导通的开关管漏源极电压处于很高的水平，若长时间处于电压过高的水平，导致导通损耗增大，进而导致温度增大，降低电路的可靠性；若长时间处于非正常状态下，电路会进入休眠模式，无法正常工作。
55.图2中，pwm波形发生电路的两个准互补输出信号v1、v2，通过延时斩波，输出至d触发器的clk端。如图3所示，从v
nor
＝0过渡到v
nor
＝1的过程，从刚启动到正常推挽，当vd1和vd2只要有一个小于v
set
，v
nor
输出为高电平。延时信号t
sam
作用于d触发器的clk端，当驱动信号pwm1和pwm2给到nmos管n1和n2时，输出电压检测电路检测到vd1和vd2存在一定的延时，为得到当前电路状态下正常的vd1和vd2，在d触发器的clk端引入一个延时信号t
sam
，延时斩波环节可以对pwm信号所对应周期下的vd1/vd2进行检测，避免检测时pwm信号与vd1/vd2不在同一个周期。设置d触发器是为了锁存表示输出电压是正常还是过低状态的逻辑信号v
nor
。
56.如图4所示，逻辑控制电路有四个输入端，三个输出端，第一输入端接供电使能信号vccd，第二输入端接输出电压检测电路的输出端v
nor
，第三输入端接至主电路nmos管电压持续时间是否达到阈值的逻辑信号t
osd
，第四输入端接至电路休眠时间是否达到阈值的逻辑信号t
sleep
；第一输出端接至计时器电路的使能信号tim
en
，第二输出端接至pwm波形发生电路的使能信号pwm
en
，第三输出端连接计时器电路复位信号rst。
57.其中，第一输入端vccd接至pmos管p1(第三开关管)和p2(第四开关管)的源极，pmos管p1的漏极与第一输出端tim
en
相连，pmos管p1的栅极与第二输入端v
nor
相连，pmos管p2的漏极接至第二输出端pwm
en
，pmos管p2的栅极接非门not1(第一非门)的输出端，非门not1的输入端接rs触发器的输出q端，与门and1(第一与门)的两输入端分别接rs触发器的输入端r和输出端q，与门and1的输出端接或门or3(第三或门)的其中一个输入端，同或门xnor的输出端接rs触发器的输入端r，同或门xnor的两个输入端分别接与门and2的输出端和逻辑信号t
sleep
，或门or2(第二或门)的输出端接rs触发器的输入端s，或门or2的两个输入端分别
接非门not2(第二非门)的输出端和与门and3的输出端，非门not2的输入端接rs触发器的输出端q，或门or3(第三或门)的另一个输入端接逻辑信号t
sleep
，或门or3的输出端接计时器电路复位信号rst，与门and2的两个输入端分别接rs触发器的输出端q和非门not3(第三非门)的输出端，非门not3的输入端接逻辑信号t
osd
，与门and3(第三与门)的三个输入端分别接rs触发器的输出端q、非门not3的输出端及非门not4(第四非门)的输出端，非门not4的输入端接逻辑信号t
sleep
。
58.计时器电路包括三个输入端，使能信号tim
en
和复位信号rst，第三输入端为供电使能信号vccd，两个输出端，逻辑信号t
osd
和逻辑信号t
sleep
。pwm波形发生电路有两个输入端，使能信号pwm
en
和供电使能信号vccd，两个准互补输出信号v1、v2。
59.根据现有的计时器模块，运用二进制计数的方法，结合计数的频率进行计时。计时器使能信号tim
en
由逻辑信号v
nor
决定。当计时器计时到0.1秒时，逻辑信号t
osd
由低电平跳变为高电平，同时复位信号rst经逻辑控制电路产生高电平脉冲；当计时器重新计时到0.8秒时，逻辑信号t
sleep
由低电平变为高电平，复位信号rst经逻辑控制电路产生高电平脉冲。
60.根据现有的pwm波形产生模块，使能信号pwm
en
由逻辑控制电路输出，通过电阻分压设置该模块输入电压的大小，调节pwm波形的占空比，输出两路互补信号。
61.如图4所示，当pmos管p1导通时，说明v
nor
为低电平，计时器电路的使能信号tim
en
输出高电平，计时器电路正常工作，开始计时，此时电路处于启动时的状态，当启动状态超过0.1秒时，判定电路为短路状态，立即休眠0.8秒。
62.启动状态下，t
osd
和t
sleep
为低电平，逻辑信号t
osd
和t
sleep
通过非门not3、与门and2、同或门xnor使rs触发器的输入端r保持为低电平，逻辑信号t
osd
和t
sleep
通过或门or2、非门not2、与门and3、非门not4使rs触发器的输入端s保持高电平，从而rs触发器的输出端q保持为高电平，经非门not1和pmos管p2得到pwm
en
为高电平，pwm波形发生电路正常输出v1和v2，使得电路正常启动。
63.当计时达到0.1秒的阈值时，逻辑信号t
osd
跳变为高电平，此时由同或门xnor、非门not3、与门and2使rs触发器的输入端r变为了高电平，同时或门or2、非门not2、与门and3、非门not4使rs触发器的输入端s跳变为低电平，从而导致rs触发器的输出端q变为低电平，经非门not1和pmos管p2得到pwm
en
变为低电平，电路处于短路状态。
64.与门and1和或门or3使得rst信号有效，计时器复位后，rst变为低电平，计时器进入休眠状态的计时。rs触发器的输出端q变为低电平后，在逻辑信号t
sleep
变为高电平之前，同或门xnor、非门not3、与门and2使rs触发器的输入端r保持高电平不变，或门or2、非门not2、与门and3、非门not4使rs触发器的输入端s保持高电平，rs触发器的输出端q保持低电平，经非门not1和pmos管p2得到pwm
en
保持为低电平，pwm波形发生电路不工作。
65.在计时到0.8秒休眠时间的阈值之前，rst一直保持低电平，当计时达到0.8秒的阈值时，逻辑信号t
sleep
变为高电平，同或门xnor、非门not3、与门and2使rs触发器的输入端r跳变为低电平，而rs触发器的输入端s保持高电平不变，rs触发器的输出端q变为高电平，经非门not1和pmos管p2得到pwm
en
保持为高电平。此时rst信号有效，计时器复位，计时器结束了上一个计时周期，开始准备下一个计时周期。
66.图5为计时器计时一个周期下t
osd
、t
sleep
、pwm
en
、rst的波形图，当计时到所设定的第一个阈值0.1s前，pwm波形发生电路的使能信号pwm
en
为高电平，说明pwm波形发生电路有
两路准互补的输出v1和v2，电路处于启动时的状态，当计时器电路的逻辑输出信号t
osd
变为高电平，由于输出电压的低压时间达到第一个阈值0.1s，判断此时处于输出短路状态，电路进入休眠模式，同时计时器电路的rst信号有效，计时器复位。此时pwm波形发生电路的使能信号pwm
en
变为低电平，pwm波形发生电路不再工作。同时计时器重新计时，此过程中每过0.1秒逻辑信号t
osd
会跳跃到高电平，当计时达到第二个阈值0.8s时，逻辑信号t
sleep
变为高电平，休眠模式结束，计时器电路的rst信号有效，计时器复位，当前计时周期结束。根据输出电压检测电路判断输出电压处于何种状态，重新判断逻辑信号v
nor
。
67.如图6所示，启动时和正常推挽时的驱动电路包括六个输入端和两个输出端，第一输入端和第二输入端分别连接至基准/分压电路的两路输出vh、vl，第三输入端连接至输出电压检测电路的输出端v
nor
，第四输入端和第五输入端分别连接至pwm波形发生电路的输出端v1、v2，第六输入端接供电使能信号vccd，第一输出端pwm1和第二输出端pwm2分别连接至主电路nmos管n1和n2的栅极。
68.其中，第一输入端vh和第二输入端vl连接至选择器的第一输入端和第二输入端，第三输入端v
nor
连接至选择器的第三输入端，第四输入端v1和第五输入端v2分别连接至电阻r1和r2的一端，电阻r1的另一端连接至npn型三极管j1的基极和pnp型三极管j2的基极，电阻r2的另一端连接到npn型三极管j3的基极和pnp型三极管j4的基极，npn型三极管j1的发射极与pnp型三极管j2的发射极相连，第一输出端pwm1连接npn型三极管j1的发射极，npn型三极管j3的发射极与pnp型三极管j4的发射极相连，第二输出端pwm2连接npn型三极管j3的发射极，pnp型三极管j2的集电极与pnp型三极管j4的集电极接地，npn型三极管j1的集电极和npn型三极管j3的集电极连接至选择器的输出端。
69.如图6所示，选择器由供电使能信号vccd保证其正常工作，基准/分压电路的两路输出，即启动时的电压信号vl、正常推挽时的电压信号vh都作为选择器的输入接入，输出电压检测电路输出的逻辑信号v
nor
决定选择器的开关朝向，当逻辑信号v
nor
为低电平时，电路处于刚启动状态时，选择器接通启动时的电压信号vl，pwm波形发生电路的一个输出v1，经电阻r1驱动npn型三极管j1和pnp型三极管j2，pwm波形发生电路的另一个输出v2，经电阻r2驱动npn型三极管j3和pnp型三极管j4，npn型三极管j1的发射极和npn型三极管j3的发射极分别输出驱动信号pwm1和pwm2，对nmos管n1和n2的栅极进行限流驱动。
70.当逻辑信号v
nor
为高电平时，电路处于正常推挽输出状态，选择器接通正常推挽时的电压信号vh，vh大于vl，npn型三极管j1的发射极和npn型三极管j3的发射极分别输出驱动信号pwm1和pwm2，对nmos管n1和n2的栅极进行充分驱动，电路稳定输出。
71.当电路处于短路状态下，pwm波形发生电路不工作，v1和v2都为低电平，使得nmos管n1和n2的栅极驱动信号pwm1和pwm2都为低电平，主电路也不会工作。
72.如图7所示，图示为启动时和正常推挽时pwm1和pwm2的波形，在两个驱动信号之间存在一定的死区时间，且启动时驱动信号的幅值在1.3v左右，正常推挽时驱动信号的幅值在5v左右。
73.选择器控制pwm波形幅值，来切换刚启动或正常推挽两种状态，逻辑信号v
nor
决定选择器的切换。当nmos管工作在饱和区时，相当于一个受控电流源，可以起到限流保护作用。通过nmos管的电流值id与栅源电压v
gs
关系为：
[0074][0075]
式(5)中μn为电子迁移率，c
ox
为单位面积的栅氧化层电容，w、l分别为栅宽和栅长，λ为沟道长度调制系数，漏源电压v
ds
以及形成沟道所对应的“阈值电压”v
th
。该式表明沟道长度调制效应引起的饱和区有限斜率，当漏源电压v
ds
达到一定值后，nmos管的电流值id几乎不变。当电路刚启动时，由于电路输出电压较小，导致导通的nmos管的漏源电压v
ds
较大，为了让nmos管导通时损耗更小，该式保证nmos管工作在饱和区，电流id变化的斜率有限，id的大小可认为几乎不变，达到限流保护的效果，电路刚启动或短路时，避免了nmos管长时间处于电压较高、电流较高的不良状态，减小损耗，同时减小温度过高带来安全隐患的可能，提高系统的可靠性。
[0076]
图8为过温检测和输入信号的欠压/过压检测电路，电压输入信号v
in
和基准电压信号v
set
作为过温检测和输入信号的欠压/过压检测电路的输入端输入信号，过温检测和输入信号的欠压/过压检测电路对输入电压v
in
和控制电路内部温度进行检测。pmos管的输出端连接vccd，pmos管的输入端连接vcc，vcc为供电使能信号vccd的电能来源，pmos管由三路与非门的输出端驱动，三路与非门的输入分别连接过温、欠压、过压所对应的比较器的输出。根据正常范围下(2.7-5.2v)的输入电压，由r3、r4、r5三个电阻的比例关系，确定基准电压信号v
set
的大小。当输入电压正常范围内时，第四比较器和第五比较器都输出高电平，若此时温度也处于正常范围下，第六比较器的输出也为高电平，三路信号经与非门输出为低电平，pmos管导通，供电使能信号vccd输出有效，需要vccd供电的控制电路可正常工作。反之，若三个比较器输出至少有一个为低电平，说明电路处于欠压、过压、过温中的至少一种非正常状态下，供电使能信号vccd以低电平输出，将需要vccd供电的控制芯片全部关闭。防止在不正常情况下电路误工作，避免带来不必要的损耗及安全隐患，增加系统的可靠性。
[0077]
图9为输出电压检测电路中的延时斩波电路，延时斩波电路包括第一电容c1，第一电容正极接第一或门的输出端，第一电容负极接或非门nor第一输入端、并联支路输入端。并联支路包括并联的第一二极管d3和第一电阻r8；或非门输出端通过第二电容c2接第五非门not5输入端，第五非门输出端接第二电阻r10，第二电阻通过第三电容c3接地；第二电阻与第二二极管d5并联；第二二极管阳极接第三比较器comp5正输入端，第二二极管阴极接或非门第二输入端；第三比较器负输入端输入基准电压信号v
set
；第三二极管d4阳极、第三电阻r9一端接入第二电容与第五非门输入端之间，第三二极管阴极、第三电阻另一端输入供电使能信号vccd。
[0078]
在电阻r10与二极管d5之前的部分，是为了将pwm波形的后一小段斩波，利用r9和c2的充电时间，提前将pwm波形变为低电平，或非门和非门not5是为了保持信号的状态；在非门之后的一部分，是为了将pwm波形的前一段斩波，利用r10和c3的充电时间，pwm波形经一段延时后再变为高电平，经第三比较器输出t
sam
延时信号，从而得到图3的波形，图9中的二极管主要是为了电容放电。
[0079]
与现有技术相比，本发明从控制电路设计的角度出发，本发明具有如下特点：在不增加主电路复杂度的情况下，通过设计控制电路降低电路的复杂程度，减小系统体积，进一步降低功耗，利于控制芯片的微型化与集成化；通过输出电压检测电路、逻辑控制电路、计时器电路和启动时和正常推挽时的驱动电路的控制与配合，系统可以实现自启动，启动时
对nmos管n1和n2可实现限流保护，正常推挽时电路稳定输出；通过输出电压检测电路、逻辑控制电路、计时器电路的控制，可防止短路或重负载干扰带来的严重后果，避免nmos管n1和n2长时间过压，提高电路的安全可靠性；通过过温检测和欠压/过压检测电路，实现对电压输入信号及系统温度的实时监控，防止输入电压在非所设阈值范围内时电路误工作，由此提高系统的可靠性。

技术特征：
1.一种推挽变换器的控制电路，其特征在于，包括：变压器；变压器原边接第一开关管和第二开关管；变压器副边两个抽头各接一个二极管，两个二极管均接电容正极；变压器副边中间抽头接所述电容负极；其中，当所述第一开关管和第二开关管交替导通时，两个所述二极管交替导通；当所述第一开关管的控制端驱动信号为高电平时，第一开关管的输入端电压vd1和第二开关管的输入端电压vd2分别为：vd1＝v
in-n*(v
out
+v
d2
)；vd2＝v
in
+n*(v
out
+v
d2
)；当所述第二开关管的控制端驱动信号为高电平时，第一开关管的输入端电压vd1和第二开关管的输入端电压vd2分别为：vd1＝v
in
+n*(v
out
+v
d1
)；vd2＝v
in-n*(v
out
+v
d1
)；n为变压器的变比，v
in
为电压输入信号的大小，v
out
为电容两端的输出电压，v
d1
、v
d2
分别为两个二极管的导通压降。2.根据权利要求1所述的推挽变换器的控制电路，其特征在于，当电压输入信号的大小v
in
取值在设定范围内时，推挽变换器工作。3.根据权利要求1所述的推挽变换器的控制电路，其特征在于，所述第一开关管和第二开关管均为nmos管；第一nmos管的漏极、第二nmos管的漏极均与输出电压检测电路连接；第一nmos管的栅极、第二nmos管的栅极均与驱动电路连接；第一nmos管的源极、第二nmos管的源极均接地。4.根据权利要求3所述的推挽变换器的控制电路，其特征在于，所述输出电压检测电路包括第一比较器、第二比较器；所述第一比较器正输入端接所述第一nmos管的漏极，第一比较器的负输入端与第二比较器的负输入端连接，所述第二比较器的正输入端接第二nmos管的漏极；第一比较器的输出端和第二比较器的输出端分别接与非门的两个输入端；所述与非门的输出端接d触发器的第一输入端，所述d触发器的第二输入端接第一或门输出端，所述第一或门两个输入端分别接pwm波形生成电路的两个输出端。5.根据权利要求3所述的推挽变换器的控制电路，其特征在于，第一nmos管/第二nmos管的电流值i
d
与栅源电压v
gs
关系为：其中，μ
n
为电子迁移率，c
ox
为单位面积的栅氧化层电容，w、l分别为栅宽和栅长，λ为沟道长度调制系数，v
ds
为漏源电压。6.根据权利要求3所述的推挽变换器的控制电路，其特征在于，输出电压检测电路与逻辑控制电路连接；所述逻辑控制电路包括第三开关管和第四开关管；第三开关管和第四开关管的输入端输入供电使能信号，第三开关管的输出端接计时器电路的使能输入端，第四开关管的输出端接pwm波形发生电路的使能输入端；第三开关管的控制端接输出电压检测电路的输出端，第四开关管的控制端接第一非门输出端；第一非门输入端接rs触发器的输出端；rs触发器的第一输入端、rs触发器的输出端分别与第一与门的两个输入端连接，第一与门输出端接第三或门第一输入端；第三或门第二输入端接同或门的第一输入端和第一逻
辑信号；所述同或门输出端接所述rs触发器第一输入端，同或门的第二输入端接第二与门输出端；第二与门第一输入端接rs触发器的输出端，第二输入端接第三与门第一输入端、第三非门输出端，第三非门输入信号为第二逻辑信号；第三与门第二输入端接第四非门输出端，第四非门输入信号为第一逻辑信号；第三与门第三输入端接第二非门输入端、rs触发器输出端；第二非门输出端接第二或门第一输入端，第三与门输出端接第二或门第二输入端；第二或门输出端接rs触发器第二输入端。7.根据权利要求4所述的推挽变换器的控制电路，其特征在于，所述第一或门的输出端通过延时斩波电路接所述d触发器的第二输入端。8.根据权利要求7所述的推挽变换器的控制电路，其特征在于，所述延时斩波电路包括第一电容，所述第一电容正极接第一或门的输出端，第一电容负极接或非门第一输入端、并联支路输入端；所述并联支路包括并联的第一二极管和第一电阻；所述或非门输出端通过第二电容接第五非门输入端，第五非门输出端接第二电阻，第二电阻通过第三电容接地；所述第二电阻与第二二极管并联；所述第二二极管阳极接第三比较器正输入端，第二二极管阴极接或非门第二输入端；第三比较器负输入端输入基准电压信号；第三二极管阳极、第三电阻一端接入所述第二电容与第五非门输入端之间，第三二极管阴极、第三电阻另一端输入供电使能信号。9.根据权利要求4所述的推挽变换器的控制电路，其特征在于，所述第一比较器的负输入端与第二比较器的负输入端均与基准/分压电路的输出端连接。10.根据权利要求1所述的推挽变换器的控制电路，其特征在于，所述驱动电路包括选择器；所述选择器第一输入端和第二输入端分别与基准/分压电路的两个输出端连接，第三输入端接输出电压检测电路的输出端；所述选择器的输出端接第一三极管、第三三极管的输入端，第三三极管的输出端接第四三极管的输入端，第四三极管输出端接第二三极管输出端，第二三极管输入端接第一三极管输出端；第一三极管和第二三极管控制端接电阻，电阻输入端接pwm波形发生电路第一输出端；第三三极管和第四三极管控制端接pwm波形发生电路第二输出端；第一三极管的输出端和第二三极管的输入端之间引出驱动电路的第一输出端，第三三极管的输出端和第四三极管的输入端之间引出驱动电路的第二输出端，第一输出端和第二输出端分别接第一开关管控制端和第二开关管控制端。

技术总结
本发明公开了一种推挽变换器的控制电路，包括基准/分压电路、过温检测和输入信号的欠压/过压检测电路、逻辑控制电路、输出电压检测电路、计时器电路、PWM波形生成电路、启动时和正常推挽时的驱动电路。本发明可以降低主电路的复杂程度，减小系统体积，降低损耗；实现对电压输入信号及系统温度的实时监控，防止输入电压在非所设阈值范围内时电路误工作，由此提高系统的可靠性。系统的可靠性。系统的可靠性。


技术研发人员：陈燕东 平青云 李乾元 姚俊 谢志为 罗聪 刘小可 赵琛
受保护的技术使用者：湖南大学
技术研发日：2023.04.20
技术公布日：2023/8/4