具有共享外延层的堆叠垂直传输场效应晶体管逻辑门结构的制作方法

具有共享外延层的堆叠垂直传输场效应晶体管逻辑门结构


背景技术：

1.本技术涉及半导体，更具体地，涉及用于形成半导体结构的技术。半导体和集成电路芯片在许多产品中已经变得普遍存在，特别是当它们在成本和尺寸上持续降低时。持续需要减小结构特征的尺寸和/或对于给定芯片尺寸提供更大量的结构特征。通常，小型化允许以较低功率水平和较低的成本来提高性能。目前的技术处于或接近某些微型器件的原子级尺度，例如逻辑门、场效应晶体管(fet)和电容器。


技术实现要素：

2.本发明的实施例提供了用于形成具有共享外延层的堆叠垂直传输场效应晶体管(vtfet)逻辑门结构的技术。
3.在一个实施例中，半导体结构包括两个或更多个垂直鳍、围绕两个或更多个垂直鳍中的给定一个的底部部分的底部外延层、围绕两个或更多个垂直鳍中的给定一个的顶部部分的顶部外延层、围绕两个或更多个垂直鳍中的给定一个的中间部分的共享外延层以及接触底部外延层和顶部外延层的连接层，连接层被设置到两个或更多个垂直鳍的横向侧。
4.在另一实施例中，一种形成半导体结构的方法包括形成两个或更多个垂直鳍，形成围绕所述两个或更多个垂直鳍中的给定一个垂直鳍的底部部分的底部外延层，形成围绕所述两个或更多个垂直鳍中的所述给定一个垂直鳍的顶部部分的顶部外延层，形成围绕所述两个或更多个垂直鳍中的所述给定一个垂直鳍的中间部分的共享外延层，以及形成接触所述底部外延层和所述顶部外延层的连接层，所述连接层被设置到所述两个或更多个垂直鳍的横向侧。
5.在另一实施例中，反相器逻辑门包括四沟道n型场效应晶体管和四沟道p型场效应晶体管。该四沟道n型场效应晶体管包括两个垂直鳍，每个垂直鳍包括围绕两个垂直鳍的底部部分的底部外延层、围绕两个垂直鳍的顶部部分的顶部外延层、以及围绕两个垂直鳍的中间部分的共享外延层。该四沟道p型场效应晶体管包括两个垂直鳍，每个垂直鳍包括围绕两个垂直鳍的底部部分的底部外延层、围绕两个垂直鳍的顶部部分的顶部外延层、以及围绕两个垂直鳍的中间部分的共享外延层。该反相器逻辑门还包括连接层，该连接层与四沟道n型场效应晶体管和四沟道p型场效应晶体管的底部外延层和顶部外延层相接触。
6.在另一实施例中，双输入逻辑门包括两个双沟道n型场效应晶体管和两个双沟道p型场效应晶体管。两个双沟道n型场效应晶体管包括两个垂直鳍，每个垂直鳍包括围绕两个垂直鳍的底部部分的底部外延层、围绕两个垂直鳍的顶部部分的顶部外延层、以及围绕两个垂直鳍的中间部分的共享外延层。两个双沟道p型场效应晶体管包括两个垂直鳍，每个垂直鳍包括围绕两个垂直鳍的底部部分的底部外延层、围绕两个垂直鳍的顶部部分的顶部外延层、以及围绕两个垂直鳍的中间部分的共享外延层。所述双输入逻辑门还包括连接层，所述连接层接触(i)所述两个双沟道n型场效应晶体管和(ii)所述两个双沟道p型场效应晶体管中的一个的底部外延层和顶部外延层。
7.在另一实施例中，三输入逻辑门包括三个n型场效应晶体管和三个p型场效应晶体
管。所述三个n型场效应晶体管包括第一组一个或多个垂直鳍，所述第一组一个或多个垂直鳍中的至少一个垂直鳍包括围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的底部部分的底部外延层、围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的顶部部分的顶部外延层、以及围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的中间部分的共享外延层。所述三个p型场效应晶体管包括第二组一个或多个垂直鳍，所述第二组一个或多个垂直鳍中的至少一个垂直鳍包括围绕所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的底部部分的底部外延层、围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的顶部部分的顶部外延层以及围绕所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的中间部分的共享外延层。三输入逻辑门还包括连接层，该连接层接触第一组一个或多个垂直鳍和第二组一个或多个垂直鳍中的一组中的至少一个垂直鳍中的一个垂直鳍的底部外延层和顶部外延层。
附图说明
8.图1a示出了根据本发明的实施例的使用两个双沟道n型场效应晶体管和两个双沟道p型场效应晶体管的堆叠式垂直传输场效应晶体管反相器结构的俯视图。
9.图1b示出了根据本发明的实施例的反相器的电路图。
10.图1c示出了根据本发明的实施例的使用共享源极/漏极结构来连接上和下鳍沟道的堆叠垂直传输场效应晶体管的电路图。
11.图1d示出了根据本发明的实施例的图1a的堆叠垂直传输场效应晶体管反相器结构的第一截面图。
12.图1e示出根据本发明的实施例的图1a的堆叠垂直传输场效应晶体管反相器结构的第二截面图。
13.图2a示出了根据本发明的实施例的使用两个双沟道n型场效应晶体管和两个双沟道p型场效应晶体管的垂直传输场效应晶体管反相器结构的俯视图。
14.图2b示出了根据本发明的实施例的图2a的垂直传输场效应晶体管反相器结构的截面图。
15.图3示出根据本发明的实施例的在形成垂直鳍的顶部部分之后的半导体结构的截面图。
16.图4示出根据本发明的实施例的在形成垂直鳍的底部部分之后的图3结构的截面图。
17.图5示出根据本发明实施例的在形成底部外延层之后的图4结构的横截面图。
18.图6示出根据本发明的实施例的在形成用于下部垂直传输场效应晶体管的栅极堆叠体之后的图5结构的截面图。
19.图7a示出根据本发明实施例的在形成用于下和上垂直传输场效应晶体管的共享外延层和间隔物之后的图6结构的截面图。
20.图7b示出根据本发明实施例的图7a结构的俯视图。
21.图8示出了根据本发明实施例的在形成用于上部垂直传输场效应晶体管的栅极堆叠体和顶部外延层之后的图7a的结构的截面图。
22.图9示出根据本发明实施例的在去除围绕共享外延层的牺牲层之后的图8结构的
截面图。
23.图10a示出根据本发明的实施例的在围绕共享外延层形成接触层之后的图9结构的截面图。
24.图10b示出根据本发明实施例的图10a结构的俯视图。
25.图11a示出根据本发明实施例的在形成到底部和顶部外延层的共享接触体以及到栅极堆叠体的共享接触体之后的图10a结构的截面图。
26.图11b示出根据本发明实施例的图11a结构的俯视图。
27.图11c示出根据本发明的实施例的在形成到底部和顶部外延层的共享接触体和到栅极堆叠体的共享接触体之后的图10a的结构沿鳍长的另一截面视图。
28.图12示出了根据本发明的实施例的用于形成堆叠的垂直传输场效应晶体管结构的工艺流程，该结构在其垂直鳍中具有在上垂直传输场效应晶体管和下垂直传输场效应晶体管之间的共享外延层。
29.图13a示出根据本发明实施例的使用两个双沟道n型场效应晶体管和两个双沟道p型场效应晶体管的堆叠垂直传输场效应晶体管nand2结构的俯视图。
30.图13b示出根据本发明实施例的nand2门的电路图和逻辑表。
31.图13c示出根据本发明实施例的沿图13a的堆叠垂直传输场效应晶体管nand2结构的第一鳍获取的截面图。
32.图13d示出根据本发明实施例的穿过图13a的堆叠垂直传输场效应晶体管nand2结构的鳍截取的截面图。
33.图13e示出根据本发明实施例的沿图13a的堆叠垂直传输场效应晶体管nand2结构的第二鳍截取的截面图。
34.图13f示出根据本发明实施例的穿过图13a的堆叠垂直传输场效应晶体管nand2结构的鳍截取的另一截面图。
35.图14a示出根据本发明实施例的使用两个双沟道n型场效应晶体管和两个双沟道p型场效应晶体管的垂直传输场效应晶体管nand2结构的俯视图。
36.图14b示出根据本发明实施例的图14a垂直传输场效应晶体管nand2结构的截面图。
37.图15a示出根据本发明实施例的使用两个双沟道n型场效应晶体管和两个双沟道p型场效应晶体管的堆叠垂直传输场效应晶体管nor2结构的俯视图。
38.图15b示出根据本发明实施例的nor2门的电路图和逻辑表。
39.图15c示出根据本发明实施例的沿图15a的堆叠垂直传输场效应晶体管nor2结构的第一鳍截取的截面图。
40.图15d示出根据本发明实施例的穿过图15a的堆叠垂直传输场效应晶体管nor2结构的鳍截取的截面图。
41.图15e示出根据本发明实施例的沿图15a的堆叠垂直传输场效应晶体管nor2结构的第二鳍截取的截面图。
42.图15f示出根据本发明实施例的穿过图15a的堆叠垂直传输场效应晶体管nor2结构的鳍截取的另一截面图。
43.图15g示出根据本发明实施例的沿图15a的堆叠垂直传输场效应晶体管nor2结构
的输出截取的截面图。
44.图16a示出根据本发明实施例的使用两个双沟道n型场效应晶体管和两个双沟道p型场效应晶体管的垂直传输场效应晶体管nor2结构的俯视图。
45.图16b示出根据本发明实施例的图16a垂直传输场效应晶体管nor2结构的截面图。
46.图17示出根据本发明实施例的在形成底部外延层和浅沟槽隔离区域之后的图5结构的截面图。
47.图18a示出根据本发明的实施例的在形成用于下部垂直传输场效应晶体管的栅极堆叠体之后的图17的结构的截面图。
48.图18b示出根据本发明实施例的图18a结构的俯视截面图。
49.图19示出根据本发明的实施例的在形成共享外延层之后的图18a的结构的截面图。
50.图20a示出根据本发明的实施例的在共享外延层周围形成牺牲层之后的图19结构的截面图。
51.图20b示出根据本发明的实施例的在共享外延层周围形成牺牲层之后的图19结构的另一横截面图
52.图20c示出根据本发明实施例的用于堆叠垂直传输场效应晶体管nand2结构的图20a和20b的结构的俯视截面图。
53.图20d示出根据本发明实施例的用于堆叠垂直传输场效应晶体管nor2结构的图20a和20b的结构的俯视截面图。
54.图21a示出根据本发明的实施例的在形成用于上部垂直传输场效应晶体管的栅极堆叠体之后的图20a的结构的截面图。
55.图21b示出根据本发明实施例的图21a结构的俯视截面图。
56.图22a示出根据本发明的实施例的在形成顶部外延层之后的图21a的结构的截面图。
57.图22b示出根据本发明实施例的图22a结构的俯视截面图。
58.图23a示出根据本发明的实施例的在形成接触体之后图22a的结构的截面图。
59.图23b示出根据本发明实施例的在形成用于堆叠垂直传输场效应晶体管nand2结构的接触体之后的图22a结构的另一截面图。
60.图23c示出根据本发明实施例的在形成用于堆叠垂直传输场效应晶体管nand2结构的接触体之后的图22a结构的另一截面图。
61.图23d示出根据本发明实施例的在形成用于堆叠垂直传输场效应晶体管nor2结构的接触体之后的图22a结构的另一截面图。
62.图23e示出根据本发明实施例的在形成用于堆叠垂直传输场效应晶体管nor2结构的接触体之后的图22a结构的另一截面图。
63.图24a示出根据本发明实施例的使用三个单沟道n型场效应晶体管和三个单沟道p型场效应晶体管的堆叠垂直传输场效应晶体管nand3结构的俯视图
64.图24b示出根据本发明实施例的图24a的堆叠垂直传输场效应晶体管nand3结构的截面图。
65.图24c示出根据本发明实施例的图24a的堆叠垂直传输场效应晶体管nand3结构的
另一截面图。
66.图24d示出根据本发明实施例的nand3逻辑门的电路图和逻辑表。
67.图25示出根据本发明实施例的使用三个单沟道n型场效应晶体管和三个单沟道p型场效应晶体管的垂直传输场效应晶体管nand3结构的俯视图。
68.图26a示出根据本发明实施例的使用三个单沟道n型场效应晶体管和三个单沟道p型场效应晶体管的堆叠垂直传输场效应晶体管nor3结构的俯视图
69.图26b示出根据本发明实施例的图26a的堆叠垂直传输场效应晶体管nor3结构的截面图。
70.图26c示出根据本发明实施例的图26a的堆叠垂直传输场效应晶体管nor3结构的另一截面图。
71.图26d示出根据本发明实施例的nor3逻辑门的电路图和逻辑表。
72.图27示出根据本发明实施例的使用三个单沟道n型场效应晶体管和三个单沟道p型场效应晶体管的垂直传输场效应晶体管nor3结构的俯视图。
73.图28示出了根据本发明的实施例的在鳍形成之后的衬底的俯视图。
74.图29示出根据本发明实施例的在形成底部外延层、用于下部垂直传输场效应晶体管的底部间隔物和用于下部垂直传输场效应晶体管的栅极堆叠体图案化之后的图28结构的俯视图。
75.图30示出根据本发明的实施例的在形成层间电介质层之后的图29的结构的俯视图。
76.图31a示出根据本发明实施例的在形成用于堆叠垂直传输场效应晶体管nand3结构的共享中间外延层和用于接触体图案化到共享中间外延层的牺牲材料之后的图30结构的俯视图。
77.图31b示出根据本发明实施例的在形成用于堆叠垂直传输场效应晶体管nor3结构的共享中间外延层和用于接触体图案化到共享中间外延层的牺牲材料之后的图30结构的俯视图。
78.图32示出了根据本发明的实施例的在形成用于上部垂直传输场效应晶体管的底部间隔物和用于上部垂直传输场效应晶体管的栅极堆叠体图案化之后的图31a或图31b的结构的俯视图。
79.图33示出根据本发明实施例的在形成用于上部垂直传输场效应晶体管的顶部间隔物和形成顶部外延层之后的图32结构的俯视图。
80.图34示出根据本发明实施例的在形成接触体之后的图33结构的俯视图。
81.图35a示出根据本发明实施例的使用三个双沟道n型场效应晶体管和三个双沟道p型场效应晶体管的堆叠垂直传输场效应晶体管nand3结构的俯视图
82.图35b示出根据本发明实施例的图35a的堆叠垂直传输场效应晶体管nand3结构的截面图。
83.图35c示出根据本发明实施例的图35a的堆叠垂直传输场效应晶体管nand3结构的另一截面图。
84.图36示出根据本发明实施例的使用三个双沟道n型场效应晶体管和三个双沟道p型场效应晶体管的垂直传输场效应晶体管nand3结构的俯视图。
85.图37a示出根据本发明实施例的使用三个双沟道n型场效应晶体管和三个双沟道p型场效应晶体管的堆叠垂直传输场效应晶体管nor3结构的俯视图
86.图37b示出根据本发明实施例的图37a的堆叠垂直传输场效应晶体管nor3结构的截面图。
87.图37c示出根据本发明实施例的图37a的堆叠垂直传输场效应晶体管nor3结构的另一截面图。
88.图38示出根据本发明实施例的使用三个双沟道n型场效应晶体管和三个双沟道p型场效应晶体管的垂直传输场效应晶体管nor3结构的俯视图。
89.图39示出了根据本发明的实施例的在鳍形成之后的衬底的俯视图。
90.图40示出根据本发明实施例的在形成底部外延层、用于下部垂直传输场效应晶体管的底部间隔物和用于下部垂直传输场效应晶体管的栅极堆叠体图案化之后的图39结构的俯视图。
91.图41示出根据本发明的实施例的在形成层间电介质层之后的图29的结构的俯视图。
92.图42a示出根据本发明实施例的在形成共享中间外延层和牺牲材料以用于到堆叠垂直传输场效应晶体管nand3结构的共享中间外延层的接触体图案化之后的图41结构的俯视图。
93.图42b示出根据本发明实施例的在形成共享中间外延层和牺牲材料以用于到堆叠垂直传输场效应晶体管nor3结构的共享中间外延层的接触体图案化之后的图41结构的俯视图。
94.图43示出了根据本发明实施例的在形成用于上部垂直传输场效应晶体管的底部间隔物和用于上部垂直传输场效应晶体管的栅极堆叠体图案化之后的图42a或图42b的结构的俯视图。
95.图44示出根据本发明实施例的在形成用于上部垂直传输场效应晶体管的顶部间隔物和形成顶部外延层之后的图32结构的俯视图。
96.图45a示出根据本发明实施例的在形成用于堆叠垂直传输场效应晶体管nand3结构的接触体之后的图44结构的俯视图。
97.图45b示出根据本发明实施例的在形成用于堆叠垂直传输场效应晶体管nor3结构的接触体之后的图44结构的俯视图。
98.图46示出了根据本发明的实施例的用于形成堆叠的垂直传输场效应晶体管结构的工艺流程，该结构在其垂直鳍中具有在上垂直传输场效应晶体管和下垂直传输场效应晶体管之间的共享外延层。
具体实施方式
99.本发明的示例性实施例可以在用于形成具有共享外延层的堆叠垂直传输场效应晶体管逻辑门结构的示例性方法，以及使用这样的方法形成的示例性装置、系统和设备的上下文中描述。然而，应当理解，本发明的实施例不限于说明性方法、装置、系统和设备，而是相反地可更广泛地应用于其它合适的方法、装置、系统和设备。
100.场效应晶体管(fet)是具有源极、栅极和漏极的晶体管，并且具有取决于载流子
(电子或空穴)沿着在源极和漏极之间延伸的沟道的流动的作用。通过源极和漏极之间的沟道的电流可以由栅极下的横向电场控制。
101.fet广泛用于开关、放大、滤波和其它任务。fet包括金属氧化物半导体(mos)fet(mosfet)。互补mos(cmos)器件被广泛使用，其中n型和p型晶体管(nfet和pfet)都用于制造逻辑和其它电路。fet的源极和漏极区通常通过将掺杂剂添加到沟道任一侧上的半导体主体的目标区域来形成，其中栅极形成在沟道上方。栅极包括沟道上方的栅极电介质和栅极电介质上方的栅极导体。栅极电介质是绝缘体材料，当电压被施加到栅极导体时，其防止大的漏电流流入沟道，同时允许施加的栅极电压在沟道中产生横向电场。
102.对集成电路器件中的高密度和高性能的日益增长的需求需要开发新的结构和设计特征，包括缩小栅极长度和器件尺寸或缩放的其他减小。然而，持续的按比例缩小正达到常规制造技术的极限。
103.在垂直方向上堆叠fet给出了用于cmos面积缩放的附加尺寸。然而，很难堆叠平面fet。垂直传输fet(vtfet)正被追求作为用于缩放到7纳米(nm)及以上的可行cmos架构。与其它器件结构相比，vtfet提供了进一步按比例缩小器件的机会。vtfet具有优于诸如鳍式场效应晶体管(finfet)的其它传统结构的各种潜在优点。这些优点可以包括密度、性能、功耗和集成度的改进。vtfet还可在堆叠fet中提供优点。
104.说明性实施例提供了用于形成堆叠vtfet结构的技术，包括用于各种类型的逻辑门的堆叠vtfet结构，所述逻辑门包括反相器、nand门、nor门等。在一些实施例中，堆叠的vtfet结构利用堆叠的vtfet结构中的“上”和“下”vtfet之间的共享的源极/漏极。
105.对于电流vtfet，增加驱动电流的一种方法是增加提供源极/漏极到沟道的外延层之间的接触面积。然而，这损害了vtfet的面积缩放，因为对于该架构面积取决于有效面积大小。一些实施例提供了用于反相器逻辑门设计的技术，其中反相器使用四沟道fet，从而在相同的自顶向下面积的情况下，与3沟道vtfet相比提供了有效宽度(weff)的33％的改进。随着fet沟道数量的增加，超过传统vtfet的益处增加。反相器设计还可以利用顶部鳍沟道和底部鳍沟道上的漏极区之间的c形连接，提供了进一步的机会用于面积缩放和轨道高度减小而不牺牲weff。
106.在一些实施例中，反相器结构使用在相同器件类型之间(例如，在nfet之间、在pfet之间)具有共享的源极/漏极的堆叠的鳍vtfet。该结构不需要顶部鳍沟道和底部鳍沟道之间的绝缘，因为顶部鳍沟道和底部鳍沟道共享相同的源极/漏极。在堆叠vtfet结构中，相同的器件类型(例如，nfet、pfet)堆叠在彼此的顶部(例如，对于给定的鳍，上和下vtfet都是nfet或都是pfet)。沿着堆叠的鳍存在三个外延区域。取决于配置，其可以是：(i)两个提供漏极区的外延层和一个提供共享源极区的外延层；(ii)两个提供源极区的外延层和一个提供共享漏极区的外延层；或者(iii)共享的外延层是下vtfet的漏极(或源极)，而外延层是上vtfet的源极(或漏极)。
107.对于每个鳍，该结构可以包括：用于所述下vtfet的所述鳍沟道的底部外延层；用于所述下vtfet的底部间隔物；用于所述下vtfet的栅极堆叠体；用于所述下vtfet的顶部间隔物；在所述下vtfet和所述上vtfet的鳍沟道之间共享的外延层；用于上vtfet的底部间隔物；用于所述上vtfet的栅极堆叠体；用于所述上vtfet的顶部间隔物；以及用于上vtfet的顶部外延层。nfet和pfet器件的主载流子(例如，电子和空穴)可以在或不在用于上和下
vtfet的鳍沟道之间沿相反方向流动。这种结构有利地提供了在相同weff处从非堆叠vtfet的自顶向下面积的33％的减小。对于每个鳍，存在彼此堆叠的相同器件类型vtfet(例如，对于一个鳍，上和下vtfet都是nfet，而对于另一个鳍，上和下vtfet都是pfet)。换句话说，鳍沟道在用于提供nfet的鳍的另一n型沟道的顶部上是n型的，并且鳍沟道在用于提供pfet的鳍的另一p型沟道的顶部上是p型的。
108.该堆叠vtfet反相器设计利用同一鳍上的两个漏极端子之间的c形中部制程(mol)连接。在用于相同鳍上的两个漏极端子到反相器的输出的该c形mol连接之间以及在用于提供nfet和pfet的鳍的两个c形mol连接之间包括附加连接。该堆叠vtfet反相器设计使得每个鳍能够具有两个沟道，而不需要使用绝缘体上硅(soi)晶片。对于每种器件类型的双沟道鳍结构，堆叠vtfet反相器设计利用三个外延工艺(例如，用于为堆叠pfet提供2p型沟道的鳍的三个外延工艺，用于为堆叠nfet提供2n型沟道的鳍的三个外延工艺)。
109.图1a示出了堆叠vtfet反相器结构的俯视图100。图1a示出了一组两个双沟道pfet 101、一组两个双沟道nfet 103、高功率轨(high power rail)105、低功率轨107、输入109和输出111。
110.图1b示出了电路图125，其示出了用于形成具有pfet 101、nfet 103、高功率轨105、低功率轨107、输入109和输出111的反相器的电路连接。输入109耦合到pfet 101和nfet 103的栅极。pfet 101的源极区连接到高功率轨105，nfet 103的源极区连接到低功率轨道107。pfet 101和nfet103的漏极区连接到输出111。当输入109为低时，pfet 101导通，nfet 103关断。因此，输出111经由pfet 101连接到高功率轨105为高。当输入109为高时，pfet 101关断，nfet 103导通。因此，输出111经由nfet 103连接到低功率轨107而为低。
111.图1c示出了电路图130，示出了一个鳍的堆叠vtfet之间的连接。如图所示，上和下fet具有公共栅极和共享的源极/漏极连接，并且载流子流可以根据设计灵活地流入或流出顶部或底部鳍沟道。
112.图1d示出了沿图1a的自顶向下视图100中所示的线d-d截取的、跨提供包括两个双沟道nfet的nfet 103的两个鳍的截面图150。图1d示出了nfet 103的底部漏极区102-1、nfet 103的四个nfet鳍沟道104-1、104-2、104-3和104-4、nfet 103的共享源极区106-1和106-2(例如，每个鳍一个)、nfet 103的顶部漏极区108-1和108-2(例如，每个鳍一个)、以及nfet 103的栅极堆叠体110(例如，其可以包括栅极电介质和栅极导体，例如功函数金属(wfm))。如图所示，对于nfet 103，存在将底部漏极区102-1与顶部漏极区108-1和108-2连接的c形连接112-1。
113.图1e示出了沿着图1a的自顶向下视图100中示出的线e-e截取的截面图175，沿着提供用于pfet 101的两个沟道和用于nfet 103的两个沟道的鳍之一。图1e示出了nfet 103的底部漏极区102-1、pfet 101的底部漏极区102-1、nfet 103的鳍沟道中的两个104-1和104-2、pfet 101的鳍沟道中的两个104-5和104-6、nfet 103的顶部漏极区108-1、nfet 103的共享源极区中的一个106-1、pfet 101的共享源极区中的一个106-3、pfet 101的顶部漏极区108-2、以及pfet 101和nfet 103的栅极堆叠体110。图1e示出了用于nfet 103的连接底部漏极区102-1与顶部漏极区108-1(以及顶部漏极区108-2，未示出)的c形连接112-1，以及用于pfet 101的连接底部漏极区102-2与顶部漏极区108-3(以及另一个顶部漏极区，未示出)的c形连接112-2。栅极堆叠体110耦合到反相器的输入109。图1e还示出了从高功率轨
105到pfet 101的共享源极区106-3的接触体114和从低功率轨107到nfet 103的共享源极区106-1的接触体116。尽管未示出，但是接触体114和116还连接到pfet 101和nfet 103的其它共享源极区。
114.图1a-1e中所示的堆叠vtfet反相器结构相对于非堆叠vtfet和其它方法提供了各种优点。例如，图1a-1e中所示的堆叠vtfet反相器结构利用平行沟道用于pfet 101和nfet 103，具有2个接触多晶间距(contacted poly pitch，cpp)的“x”方向长度和大约160纳米(nm)的“z”方向长度。图2a示出了具有pfet 201和nfet 203的非堆叠vtfet结构的俯视图200，其中，pfet 201包括两个双沟道pfet，nfet 203包括两个双沟道nfet。图2b示出截面图250，其可以是沿着pfet 201的线b1-b1或nfet 203的线b2-b2截取的。截面图250示出了四个沟道204-1、204-2、204-3和204-4(对于pfet 201为p型沟道，对于nfet 203为n型沟道)。图2a和2b的非堆叠vtfet结构具有3cpp的“x”方向长度和大约160nm的“z”方向长度，与图1a-1e的堆叠vtfet反相器结构的0.7的面积比例相比，其面积比例为1。下面的表1和2分别示出了图1a-1e的堆叠vtfet反相器和图2a和2b的非堆叠vtfet反相器的面积比例、单元高度、鳍长度(lfin)、weff和weff/sqrt(面积)，下面的表3示出了与图2a和2b的非堆叠vtfet反相器相比，图1a-1e的堆叠vtfet反相器的weff/sqrt(面积)的改善比：
115.表1：堆叠vtfet反相器
116.面积比例单元高度(nm)lfin(nm)weffweff/sqrt(面积)1.00210.0120.0504.0504.00000000.95199.5109.5462.0474.00199870.90189.099.0420.0442.71887240.85178.588.5378.0409.99856530.80168.078.0336.0375.65942020.75157.567.5294.0339.48195830.70147.057.0252.0301.19760960.65136.548.7218.8271.38799930.60126.040.0184.0237.5429786
117.表2：vtfet反相器
[0118][0119]
表3：vtfet反相器与堆叠式vtfet反相器的比较
[0120][0121][0122]
总之，对于相同的weff，相对于图2a和2b的非堆叠vtfet反相器结构，使用图1a-1e的堆叠vtfet反相器结构所占用的面积小33％。对于相同的160nm的y方向长度，图2a和2b的非堆叠vtfet反相器结构具有3cpp的x方向长度和1的面积比例，而图1a-1e的堆叠vtfet反相器结构具有2cpp的x方向长度和0.7的面积比例。应当注意，这考虑了c形连接所占用的空间，其占用1cpp。
[0123]
现在将参照图3-12描述用于形成堆叠vtfet反相器结构的示例性工艺。
[0124]
图3示出了在自对准双图案化(sadp)和鳍蚀刻以在图案化的硬掩模层304下面形成顶部鳍部分306-1和306-2之后的衬底或晶片302的截面图300。如下面将进一步详细描述的，顶部鳍部分306-1在第一鳍中提供用于上vtfet的鳍沟道，并且顶部鳍部分306-2在第二
鳍中提供用于上vtfet的鳍沟道。图3也说明在衬底302的顶表面上并围绕顶部鳍部分306-1和306-2以及硬掩模层304形成衬垫间隔层308。
[0125]
块状衬底302可由任何合适的半导体结构形成，包括各种含硅材料，包括但不限于硅(si)、硅锗(sige)、碳化硅锗(sigec)、碳化硅(sic)及其多层。尽管硅是晶片制造中主要使用的半导体材料，但是可以采用替代的半导体材料作为附加层，例如但不限于锗(ge)、砷化镓(gaas)、氮化镓(gan)、sige、碲化镉(cdte)、硒化锌(znse)等。
[0126]
衬底302的水平厚度或宽度(在x-x'方向上)可以变化，例如基于要形成的鳍的数量、由该结构形成的vtfet的接触体所需的间隔等。衬底302的垂直厚度或高度(在y-y'方向上)可以在200微米(μm)到300μm的范围内。
[0127]
硬掩模层304可以由氮化物(例如氮化硅(sin))形成，尽管可以使用其它合适的材料。在一些实施例中，硬掩模层304可形成为多层，例如包含氮化物及氧化物(例如，sin及二氧化硅(sio2))的两层的多层、包含一个或一个以上氮化物及一个或一个以上氧化物层(例如，sin/sio2/sin、sio2/sin/sio2)的三层的多层等。硬掩模层304可具有在10nm到100nm范围内的高度或垂直厚度(在y-y'方向上)。
[0128]
顶部鳍部分306-1和306-2可以使用侧壁图像转移(sit)或其它合适的技术来形成，例如光刻和蚀刻，包括反应离子蚀刻(rie)等。顶部鳍部分306-1和306-2中的每一个可以具有在6nm到10nm的范围内的宽度或水平厚度(在方向x-x'上)。
[0129]
尽管图3示出了两个垂直鳍的顶部鳍部分的形成，但是应当理解，根据堆叠的vtfet结构的期望数量，可以形成更多或更少的垂直鳍。
[0130]
该衬垫层308于下列更详细的描述的下游工艺期间保护该顶部垂直鳍部分306-1和306-2。衬垫层308可由非常硬的材料形成，例如高k介电材料，例如氧化铪(hfo2)、高k/sin多层等。衬垫层308可经由原子层沉积(ald)形成。衬垫层308可具有3nm至6nm范围内的厚度(在x-x'方向上)。
[0131]
图4示出了图3结构的截面图400，在通过附加的鳍蚀刻(例如，使用rie或其它合适的蚀刻处理)延伸垂直鳍以形成底部鳍部分306-3和306-4之后。在顶部和底部鳍部分306-1、306-2、306-3和306-4的侧壁上的结构以及硬掩模层304之上形成附加的衬垫层310。底部鳍部分306-3和306-4为在所得结构中形成的下部vtfet器件提供鳍沟道。垂直鳍的底部鳍部分306-3和306-4可以具有5nm至8nm范围内的高度或垂直厚度(在y-y'方向上)。
[0132]
附加衬垫层310是保护衬垫，其可以由氮化碳化硼硅(sibcn)形成。可以使用选择性ald形成附加衬垫层310。附加衬垫层310可具有2nm到4nm范围内的厚度(在x-x'方向上)。
[0133]
图6示出了在形成底部外延层312和浅沟槽隔离(sti)区314之后的图5结构的截面图600。这可以通过衬底302的凹陷和底部外延层312的外延生长来实现。当形成堆叠vtfet反相器时，底部外延层312可以提供底部漏极区。底部外延层312，在此也称为底部漏极区312，可以具有15至30nm范围内的高度或垂直厚度(在y-y'方向上)。底部漏极区312包围两个鳍，提供两个沟道(例如，在图1a-1e的堆叠vtfet反相器结构中，nfet 103的两个n型沟道或者pfet 101的两个p型沟道)。
[0134]
底部漏极区312例如可以通过注入适当的掺杂剂来形成，诸如使用离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、簇掺杂(cluster doping)、注入掺杂、液相掺杂、固相掺杂等。n型掺杂剂可以从磷(p)、砷(as)和锑(sb)的组中选择，并且p型掺杂剂可以
从硼(b)、氟化硼(bf2)、镓(ga)、铟(in)和铊(tl)的组中选择。底部漏极区312也可通过外延生长工艺形成。在一些实施例中，外延工艺包括原位掺杂(在外延期间掺杂剂被结合到外延材料中)。外延材料可以从气态或液态前体生长。外延材料可以使用气相外延(vpe)、分子束外延(mbe)、液相外延(lpe)、快速热化学气相沉积(rtcvd)、金属有机化学气相沉积(mocvd)、超高真空化学气相沉积(uhvcvd)、低压化学气相沉积(lpcvd)、有限反应处理cvd(lrpcvd)或其它合适的工艺来生长。根据晶体管的类型，可以在沉积期间通过添加掺杂剂来掺杂(原位掺杂)外延硅、硅锗(sige)、锗(ge)和/或掺碳硅(si：c)硅，所述掺杂剂例如n型掺杂剂(例如磷或砷)或p型掺杂剂(例如硼或镓)。掺杂剂浓度的范围可以是从1
×
10
19
cm-3
到3
×
10
21
cm-3
，或者优选地在2
×
10
20
cm-3
到3
×
10
21
cm-3
之间。
[0135]
sti区314围绕底部漏极区312形成以提供器件隔离。sti区314可以具有50到400nm范围内的高度或垂直厚度(在y-y'方向上)。sti区314可以由任何合适的隔离材料形成。
[0136]
图7a示出在形成用于下vtfet的栅极堆叠体以及形成在上vtfet和下vtfet之间共享的外延层之后的图6结构的截面图700。图7a示出了用于下vtfet的底部间隔物层316，其围绕底部漏极区312和sti区314上方的垂直鳍的底部部分306-3和306-4的一部分形成。底部间隔物层316可使用各种处理形成，例如非共形沉积和回蚀处理(例如，物理气相沉积(pvd)、高密度等离子体(hdp)沉积等)。底部间隔物层316可以由诸如sio2、sin、碳化硅氧化物(sico)、sibcn等的电介质材料形成，底部间隔物层316可以具有在3至10nm范围内的高度或垂直厚度(在y-y'方向上)。
[0137]
在形成底部间隔物层316之后，沉积包括栅极电介质层318和栅极导体层320的栅极堆叠材料。栅极电介质层318可以由高k电介质材料形成。高k材料的实例包括但不限于金属氧化物，例如hfo2、铪硅氧化物(hf-si-o)、铪硅氮氧化物(hfsion)、氧化镧(la 2
o3)、镧铝氧化物(laalo3)、锆氧化物(zro2)、锆硅氧化物、锆硅氮氧化物、钽氧化物(ta2o5)、钛氧化物(tio2)、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物(y2o3)、铝氧化物(al 2
o3)、铅钪钽氧化物和铌酸铅锌。高k材料还可以包括诸如镧(la)、铝(al)和镁(mg)的掺杂剂。栅极电介质层120可以具有在1nm到3nm范围内的均匀厚度。
[0138]
栅极导体层320可以包括金属栅极或功函数金属(wfm)。在一些实施例中，栅极导体层320使用ald或另一合适的工艺形成。对于nfet器件，用于栅极导体的wfm可以是钛(ti)、铝(al)、钛铝(tial)、钛铝碳(tialc)、ti和al合金的组合、包括阻挡层(例如，氮化钛(tin)或另一合适材料的阻挡层)以及随后的上述wfm材料中的一个或多个的堆叠体等。对于pfet器件，用于栅极导体的wfm可以是tin、氮化钽(tan)或另一合适的材料。在一些实施例中，pfet wfm可以包括金属堆叠体，其中形成较厚的阻挡层(例如，tin、tan等)，随后形成诸如ti、al、tial、tialc或ti和al合金的任意组合的wfm。应当理解，各种其它材料可以根据需要用于栅极导体层320。栅极导体层320可以具有5到20nm范围内的厚度。
[0139]
形成层间电介质(ild)层322，然后将栅极堆叠体材料凹陷到图7a所示的水平。ild层322的材料可以最初形成为填充该结构(例如，首先形成衬垫，其中衬垫可以是sin)，随后是化学机械平坦化(cmp)和回蚀刻。或者，可使用hdp和回蚀处理形成ild层322的材料，以产生如图7a所示的ild层322。ild层322可以由任何合适的隔离材料形成，包括但不限于sio2、sioc、sion等。
[0140]
在形成ild层322之后，使栅极堆叠体材料(例如，栅极电介质层318和栅极导体层
320)凹陷，使得栅极堆叠体材料具有与ild层322的高度匹配的高度。ild层322可以具有10到30nm范围内的高度或垂直厚度(在y-y'方向上)。凹陷的栅极堆叠体材料提供用于较低vtfet的栅极。
[0141]
用于下部vtfet的顶部间隔物层324形成为围绕ild层322上方的垂直鳍的底部部分306-3和306-4的一部分。顶部间隔物层324可由与上文关于底部间隔物层316所描述的材料类似的材料形成且具有类似的大小。
[0142]
在顶部间隔物层324上方形成共享的外延层326，其围绕垂直鳍的底部部分306-3和306-4的一部分。外延层326在上和下vtfet之间共享。共享外延层326可由与上文关于外延层312所述的类似材料且以类似处理形成。对于堆叠vtfet反相器结构，共享外延层326为上和下vtfet提供共享源极，并且还可以被称为共享源极区326。共享源极区326可以具有10到30nm范围内的高度或垂直厚度(在y-y'方向上)，并且可以具有5到15nm范围内的宽度或水平厚度(在x-x'方向上)。
[0143]
牺牲层328形成在共享源极区326周围。牺牲层328可以由旋涂氧化物形成，例如氧化硅(sio
x
)或其它合适的材料。如下面将进一步详细描述的，牺牲层328随后被去除并用金属材料代替以形成到电源轨(例如，用于pfet的高功率轨、用于nfet的低功率轨)的接触体。牺牲层328可以具有与共享源极区326匹配的高度或垂直厚度(在y-y'方向上)，并且可以具有基于中间外延层所需的连接类型而变化的宽度或水平厚度(在x-x'方向上)。
[0144]
图7b示出了沿图7a的截面图700中的线b-b截取的顶部截面图750，其图示了围绕垂直鳍的底部部分306-3和306-4的部分的共享源极区326，以及沿方向z-z'延伸以提供到电源轨701的连接的牺牲层328。
[0145]
图8表示在形成用于上部vtfet的栅极堆叠体和顶部外延层之后的图7a的结构的截面图800。ild层330形成在牺牲层328周围。ild层330可以使用与上面关于ild层322所述的类似的材料和处理来形成。用于上部vtfet的底部间隔物层332形成在ild层330之上。底部间隔物层332可使用与上文关于底部间隔物层316所述的类似的材料、处理和尺寸设计来形成。
[0146]
然后在去除衬垫层308之后形成用于上vtfet的栅极堆叠体。上vtfet的栅极堆叠体包括栅极电介质层334和栅极导体层336。可以使用与上面关于用于下vtfet的栅极堆叠体的栅极电介质层318和栅极导体层320描述的类似的材料、处理和尺寸来形成栅极电介质层334和栅极导体层336。尽管未示出，但是可以在上和下vtfet的栅极堆叠体与其上形成栅极堆叠体的垂直鳍的底部部分306-3和306-4以及顶部部分306-1和306-2的侧壁之间形成界面层。界面层可以由sio2或诸如氮氧化硅(sio
x
ny)的另一合适材料形成。界面层可以具有范围从0.5nm到1.5nm的宽度或水平厚度(在x-x'方向上)。
[0147]
ild层338沉积在用于上部vtfet的栅极堆叠体周围，其中ild层338使用与关于ild层322所述的类似材料和处理形成。用于上部vtfet的顶部间隔物层340形成在ild层338上，其中顶部间隔物层340可以使用与上面关于底部间隔物层316所述的类似的材料、处理和尺寸来形成。
[0148]
然后使用选择性湿法蚀刻或其它适当处理去除hm层304，以暴露垂直鳍的顶部部分306-1和306-2的部分。然后，围绕垂直鳍的顶部部分306-1和306-2的部分形成顶部外延层342。顶部外延层342可具有10至30nm范围内的高度或垂直厚度(在y-y'方向上)，且可具
有10至30nm范围内的宽度或水平厚度(在x-x'方向上)。对于堆叠vtfet反相器，顶部外延层342提供顶部漏极，因此也被称为顶部漏极区342。然后，在顶部间隔物层340上形成另一ild层344，并围绕鳍的顶部部分306-1和306-2的剩余部分以及顶部漏极区342。ild层344可以使用与上面关于ild层322所述的类似的材料和处理来形成。
[0149]
图9示出了在去除围绕共享源极区326的牺牲层328之后的图8结构的截面图900。可以使用任何合适的处理，例如氟化氢(hf)蚀刻，来去除牺牲层328。
[0150]
图10a示出了在通过去除牺牲层328形成的空间中形成金属连接层346之后的图9结构的截面图1000。金属连接层346可使用ald或其它合适的工艺形成。金属连接层346可包括硅(si)、tin或另一合适材料。图10b示出了沿图10a的截面图1000中的线b-b截取的顶部截面图1050。顶部截面视图1050示出了鳍部分306-3和306-4、共享源极区326和如上所述接触电源轨701的金属连接层346。
[0151]
图11a示出了在形成连接底部漏极区312和顶部漏极区342的c形接触体348之后的图10a结构的截面图1100。c形接触体348最终连接到堆叠vtfet反相器结构的输出。如上所述，截面图1100中所示的四沟道fet的c形接触体348也连接到另一四沟道fet的另一c形接触体。例如，截面图1100可以示出图1a-1e的堆叠vtfet反相器结构的nfet 103，使用与上面参照图3-11所述的处理类似的处理形成的另一类似结构用于形成图1a-1e的堆叠vtfet反相器结构的pfet 101，其具有连接到c形接触体348的另一c形接触体。
[0152]
为了形成c形接触体348，可以在ild层344上图案化掩模，以打开通孔1101，该通孔向下到底部漏极区312，到达垂直鳍的一侧。类似于图3、4、5、6、7a、8、9和10a的截面图300、400、500、600、700、800、900和1000，截面图1100取自两个垂直鳍的“横截面”。图11b示出了图11a所示结构的俯视图1150，示出了顶部漏极区342、从共享源极区326到电源轨701的金属连接层346、以及c形接触体348的顶部连同通孔1101向下到底部漏极区312。图11c示出了沿竖直鳍中的一个的“长度”(在方向z-z')截取的另一个截面图1175。截面图1175示出了到上和下vtfet的栅极堆叠体的接触体350。可以通过在ild层344上图案化掩模层，向下到在提供两个双沟道fet(例如，图1a-1e的堆叠vtfet反相器结构中的两个双沟道nfet103)的两个垂直鳍和提供两个双沟道fet(例如，图1a-1e的堆叠vtfet反相器结构中的两个双沟道pfet 101)的另一组两个垂直鳍之间的栅极导体层320，来形成接触体350。
[0153]
图12示出了用于形成堆叠vtfet反相器的工艺流程1200。工艺流程1200开始于步骤1201，起始晶片或衬底(例如衬底302)。在步骤1203中，沉积硬掩模层(例如，硬掩模层304)，接着在步骤1205中沉积sadp。在步骤1207中进行鳍rie以形成垂直鳍的顶部部分和底部部分(例如，顶部部分306-1和306-2，底部部分306-3和306-4)，其为堆叠vtfet反相器中的上vtfet和下vtfet提供鳍沟道。可形成衬垫层(例如，衬垫层308和310)以在额外的处理期间保护垂直鳍的部分。
[0154]
在步骤1209中，使衬底(例如，衬底302)凹陷，随后形成底部漏极区(例如，底部外延层312)和sti区(例如，sti区314)。在步骤1211中形成用于下vtfet的底部间隔物(例如，底部间隔物316)，随后在步骤1213中形成用于下vtfet的栅极堆叠体(例如，栅极电介质层318和栅极导体层320)。
[0155]
在步骤1215中，对下vtfet执行光刻-蚀刻光刻-蚀刻(lele)栅极图案化。然后在步骤1217中形成用于下vtfet的顶部间隔物(例如，顶部间隔物层324)。在步骤1219中形成共
享源极(例如，共享外延层326)，随后形成共享源极接触空腔(例如，形成牺牲层328)并用ild(例如，ild层330)填充。接下来，在步骤1223中形成用于上vtfet的底部间隔物(例如，底部间隔物层332)，随后在步骤1225中形成用于上vtfet的栅极堆叠体(例如，栅极电介质层334和栅极导体层336)。
[0156]
在步骤1227中，对上vtfet执行lele栅极图案化。在步骤1229中形成用于上vtfet的顶部间隔物(例如，顶部间隔物层340)。在步骤1231中形成顶部漏极(例如，顶部外延层342)。在步骤1233中，图案化漏极和栅极接触体(例如，漏极接触体348、栅极接触体350)。然后在步骤1235中对到共享源极的电源轨接触体进行图案化。对于图1a-1e的堆叠vtfet反相器结构中的nfet103，共享的源极接触到低电源轨。对于图1a-1e的堆叠vtfet反相器结构中的pfet 101，共享的源极接触到高功率轨。
[0157]
上面参照图1a-1e和3-12描述的堆叠vtfet反相器是可以使用这里描述的技术使用堆叠vtfet形成的逻辑门的一个例子。nand和nor逻辑门也可使用本文中所描述的技术来形成。现在将关于用于形成2输入和3输入nand(nand2和nand3)以及2输入和3输入nor逻辑门(例如，nor2、nor3)的结构来描述各种实施例。
[0158]
nand2逻辑门可使用双沟道pfet和nfet(例如，总共四个双沟道fet-两个双沟道nfet和两个双沟道pfet)形成，并因此称为nand2逻辑门结构。使用堆叠的vtfet结构形成双沟道pfet和双沟道nfet，其中对于双沟道nfet，每个鳍的上鳍沟道和下鳍沟道串联连接，并且在上鳍沟道和下鳍沟道之间存在共享的外延层。共享外延层是用于双沟道nfet的上鳍沟道的漏极区和下鳍沟道的源极区。共享外延层还连接在两个鳍之间，使得两个鳍中的每一者的上部鳍沟道并联且形成两个双沟道nfet中的单一者。类似地，两个鳍的每个的下鳍沟道并联连接，形成两个双沟道nfet的另一个。由两个鳍的上鳍沟道形成的双沟道nfet与由两个鳍的下鳍沟道形成的双沟道nfet串联连接。
[0159]
nand2逻辑门结构，如上所述，包括用于堆叠vtfet的上部和下部鳍沟道的共享源极/漏极和共享源极-源极。一个鳍包括用于nfet的上鳍沟道和下鳍沟道，其中共享源极/漏极包括用于上鳍沟道的漏极和用于下鳍沟道的源极。另一鳍包括用于pfet的上鳍沟道和下鳍沟道，其中存在用于上鳍沟道和下鳍沟道的共享源极。对于每个nfet堆叠鳍，最顶部外延层连接到地或低功率轨，而最底部外延层连接到输出，反之亦然。形成具有不同深度的栅极接触体以控制堆叠的vtfet的分离的栅极，以便形成nand电路的两个输入。有利的是，在相同weff下，与非堆叠vtfet nand2结构相比，堆叠vtfet nand2结构提供了33％的自顶向下面积的减小。此外，在上和下鳍沟道之间不需要绝缘，因为上和下鳍沟道共享外延层(例如，nfet的共享源极/漏极，pfet的共享源极)。
[0160]
该堆叠vtfet nand2结构利用具有在相同光刻层级图案化的垂直和横向沟槽的互连结构，在单个步骤中进行金属化。这是使用围绕共享外延层的嵌入式牺牲介电材料来实现的。在用于上鳍沟道的栅极堆叠体的栅极电介质沉积之前，顶部间隔物或鳍衬垫保持上鳍沟道表面质量。
[0161]
图13a-13f表示堆叠vtfet nand2结构，包括使用两个鳍中的堆叠vtfet形成的两个双沟道nfet 1303和两个双沟道pfet 1301。图13a示出了堆叠vtfet nand2结构的俯视图1300，示出了双沟道pfet 1301、双沟道nfet 1303、高功率轨1305、低功率轨1307、第一和第二输入1309-1和1309-2以及输出1311。
[0162]
图13b示出nand2逻辑门的电路图1325，以及nand2逻辑门的逻辑表1330。如电路图1325所示，pfet 1301并联连接，其源极连接到高功率轨1305，并且其漏极连接到输出1311。nfet 1303串联连接，nfet 1303中的第一个使其源极接地或连接到低功率轨1307，而其漏极连接到nfet1303中的第二个的源极。nfet 1303中的第二个的漏极连接到输出1311。pfet 1301和nfet 1303的栅极连接到第一和第二输入1309-1和1309-2，当输入1309-1和1309-2都为高或1时，则两个nfet 1303都被接通，并且输出1311为0(例如，它被拉到低功率轨1307)。如果输入1309-1和1309-2中的至少一个为低或0，则nfet 1303中的至少一个关断，并且输出1311将不会被拉到低功率轨1307。相反，在输入1309-1和1309-2中的至少一个为低的情况下，pfet 1301中的至少一个将导通，并且输出1311为1(例如，其被拉到高功率轨1305)。
[0163]
图13c示出了沿着图13a的俯视图1300中所示的线c-c截取的截面图1350，图13d示出了沿着图13a的俯视图1300中所示的线d-d截取的截面图1375，图13e示出了沿着图13a的俯视图1300中的线e-e截取的截面图1385，以及图13f示出了沿着图13a的俯视图1300中的线f-f截取的截面图1390。截面图1350和1385分别沿方向z-z'沿第一和第二鳍的长度截取。截面图1375和1390是跨第一和第二鳍截取的，分别示出了pfet鳍沟道1304-5到1304-8和nfet鳍沟道1304-1到1304-4。nfet下鳍沟道1304-1和nfet下鳍沟道1304-3提供了双沟道nfet1303中的下面一个。nfet上鳍沟道1304-2和nfet上鳍沟道1304-4提供了双沟道nfet 1303中的上面的一个。pfet下鳍沟道1304-5和pfet上鳍沟道1304-6提供双沟道pfet1301中的一个，pfet下鳍沟道1304-7和pfet上鳍沟道1304-8提供双沟道pfet 1301中的另一个。
[0164]
现在将描述为双沟道pfet 1301和双沟道nfet 1303提供源极和漏极区的外延层。两个双沟道nfet 1303中的第一个的上部鳍沟道1304-2和1304-4的顶部外延层提供了通过接触体1312-2耦合到低功率轨1307的源极区1306-1。在(i)提供两个双沟道nfet 1303中的第一个的上部鳍沟道1304-2和1304-4与(ii)提供两个双沟道nfet 1303中的第二个的下部鳍沟道1304-1和1304-3之间共享的中间外延层提供了第一双沟道nfet(例如，上部vtfet)的漏极区1302-1和第二双沟道nfet(例如，下部vtfet)的源极区1306-2。两个双沟道nfet 1303中的第二个的下鳍沟道1304-1和1304-3的底部外延层提供了漏极区1302-2，其通过接触体1312-5耦合到输出1311。pfet下鳍沟道1304-5和1304-7与pfet上鳍沟道1304-6和1304-8之间共享的中间外延层提供了各自的共享源极区1306-3和1306-4，pfet下鳍沟道1304-5和1304-7具有共享漏极区1302-3，pfet上鳍沟道1304-6和1304-8具有各自的漏极区1302-4和1302-5。分别为鳍沟道1304-1至1304-8形成栅极堆叠体1310-1至1310-8。
[0165]
现在将描述图13a-13f的堆叠vtfet nand2结构的接触体。接触体1312-1将第一和第二双沟道pfet 1301的源极区1306-3和1306-4连接到高功率轨1305。接触体1312-2将双沟道nfet 1303中上面的一个nfet的源极1306-1连接到下功率轨1307。接触体1312-3将栅极堆叠体1310-3和1310-7连接到第一输入1309-1。接触体1312-4将栅极堆叠体1310-2和1310-6连接到第二输入1309-2。接触体1312-5将双沟道pfet 1301的漏极1302-3、1302-4和1302-5以及双沟道nfet 1303中下面的一个的漏极1302-2连接到输出1311。
[0166]
现在将描述图13a-13f的堆叠vtfet nand2结构中的电流。电流从高功率轨1305流到两个双沟道pfet 1301的源极区1306-3和1306-4，然后流1313-1到漏极区1302-3和1313-2，到漏极区1302-4和1302-5。然后，电流从漏极区1302-3、1302-4和1302-5流到两个双沟道
nfet 1303中的下面一个的漏极区1302-2。从那里，电流流到中间外延层，该中间外延层是两个双沟道nfet 1303中的下部nfet的源极区1306-1和两个双沟道nfet 1303中的上部nfet的漏极区1302-1。电流继续1313-4流到两个双沟道nfet1303中的上部nfet的源极区1306-1，其经由接触体1312-2耦合到低功率轨1307。
[0167]
图13a-13f所示的堆叠vtfet nand2结构相对于非堆叠vtfet nand2结构和其它方法提供了各种优点。例如，图13a-13f所示的堆叠vtfet nand2结构具有“x”方向长度2cpp和“z”方向长度约230nm。
[0168]
图14a示出具有四个pfet沟道1401和四个nfet沟道1403的非堆叠vtfet nand2结构的俯视图1400。图14b示出了沿图14a的自顶向下视图1400中的线b-b(例如，沿鳍之一的长度)截取的截面图1450。图14b示出nfet漏极区1402-1、nfet沟道1404-1、nfet源极区1406-1、nfet栅极堆叠体1410-1、pfet漏极1402-2、pfet沟道1404-2、pfet源极区1406-2和pfet栅极区1410-2。接触体1412-1将pfet源极区1406-2连接到高功率轨1405，接触体1412-2将nfet源极区1406-1连接到低功率轨1407，接触体1412-3将栅极堆叠体1410-1和1410-2连接到输入1409，并且接触体1412-4将pfet漏极区1402-2连接到输出1411。图14a和14b的非堆叠vtfet nand2结构具有“x”方向长度3cpp和“z”方向长度230nm，与图13a-13f的堆叠vtfet nand2结构的面积缩放0.67相比，面积缩放为1。
[0169]
nor2逻辑门也可使用双沟道pfet和nfet(例如，总共四个双沟道fet-两个双沟道nfet和两个双沟道pfet)形成，并因此称为nor2逻辑门结构。使用堆叠的vtfet结构形成双沟道pfet和双沟道nfet，其中对于双沟道nfet，每个鳍的上鳍沟道和下鳍沟道并联连接，并且第一鳍与第二鳍之间的连接也并联。存在用于第一和第二鳍的下nfet鳍沟道的底部的共享外延层。双沟道pfet由沿着相同鳍的上鳍沟道和下鳍沟道构成。对于第一和第二鳍的下pfet鳍沟道的底部，存在共享的外延层，其中对于第一鳍，共享的外延层用作源极区，而对于第二鳍，共享的外延层用作漏极区。
[0170]
nor2逻辑门结构包括在第一和第二鳍的上和下鳍沟道之间的共享外延层。对于nfet上和下鳍沟道，第一和第二鳍的共享外延层提供nfet上和下鳍沟道的源极区。对于pfet上和下鳍沟道，第一鳍的共享外延层提供源极区，第二鳍的共享外延层提供漏极区。每个鳍提供一个双沟道nfet和一个双沟道pfet，总共四个双沟道fet(两个双沟道nfet和两个双沟道pfet)。上和下鳍沟道之间的外延层由堆叠的vtfet共享，因此有利地，上和下鳍沟道之间不需要绝缘。对于双沟道pfet，共享的外延层用作第一鳍的源极区，并用作第二鳍的漏极区。对于第一鳍，顶部和底部外延层用作双沟道pfet的源极区。对于第二鳍，顶部和底部外延层用作双沟道pfet的漏极区。对于双沟道pfet，一个鳍的共享外延层连接到高功率轨，而另一个鳍的共享外延层连接到堆叠vtfet nor2结构的输出。对于双沟道nfet，第一和第二鳍都使用共享的外延层作为连接到地或低功率轨的源极区。堆叠vtfet nor2结构的输出连接到用于双沟道nfet的第一和第二鳍的顶部和底部外延层。来自双沟道pfet之一的漏极端子的输出连接处于与其共享外延层具有相同高度的水平，而对于双沟道nfet，其与下鳍沟道的底部外延层处于相同高度。用于堆叠的vtfet nor2结构的栅极接触体可以但不必在不同深度，以控制用于堆叠的vtfet的分离的栅极，以便形成用于nor电路的两个输入。相对于非堆叠的vtfet nor2结构，堆叠的vtfet nor2结构示例性地提供了weff/面积33％的增加。
3，并提供用于pfet下鳍沟道1504-5的漏极区1502-4。用于pfet上鳍沟道1504-6的顶部外延层提供漏极区1502-5，并且用于pfet上鳍沟道1504-8的顶部外延层提供源极区1506-5。分别为鳍沟道1504-1到1504-8形成栅极堆叠体1510-1到1510-8。
[0176]
现在将描述图15a-15g的堆叠vtfet nor2结构的接触体。接触体1512-1将共享源极区1506-4连接到高功率轨1505。接触体1512-2连接共享源极区1506-1和1506-2至低功率轨1507。接触体1512-3将栅极堆叠体1510-2和1510-6连接到第一输入1509-1。接触体1512-4将栅极堆叠体1510-3和1510-7连接到第二输入1509-2。接触体1512-5将漏极区1502-1、1502-2、1502-3和1502-6连接在一起且连接到输出1511。接触体1512-6连接源极区1506-5和漏极区1502-5。
[0177]
现在将描述图15a-15g的堆叠vtfet nor2结构中的电流流动。对于pfet 1501，电流1513-1和1503-2从高功率轨1505流到源极区1506-4，然后流1513-3和1513-4从源极区1506-4流到漏极区1502-4和1502-5。然后电流从漏极区1502-5流到源极区1506-5，并从漏极区1502-4流到源极区1506-3。从那里，电流1513-5从漏极区1502-4流到源极区1506-3(其为共享外延层)，并且流1513-6从漏极区1502-5流到源极区1506-5。电流1513-7从源极区1506-3继续流到漏极区1502-6，且1513-8从源极区1506-5继续流到漏极区1502-6。然后电流1513-9和1513-10继续流到输出1511。对于nfet1503，电流1513-11从漏极区1502-2流到共享源极区1506-1，电流1513-12从共享漏极区1502-1流到共享源极区1506-1，电流1513-13从漏极区1502-3流到共享源极区1506-2，以及电流1513-14从共享漏极区1502-1流到共享源极区1506-2。电流1513-15和1513-16从共享源极区1506-1和1506-2继续流到低功率轨1507。
[0178]
图15a-15g所示的堆叠的vtfet nor2结构相对于非堆叠的vtfet nor2结构和其它方法提供了各种优点。例如，图15a-15g中所示的堆叠vtfet nor2结构具有“x”方向长度2cpp和“z”方向长度大约230nm。
[0179]
图16a示出具有四个pfet沟道1601和四个nfet沟道1603的非堆叠体vtfet nor2结构的俯视图1600。图16b示出了沿图16a的自顶向下视图1600中的线b-b(例如，沿鳍之一的长度)截取的截面图1650。图16b示出nfet漏极区1602-1、nfet沟道1604-1、nfet源极区1606-1、nfet栅极堆叠体1610-1、pfet漏极1602-2、pfet沟道1604-2、pfet源极区1606-2和pfet栅极区1610-2。接触体1612-1将pfet源极区1606-2连接到高功率轨1605，接触体1612-2将nfet源极区1606-1连接到低功率轨道1607，接触体1612-3将栅极堆叠体1610-1和1610-2连接到输入1609，并且接触体1612-4将nfet漏极区1602-2连接到输出1611。图16a和16b的非堆叠vtfet nor2结构具有“x”方向长度3cpp和“z”方向长度230nm，与图16a-16g的堆叠vtfet nor2结构的面积缩放0.67相比，面积缩放为1。
[0180]
现在将参考图3-5和17-23c描述用于形成堆叠vtfet nand2和nor2结构的示例性工艺。如上所述，图3-5详细地示出了上和下鳍沟道306-1至306-4的形成以及衬垫层308和310的形成。
[0181]
图17示出了在形成底部外延层1712和sti区1714之后的图5的结构的截面图1700。底部外延层1712和sti区1714可以由与上面关于底部外延层312和sti区314描述的类似的材料形成，并且具有与之类似的尺寸和工艺。
[0182]
图18a示出了在去除衬垫层310和形成用于下vtfet的栅极堆叠体之后，图17的结
构的截面图1800。图18a示出用于下vtfet的底部间隔物层1716，其围绕底部外延层1712和sti区1714上方的垂直鳍的底部部分306-3和306-4的一部分形成。底部间隔物层1716可由与上文所述的底部间隔物层316类似的材料并以类似的尺寸和工艺形成。
[0183]
在形成底部间隔物层1716之后，包括栅极电介质层1718和栅极导体层1720的栅极堆叠体材料被ild层1722包围。栅极电介质层1718、栅极导体层1720和ild层1722可以由与上面关于栅极电介质层318、栅极导体层320和ild层322所述的类似的材料和类似的尺寸和工艺形成。
[0184]
图18b显示了沿图18a的截面图1800中的线b-b截取的顶部截面图1850。顶部截面图1850示出围绕下鳍沟道306-2(对于双沟道nfet之一)的栅极导体1720也围绕下鳍沟道306-6(对于双沟道pfet之一)。对于堆叠的vtfet nand2结构，围绕下鳍沟道306-2和306-6的栅极导体1720连接到第一输入1309-1。对于堆叠的vtfet nor2结构，围绕下鳍沟道306-2和306-6的栅极导体1720连接到第二输入1509-2。
[0185]
图19示出在形成用于下vtfet的顶部间隔物层1724之后和在形成共享外延层1726之后的图18a的结构的截面图1900。顶部间隔物层1724和共享外延层1726可以由与上面关于顶部间隔物层324和共享外延层326所述的类似的材料和类似的尺寸和工艺形成。
[0186]
图20a示出了在形成围绕共享外延层1726的牺牲层1728之后的图19的结构的截面图2000。图20a示出了牺牲层1728没有连接用于下鳍沟道的共享外延层1726。
[0187]
图20b示出了在围绕共享外延层形成牺牲层1728之后的另一截面图2050。图20b示出了牺牲层1728确实连接了用于下鳍沟道的共享外延层1726。
[0188]
对于(例如图13a-13f的)堆叠vtfet nand2结构，图20a示出了牺牲层1728不连接用于pfet(例如1301)的共享外延层1726，图20b示出了牺牲层1728连接用于nfet(例如1303)的共享外延层1726。对于堆叠vtfet nor2结构(例如，图15a-15g的)，图20a示出了牺牲层1728不连接nfet(例如，1503)和pfet(例如，1501)两者的共享外延层1726。牺牲层1728可以包括fcvd氧化物，其被沉积然后被回蚀刻。
[0189]
图20c示出了顶部截面图2075，其说明了牺牲层1728如何将共享外延层1726连接到用于图13a-13f的堆叠vtfet nand2结构的pfet的功率轨2001。在图13a-13f的堆叠vtfet nand2结构中，功率轨2001是连接到作为共享源极区1306-3和1306-4的共享外延层1726的高功率轨1305。
[0190]
图20d示出了顶部截面图2085，其示出了牺牲层1728如何将共享外延层1726连接到用于图15a-15g的堆叠的vtfet nor2结构的pfet的电源轨2001和输出2003。在图15a-15g的堆叠vtfet nor2结构中，功率轨2001是连接到作为共享源极区1506-4的共享外延层1726的高功率轨1505。输出2003是连接到作为共享漏极区1502-6的共享外延层1726的输出1511。
[0191]
图21a示出在形成ild层1730、底部间隔物层1732、包括栅极电介质层1734和栅极导体层1736的上vtfet的栅极堆叠体、以及ild层1738之后的图20a的结构的截面图2100。ild层1730、底部间隔物层1732、栅极电介质层1734、栅极导体层1736和ild层1738可以由与上面针对ild层330、底部间隔物层332、栅极电介质层334、栅极导体层336和ild层338所述的类似的材料并利用类似的尺寸和工艺来形成。
[0192]
图21b示出了沿图21a的截面图2100中的线b-b截取的顶部截面图2150。顶部截面
图2150示出围绕上鳍沟道306-1(对于双沟道nfet之一)的栅极导体层1736也围绕上鳍沟道306-5(对于双沟道pfet之一)。对于堆叠vtfet nand2结构，围绕上鳍沟道306-1和306-5的栅极导体1736连接到第二输入1309-2。对于堆叠vtfet nor2结构，围绕上鳍沟道306-1和306-5的栅极导体1736连接到第一输入1509-1。
[0193]
图22a示出了在形成顶部间隔物层1740、顶部外延层1742和ild层1744之后的图21a结构的截面图2200。顶部间隔物层、顶部外延层1742和ild层1744可以由与上面关于顶部间隔物层340、顶部外延层342和ild层344所述的类似的材料并以类似的尺寸和工艺形成。图22a还展示连接顶部外延层1742的牺牲层1745的形成。牺牲层1745可使用与关于牺牲层328所述的类似材料和工艺来形成。
[0194]
图22b示出了沿图22a的截面图2200中的线b-b截取的顶部截面图2250，其示出了牺牲层1745如何将顶部外延层1742连接到通孔2201并向下连接到底部外延层1712。对于堆叠vtfet nand2结构，牺牲层1745使用通孔2201将pfet漏极区1302-4连接到pfet漏极区1302-5和1302-6，然后连接到输出1311。对于堆叠vtfet nor2结构，牺牲层1745使用通孔2201将nfet漏极区1502-1连接到nfet漏极区1502-2和1502-3，然后连接到输出1511。
[0195]
图23a示出了在用到用于堆叠的vtfet nand2结构的输出1311或用于堆叠的vtfet nor2结构的输出1511的接触体1748代替牺牲层1745之后的图22a结构的截面图2300。对于堆叠vtfet nand2结构，截面图2300是沿图13a的自顶向下视图1300中的线d-d(例如，跨过pfet 1301)获得的。对于堆叠vtfet nor2结构，截面图2300是沿图15a的自顶向下视图1500中的线f-f(例如，跨过nfet 1503)获得的。
[0196]
图23b示出对于堆叠vtfet nand2结构在图13a的自上而下视图1300中沿线c-c沿第一鳍得到的图23a结构的截面图2350。图23c示出对于堆叠vtfet nand2结构在图13a的自上而下视图1300中沿线e-e沿第二鳍获得的图23a结构的截面图2375。在图23b和23c的视图中，为了清楚地说明，没有示出到中间外延层1726-1到1726-4的连接。对于图23b，底部外延层1712-1是漏极区1302-2，共享的中间外延层1726-1是漏极区1302-1/源极区1306-2，顶部外延层1742-1是源极区1306-1，底部外延层1712-2是漏极区1302-3，共享的中间外延层1726-2是源极区1306-3，顶部外延层1742-2是漏极区1302-4。对于图23c，底部外延层1712-3是漏极区1302-2，共享的中间外延层1726-3是漏极区1302-1/源极区1306-2，顶部外延层1742-1是源极区1306-1，底部外延层1712-2是漏极区1302-3，共享的中间外延层1726-2是源极区1306-4，顶部外延层1742-2是漏极区1302-5。
[0197]
图23d示出对于堆叠vtfet nor2结构，在图15a的自顶向下视图1500中沿线c-c沿第一鳍取得的图23a结构的截面图2385。图23e示出对于堆叠vtfet nor2结构在图15a的俯视图1500中沿线e-e沿第二鳍获得的图23a结构的截面图2390。在图23d和23e的视图中，为了清楚地说明，没有示出到中间外延层1726-1到1726-4的连接。对于图23d，底部外延层1712-1是漏极区1502-1，共享的中间外延层1726-1是源极区1506-1，顶部外延层1742-1是漏极区1502-2，底部外延层1712-2是漏极区1502-4和源极区1506-3，共享的中间外延层1726-2是源极区1506-4，顶部外延层1742-2是漏极区1502-5。对于图23e，底部外延层1712-3是漏极区1502-1，共享的中间外延层1526-3是源极区1506-2，顶部外延层1742-3是漏极区1502-3，底部外延层1712-4是漏极区171-4和源极区1506-3，共享的中间外延层1746-4是漏极区1502-6，顶部外延层1742-4是源极区1506-5。
[0198]
图23a-23e进一步示出了接触体1748、1750、1752、1754和1756。接触体1748连接到图13a-13f的堆叠vtfet nand2结构的输出1311和图15a-15g的堆叠vtfet nor2结构的输出1511。接触体1750连接到图13a-13f的堆叠vtfet nand2结构的下功率轨1307。接触体1752连接到图13a-13f的堆叠vtfet nand2结构的第一输入1309-1和图15a-15g的堆叠vtfet nor2结构的第一输入1509-1。接触体1754连接到图13a-13f的堆叠vtfet nand2结构的第二输入1309-2和图15a-15g的堆叠vtfet nor2结构的第二输入1509-2。接触体1756连接图15a-15g的vtfet nor2结构的pfet 1501的顶部外延层。
[0199]
接触体1748、1750、1752、1754和1756可以由任何合适的金属连接形成，类似于上述金属连接层346的材料。一些接触体至少部分地形成于先前形成牺牲层1728和1745的区域中。可使用任何合适的处理(例如hf蚀刻)来移除牺牲层1728及1745。
[0200]
nand3和nor3逻辑门也可以使用堆叠vtfet形成。堆叠vtfet nand3和nor3结构可以包括三个单沟道nfet和三个单沟道pfet，或者可以包括三个双沟道nfet和三个双沟道pfet，使用共享的中间外延层。对于具有三个单沟道nfet和三个单沟道pfet的堆叠vtfet nand3或nor3结构，在有源鳍沟道的顶部形成伪鳍沟道。用于下拉的三维(3d)并联连接利用共享的外延层连接，并且上拉连接利用共享的外延层和外延互连用于串联连接。对于下拉，一些实施例利用“珠链(pearl-chain)”概念，其中pfet的漏极区并联，并且它们的连接合并以在nfet之一的源极处形成串联连接，然后再次分裂以用于并联鳍连接并再次合并回来。使用伪鳍区域来形成nfet和pfet之间的超级通孔连接。
[0201]
图24a示出使用三个单沟道pfet 2401和三个单沟道nfet 2403的堆叠vtfet nand3结构的俯视图2400。图24b示出了横跨nfet 2403的鳍所取的截面图2450，图24c示出了横跨pfet 2401的鳍所取的截面图2475。
[0202]
图24a-24c的堆叠vtfet nand3结构包括鳍沟道2404-1至2404-8。鳍沟道2404-1为nfet 2403中的第一个提供nfet鳍沟道，鳍沟道2404-2是可以被去除的伪鳍，鳍沟道2404-3为nfet 2403中的第二个提供nfet鳍沟道，鳍沟道2404-4为nfet 2403中的第三个提供nfet鳍沟道。nfet鳍沟道2404-3和2404-4如图所示堆叠。鳍沟道2404-5为pfet 2401中的第一个提供pfet鳍沟道，鳍沟道2404-6是可以被去除的伪鳍，鳍沟道2404-7为pfet 2401中的第二个提供pfet鳍沟道，并且鳍沟道2404-8为pfet 2401中的第三个提供pfet鳍沟道。pfet鳍沟道2404-7和2404-8如所示的那样堆叠。还形成了虚设鳍2415-1和2415-2。
[0203]
现在将描述为pfet 2401和nfet 2403提供源极和漏极区的外延层。第一鳍的中间外延层为第一nfet 2403提供源极区2406-1，底部外延层为第一nfet 2403提供漏极区2402-1且为第二nfet 2403提供漏极区2406-2，第二鳍的中间外延层为第二nfet 2403提供漏极区2402-2，为第三nfet2403提供源极区2406-3，第二鳍的顶部外延层为第三nfet 2403提供漏极区2402-3。用于第一鳍的另一中间外延层为第一pfet 2401提供源极区2406-6，另一底部外延层为第一和第二pfet 2401提供漏极区2402-2，用于第二鳍的另一中间外延层为第二和第三pfet 2401提供源极区2406-5，以及用于第二鳍的另一顶部外延层为第三pfet 2401提供漏极区2402-5。分别为鳍沟道2404-1、2404-3、2404-4、2404-5、2404-7和2404-8形成栅极堆叠体2410-1至2410-6。nfet 2403串联连接，而pfet 2401并联连接。
[0204]
现在将描述图24a-24c的堆叠vtfet nand3结构的接触体。接触体2412-1将第三个nfet 2403的漏极区2402-3连接到输出2411，并且接触体2412-2将pfet 2401的漏极区
2402-4和2402-5连接到输出2411。高功率轨2405连接至pfet 2401的源极区2406-4和2406-5。低功率轨2507连接到nfet 2403中的第一个的源极区2406-1。输入2409-1连接到第一个nfet2403的栅极堆叠体2410-1和第一个pfet 2401的栅极堆叠体2410-4，输入2409-2连接到第二个nfet 2403的栅极堆叠体2410-2和第二个pfet2401的栅极堆叠体2410-5，输入2409-3连接到第三个nfet 2403的栅极堆叠体2410-3和第三个pfet 2401的栅极堆叠体2410-6。输入2409-3可在虚设鳍2415-1的区域中连接。通孔2414-1和2414-2将接触体2412-1和2412-2连接到输出2411。
[0205]
图24d示出nand3逻辑门的电路图2485，以及nand3逻辑门的逻辑表2490。如电路图2485中所示，pfet 2401并联连接，其源极连接到高功率轨2405，其漏极连接到输出2411。nfet 2403串联连接，其中nfet 2403中的第一个的源极接地或连接到低电轨2407，并且其漏极连接到nfet 2403中的第二个的源极。nfet 2403中的第二个的漏极连接到nfet 2403中的第三个的源极，nfet 2403中的第三个的漏极连接到输出2411。pfet 2401和nfet 2403的栅极连接到第一、第二和第三输入2409-1、2409-2和2409-3。当输入2409-1、2409-2和2409-3都为高或1时，则所有nfet 2403都被接通，并且输出2411为0(例如，它被拉到低功率轨2407)。如果输入2409-1、2409-2和2409-3中的至少一个为低或0，则nfet 2403中的至少一个关断，并且输出2411将不被拉到低功率轨2407。相反，在输入2409-1、2409-2和2409-3中的至少一个为低的情况下，pfet 2401中的至少一个将导通，并且输出2411为1(例如，其被拉到高功率轨2405)。
[0206]
图25示出使用三个单沟道pfet 2501和三个单沟道nfet 2503形成的非堆叠vtfet nand3结构的俯视图2500。图25的非堆叠vtfet nand3结构包括nfet鳍沟道2504-1、2504-2和2504-3，以及pfet鳍沟道2504-4、2504-5和2504-6。底部外延层为nfet 2503中的第一个提供源极区2506-1，其连接到低功率轨2507。顶部外延层连接nfet鳍沟道2504-1和2504-2，为nfet鳍沟道2504-1提供漏极区2502-1，为nfet鳍沟道2504-2提供源极区2506-2。底部外延层连接nfet鳍沟道2504-2和2504-3，为nfet鳍沟道2504-2提供漏极区2502-2，为nfet鳍沟道2504-3提供源极区2506-3。nfet鳍沟道2504-3的顶部外延层提供连接到输出2511的漏极区2502-3。底部外延层为连接到高功率轨2505的pfet 2501提供漏极区2506-4。pfet鳍沟道2504-4、2504-5和2504-6的顶部外延层提供连接到输出2511的漏极区2502-4。输入2509-1连接到nfet鳍沟道2504-1和pfet鳍沟道2504-4的栅极堆叠体，输入2509-2连接到nfet鳍沟道2504-2和pfet鳍沟道2504-5的栅极堆叠体，并且输入2509-3连接到nfet鳍沟道2504-3和pfet鳍沟道2504-6的栅极堆叠体。
[0207]
图24a-24c所示的堆叠vtfet nand3结构“x”方向长度为3cpp，“y”方向高度为191nm，面积缩放比例为1。图25所示的非堆叠vtfet nand3结构“x”方向长度为3cpp，“y”方向高度为191nm，面积缩放比例为1。
[0208]
图26a示出使用三个单沟道pfet 2601和三个单沟道nfet 2603的堆叠体vtfet nor3结构的俯视图2600。图26b示出了跨越nfet 2603的鳍截取的截面图2650，图26c示出了跨越pfet 2601的鳍截取的截面图2675。
[0209]
图26a-26c的堆叠vtfet nor3结构包括鳍沟道2604-1至2604-8。鳍沟道2604-1为nfet 2603中的第一个提供nfet鳍沟道，鳍沟道2604-2是可以被去除的伪鳍，鳍沟道2604-3为nfet 2603中的第二个提供nfet鳍沟道，鳍沟道2604-4为nfet 2603中的第三个提供nfet
鳍沟道。nfet鳍沟道2604-3和2604-4如图所示堆叠。鳍沟道2604-5为pfet 2601中的第一个提供pfet鳍沟道，鳍沟道2604-6是可以被去除的伪鳍，鳍沟道2604-7为pfet 2601中的第二个提供pfet鳍沟道，并且鳍沟道2604-8为pfet 2601中的第三个提供pfet鳍沟道。pfet鳍沟道2604-7和2604-8如图所示堆叠。还形成了伪鳍2615-1和2615-2。
[0210]
现在将描述提供用于pfet 2601和nfet 2603的源极和漏极区的外延层。第一鳍的中间外延层为第一个nfet 2603提供源极区2606-1，底部外延层为第一个和第二个nfet 2603提供漏极区2602-1，第二鳍的中间外延层为第二个和第三个nfet 2603提供源极区2606-2，且第二鳍的顶部外延层为第三个nfet 2603提供漏极区2602-2。用于第一鳍的另一中间外延层为pfet 2601中的第一个提供源极区2606-3，另一底部外延层为pfet 2601中的第一个提供漏极区2602-3并且为pfet 2601中的第二个提供源极区2606-4，用于第二鳍的中间外延层为pfet 2601中的第二个提供漏极区2602-4并且为pfet 2601中的第三个提供源极区2606-5，并且用于第二鳍的顶部外延层为pfet 2601中的第三个提供漏极区2602-5。分别为鳍沟道2604-1、2604-3、2604-4、2604-5、2604-7和2604-8形成栅极堆叠体2610-1至2610-6。pfet 2601串联连接，nfet 2603并联连接。
[0211]
现在将描述用于图26a-26c的堆叠vtfet nor3结构的接触体。接触体2612-1将nfet 2603中的第三个的漏极区2602-2连接到输出2611，且接触体2612-2将nfet 2601中的第三个的漏极区2602-5连接到输出2611。高功率轨2605连接到pfet 2601中的第一个的源极区2606-3。低功率轨2607连接到nfet 2603的源极区2606-1和2606-2。输入2609-1连接到nfet 2603中的第一个nfet的栅极堆叠体2610-1和pfet 2601中的第一个pfet的栅极堆叠体2610-4，输入2609-2连接到nfet 2603中的第二个nfet的栅极堆叠体2610-2和pfet 2601中的第二个pfet的栅极堆叠体2610-5，且输入2609-3连接到nfet 2603中的第三个nfet的栅极堆叠体2610-3和pfet2601中的第三个pfet的栅极堆叠体2610-6。输入2609-3可连接在伪鳍2615-1的区域中。通孔2614将接触体2612-1连接到输出2611。
[0212]
图26d示出nor3逻辑门的电路图2685，以及nor3逻辑门的逻辑表2690。如电路图2685中所说明，nfet 2603并联连接，其中其源极连接到低功率轨2607且其漏极连接到输出2611。pfet 2601串联连接，其中pfet2601中的第一个使其源极连接到高功率轨2605且其漏极连接到pfet 2601中的第二个的源极。pfet 2601中的第二pfet 2601的漏极连接到pfet 2601中的第三个pfet的源极，并且pfet 2601中的第三个pfet的漏极连接到输出2611。pfet 2601和nfet 2603的栅极连接到第一、第二和第三输入2609-1、2609-2和2609-3。当输入2609-1、2609-2和2609-3都为低或0时，则所有pfet 2601都导通，并且输出2611为1(例如，其被拉到高功率轨2605)。如果输入2609-1、2609-2和2609-3中的至少一者为高或1，那么pfet2601中的至少一者断开且输出2611将不会被拉到高功率轨2605。相反，在输入2609-1、2609-2和2609-3中的至少一个为高的情况下，nfet 2603中的至少一个将接通，并且输出2611为0(例如，其被拉到低功率轨2607)。
[0213]
图27示出使用三个单沟道pfet 2701和三个单沟道nfet 2703形成的非堆叠vtfet nor3结构的俯视图2700。图27的非堆叠vtfet nor3结构包括nfet鳍沟道2704-1、2704-2和2704-3，以及pfet鳍沟道2704-4、2704-5和2704-6。底部外延层为连接到低功率轨2707的nfet 2703提供源极区2706-1。顶部外延层将nfet鳍沟道2504-1、2504-2、2054-3连接到漏极区，其接触2712-1输出2711。底部外延层为连接到高功率轨2705的pfet鳍沟道2704-4提
供源极区。pfet鳍沟道2704-4的顶部外延层连接到pfet鳍沟道2704-5的顶部外延层，并提供漏极区。pfet鳍沟道2705-5和2704-6的底部外延层提供源极区，pfet鳍沟道2704-6的顶部外延层提供通过接触体2712-2连接到输出2711的漏极区。输入2709-1连接到nfet鳍沟道2704-1和pfet鳍沟道2704-4的栅极堆叠体，输入2709-2连接到nfet鳍沟道2704-2和pfet鳍沟道2704-5的栅极堆叠体，输入2709-3连接到nfet鳍沟道2704-3和pfet鳍沟道2704-6的栅极堆叠体。
[0214]
图26a-26c所示的堆叠vtfet nor3结构具有“x”方向长度3cpp和“y”方向高度191nm，面积比例为1。图27所示的非堆叠vtfet nor3结构也具有“x”方向长度3cpp和“y”方向高度191nm，面积比例为1。
[0215]
现在将参照图28-34描述形成图24a-24c的堆叠vtfet nand3结构和图26a-26c的堆叠vtfet nor3结构的工艺。
[0216]
图28示出了俯视图2800，其示出了衬底2802，在该衬底上使用图案化的硬掩模层2804形成了一组鳍。鳍形成可利用sadp或其它合适的工艺。衬底2802和硬掩模层2804可由与上文关于衬底302和硬掩模层304所描述的类似材料且以类似大小和工艺形成。图28示出了形成的八个鳍，但是一些鳍是将使用鳍切割工艺去除的“虚设”鳍。
[0217]
图29示出在形成底部外延层(未示出)和sti区(未示出)之后，以及在形成用于下vtfet的底部间隔物层2816以及用于下vtfet的栅极堆叠体图案化之后的图28的结构的俯视图2900。栅极堆叠体图案化包括形成栅极电介质层2818和栅极导体层2820。如图所示，栅极导体层2820连接多组鳍以形成用于图24a-24c的堆叠vtfet nand3结构的第一和第二输入2409-1和2409-2或图26a-26c的堆叠vtfet nor3结构的第一和第二输入2609-1和2609-2的接触体。底部外延层、sti区、底部间隔物层2816、栅极电介质层2818和栅极导体层2820可以由与上面关于底部外延层312、sti区314、底部间隔物层316、栅极电介质层318和栅极导体层320描述的类似的材料并且以类似的尺寸和工艺形成。
[0218]
图30示出了在形成ild层2822之后的图29结构的俯视图3000。ild层2822可以由与上面关于ild层322所述的类似的材料和类似的尺寸和工艺形成。
[0219]
图31a示出在形成用于下vtfet的顶部间隔物层2824、共享的中间外延层2826和牺牲材料2828之后的图30结构的俯视图3100。图31a中的牺牲材料2828用于图案化到图24a-24c的堆叠vtfet nand3结构的不同鳍沟道的共享的中间外延层2826的接触体。更具体地说，牺牲材料2828-1和2828-2用于图案化中间外延层2826(例如，为pfet 2401提供源极区2406-4和2406-5)至高功率轨2405的接触体。牺牲材料2828-3用于将中间外延层2826到低功率轨2407的接触体图案化(例如，为nfet 2403中的第一个提供源极区2406-1)。
[0220]
图31b示出在形成用于下vtfet的顶部间隔物层2824、共享的中间外延层2826和牺牲材料2828之后的图30结构的自顶向下视图3150。图31b中的牺牲材料2828用于对到图26a-26c的堆叠vtfet nor3结构的不同鳍沟道的共享中间外延层2826的接触体进行图案化。更具体地说，牺牲材料2828-1用于图案化中间外延层2826(例如，为pfet 2601中的第一个提供源极区2606-3)到高功率轨2605的接触体。牺牲材料2828-2和2828-3用于对中间外延层2826到低功率轨2607的接触体进行图案化(例如，为nfet 2603提供源极区2606-1和2606-2)。
[0221]
顶部间隔物层2824、共享的中间外延层2826和牺牲材料2828可以由与上面关于顶
部间隔物层324、共享的中间外延层326和牺牲材料328所述的类似的材料并以类似的尺寸和工艺形成。
[0222]
图32示出在形成另一ild层(未示出)、用于上vtfet的底部间隔物层2832和包括用于上vtfet的栅极电介质层2834和栅极导体层2836的栅极堆叠体之后，图31a或图31b的结构的俯视图3200。如图所示，栅极导体层2836将第二鳍连接到其中一个虚设鳍(例如2414-1、2514-1)的区域中的区域，在该区域中将形成通孔3201以用于到第三输入(例如图24a-24c的堆叠vtfet nand3结构的输入2409-3、图26a-26c的堆叠vtfet nor3结构的输入2609-3)的接触体。ild层、底部间隔物层2832、栅极电介质层2834和栅极导体层2836可以由与上面关于ild层330、底部间隔物层332、栅极电介质层334和栅极导体层336所述的类似的材料和类似的尺寸和工艺形成。
[0223]
图33示出在形成另一ild层(未示出)、用于上vtfet的顶部间隔物层2840和顶部外延层2842之后的图32结构的俯视图3300。ild层、顶部间隔物层2840和顶部外延层2842可以由与上面关于ild层338、顶部间隔物层340和顶部外延层342所描述的类似的材料和类似的尺寸和工艺形成。
[0224]
图34示出在形成用于上vtfet的ild层2844之后的图33结构的俯视图3400。ild层2844可以由与上面关于ild层344所述的类似的材料和类似的尺寸和工艺形成。图34还说明了高功率轨(例如，图24a-24c的堆叠vtfet nand3结构的2405，图26a-26c的堆叠vtfet nor3结构的2605)、低功率轨(例如，图24a-24c的堆叠vtfet nand3结构的2407，图26a-26c的堆叠vtfet nor3结构的2607)、输入(例如，图24a-24c的堆叠vtfet3结构的2409-1、2409-2和2409-3、图26a-26c的堆叠vtfet nor3结构的2609-1、2609-2和2609-3)、和输出(例如，图24a-24c的堆叠vtfet3结构的2411、图26a-26c的堆叠体vtfet nor3结构的2611)的接触体图案化。图34还示出了接触体(例如，图24a-24c的堆叠vtfet nand3结构的2412-1和2412-2，图26a-26c的堆叠vtfet nor3结构的2612-1和2612-2)以及通孔(例如，图24a-24c的堆叠vtfet nand3结构的2414-1和2414-2，图26a-26c的堆叠vtfet nor3结构的2614)。
[0225]
图35a示出使用三个双沟道pfet 3501和三个双沟道nfet 3503的堆叠vtfet nand3结构的俯视图3500。图35b示出了横跨nfet 3503的鳍所取的截面图3550，图35c示出了横跨pfet 3501的鳍所取的截面图3575。
[0226]
图35a-35c的堆叠vtfet nand3结构包括鳍沟道3504-1至3504-12。鳍沟道3504-1和3504-2为双沟道nfet 3503中的第一个提供下和上nfet鳍沟道，鳍沟道3504-3和3504-4为双沟道nfet 3503中的第二个提供下和上nfet鳍沟道，以及鳍沟道3504-5和3504-6为双沟道nfet 3503中的第三个提供下和上nfet鳍沟道。鳍沟道3504-7和3504-8为双沟道pfet 3501中的第一个提供下和上pfet鳍沟道，鳍沟道3504-9和3504-10为双沟道pfet 3501中的第二个提供下和上pfet鳍沟道，并且鳍沟道3504-11和3504-12为双沟道pfet 3501中的第三个提供下和上pfet鳍沟道。鳍沟道3504-1至3504-12如图所示堆叠。
[0227]
现在将描述为pfet 3501和nfet 3503提供源极和漏极区的外延层。对于nfet 3503，第一鳍的中间外延层为双沟道nfet 3503中的第一个nfet提供源极区3506-1，第一鳍的顶部外延层为双沟道nfet303中的第一个nfet提供漏极区3502-1，第一和第二鳍的底部外延层为双沟道nfet 3503中的第一个nfet提供漏极区3502-1，并为双沟道nfet 3503中的第二nfet提供源极区3506-2，第二鳍的中间外延层为双沟道nfet 3503中的第二个nfet提
供漏极区3502-3，第二鳍的顶部外延层为双沟道nfet 3503中的第二个nfet提供源极区3506-3，第三鳍的中间外延层为双沟道nfet3503中的第三个nfet提供源极区3504-6，以及第三鳍的底部和顶部外延层为双沟道nfet3中的第三个nfet提供漏极区域3502-4和3504-5。对于pfet 3501，第一、第二和第三鳍的中间外延层提供用于双沟道pfet 3501的第一、第二和第三个的源极区3506-5、3506-6和3506-7。底部外延层和顶部外延层为双沟道pfet 3501提供漏极3502-6、3502-7、3502-8和3502-9。分别为鳍沟道3504-1至3504-12形成栅极堆叠体3510-1至3510-12。nfet3503串联连接，而pfet 3501并联连接。
[0228]
现在将描述图35a-35c的堆叠vtfet nand3结构的接触体。接触体3512-1将双沟道nfet 3503的第三个的漏极区3502-5连接到输出3511，且接触体3512-2将pfet 3501的漏极区3502-6、3502-7、3502-8和3502-9连接到输出3511。高功率轨3505连接到pfet 3501的源极区3506-5、3506-6和3506-7。低功率轨3507连接到双沟道nfet 3503中的第一个nfet的源极区3506-1。输入3509-1连接到双沟道nfet 3503中的第一个的栅极堆叠体3510-1和3510-2，并连接到双沟道pfet 3501中的第一个的栅极堆叠体3510-7和3510-8。输入3509-2连接到双沟道nfet 3503中的第二个的栅极堆叠体3510-3和3510-4，且连接到双沟道pfet 3501中的第二个的栅极堆叠体3510-9和3510-10。输入3509-3连接到双沟道nfet 3503中的第三个的栅极堆叠体3510-5和3510-6，且连接到双沟道pfet 3501中的第一个的栅极堆叠体3510-11和3510-12。通孔3514-1和3514-2将接触体3512-1和3512-2连接到输出3511。接触体3512-3连接nfet 3503的第一和第二鳍的顶部外延层(例如，漏极区3502-1和源极区3506-3)。接触体3512-3可以在第一鳍与第二鳍之间的区域处，或者在鳍与功率轨(例如，低功率轨3507)之间的区域中。图35a的自顶向下视图3500还示出了连接顶部和底部外延层的通孔3519。
[0229]
图36表示使用三个双沟道pfet 3601和三个双沟道nfet 3603形成的非堆叠vtfet nand3结构的俯视图3600。图36的非堆叠vtfet nand3结构包括nfet鳍沟道3604-1到3604-6和pfet鳍沟道3604-7到3604-12。
[0230]
nfet鳍沟道3604-1和3604-2提供双沟道nfet 3603中的第一个，并且具有连接到低功率轨3607的底部外延层。nfet鳍沟道3604-1和3604-2的顶部外延层提供连接到nfet鳍沟道3604-3和3604-3的顶部外延层的漏极区，nfet鳍沟道3604-3和3604-3提供双沟道nfet 3603中的第二个。nfet鳍沟道3604-3和3604-4的顶部外延层为双沟道nfet 3603中的第二个提供源极区，nfet鳍沟道3604-3和3604-4的底部外延层为双沟道nfet3603中的第二个提供漏极区。nfet鳍沟道3604-3和3604-4的底部外延层与nfet鳍沟道3604-5和3604-6的底部外延层连接，nfet鳍沟道3604-5和3604-6提供了双沟道nfet 3603中的第三个。nfet鳍沟道3604-5和3604-6的底部外延层为双沟道nfet 3603中的第三个提供源极区，nfet鳍沟道3604-5和3604-6的顶部外延层提供双沟道nfet 3603中的第三个的漏极区，其经由接触体3612-2连接到输出3611。
[0231]
pfet鳍沟道3604-7到3604-12的底部外延层提供用于连接到高功率轨3605的pfet 3501的源极区，并且pfet鳍沟道3604-7到3604-12的顶部外延层提供pfet 3501的漏极区，其经由接触体3612-1连接到输出3611。pfet鳍沟道3604-7和3604-8提供双沟道pfet 3601中的第一个，pfet鳍沟道3604-9和3604-9和3604-10提供双沟道pfet 3601中的第二个，并且pfet鳍沟道3604-11和3604-12提供双沟道pfet 3601中的第三个。
[0232]
输入3609-1连接到nfet鳍沟道3604-1和3604-2的栅极堆叠体以及pfet鳍沟道3604-7和3604-8的栅极堆叠体，输入3609-2连接到nfet鳍沟道3604-3和3604-4的栅极堆叠体以及pfet鳍沟道3604-9和3604-10的栅极堆叠体，并且输入3609-3连接到nfet鳍沟道3604-5和3604-6的栅极堆叠体以及pfet鳍沟道3604-11和3604-12的栅极堆叠体。
[0233]
图35a-35c所示的堆叠vtfet nand3结构具有“x”方向长度3cpp和“y”方向高度191nm，面积缩放比例为0.6。图36所示的非堆叠vtfet nand3结构的“x”方向长度为5cpp，“y”方向高度为191nm，面积缩放比例为1。因此，图35a-35c所示的堆叠vtfet nand3结构相对于图36的非堆叠vtfet nand3结构显著节省了空间。
[0234]
图37a示出使用三个双沟道pfet 3701和三个双沟道nfet 3703的堆叠vtfet nor3结构的俯视图3700。图37b示出了跨过nfet 3703的鳍的截面图3750，图37c示出了跨过pfet 3701的鳍的截面图3775。
[0235]
图37a-37c的堆叠vtfet nor3结构包括鳍沟道3704-1到3704-12。鳍沟道3704-1和3704-2为双沟道nfet 3703中的第一nfet提供下和上nfet鳍沟道，鳍沟道3704-3和3704-4为双沟道nfet 3703中的第二个nfet提供下和上nfet鳍沟道，且鳍沟道3704-5和3704-6为双沟道nfet3703中的第三个nfet提供下和上nfet鳍沟道。鳍沟道3704-7和3704-8为双沟道pfet 3701中的第一个提供下和上pfet鳍沟道，鳍沟道3704-9和3704-10为双沟道pfet 3701中的第二个提供下和上pfet鳍沟道，并且鳍沟道3704-11和3704-12为双沟道pfet 3701中的第三个提供下和上pfet鳍沟道。鳍沟道3704-1到3704-12如所说明的堆叠。
[0236]
现在将描述提供用于pfet 3701和nfet 3703的源极和漏极区的外延层。对于nfet 3703，第一、第二和第三鳍的中间外延层为双沟道nfet 3703中的第一、第二和第三个提供源极区nfet 3706-1、3706-2和3706-3。底部外延层和顶部外延层为双沟道nfet 3703提供漏极区3702-1、3702-2、3702-3和3702-4。对于pfets 3501，用于第一鳍的中间外延层为双沟道pfets 3701中的第一个提供源极区3706-4，第一鳍的顶部外延层为双沟道pfets 3701中的第一个提供漏极区3702-5，第一和第二鳍的底部外延层为双沟道pfets3701中的第一个提供漏极区3702-6，并且为双沟道pfets 3701中的第二个提供源极区3706-5，用于第二鳍的中间外延层为双沟道pfets 3701中的第二个提供漏极区域3702-7，用于第二鳍的顶部外延层为双沟道pfets 3701中的第二个提供源极区3706-6，用于第三鳍的中间外延层为双沟道pfets3701中的第三个提供源极区3706-7，并且第三鳍的底部和顶部外延层为双沟道pfets 3701中的第三个提供漏极区3702-8和3702-9。分别为鳍沟道3704-1至3704-12形成栅极堆叠体3710-1至3710-12。pfet 3701串联连接，而nfet 3703并联连接。
[0237]
现在将描述用于图37a-37c的堆叠vtfet nor3结构的接触体。接触体3712-1将nfet 3703的漏极区3702-1到3702-4连接到输出3711，而接触体3712-2将双沟道pfet 3701的第三个的漏极区3702-8和3702-9连接到输出3711。高功率轨3705连接至双沟道pfet 3701的第一个的源极区3706-4。低功率轨3707连接到nfet 3703的源极区3706-1、3706-2和3706-3
[0238]
输入3709-1连接到双沟道nfet 3703的第一个的栅极堆叠体3710-1和3710-2，并连接到双沟道pfet 3701的第一个的栅极堆叠体3710-7和3710-8。输入3709-2连接到双沟道nfet 3703的第二个的栅极堆叠体3710-3和3710-4，并连接到双沟道pfet 3701的第二个的栅极堆叠体3710-9和3710-10。输入3709-3连接到双沟道nfet 3703的第三个的栅极堆叠
体3710-5和3710-6，并连接到双沟道pfet 3701的第一个的栅极堆叠体3710-11和3710-12。通孔3714-1和3714-2将接触体3712-1和3712-2连接到输出3711。接触体3712-3连接用于pfet 3701的第一和第二鳍的顶部外延层(例如，漏极区3702-5和源极区3706-6)。通孔3719提供了提供漏极区3702-5和源极区3706-5的顶部外延层与提供源极区3706-5和漏极区3702-6的底部外延层之间的互连。
[0239]
图38示出了使用三个双沟道pfet 3801和三个双沟道nfet 3803形成的非堆叠vtfet nor3结构的俯视图3800。图38的非堆叠vtfet nor3结构包括nfet鳍沟道3804-1到3804-6和pfet鳍沟道3804-7到3804-12。
[0240]
nfet鳍沟道3804-1到3804-6的底部外延层为nfet 3803提供连接到低功率轨3807的源极区，且nfet鳍沟道3804-1到3804-6的顶部外延层提供nfet 3803的漏极区，其经由接触体3812-1连接到输出3811.nfet鳍沟道3804-1和3804-2提供双沟道nfet 3803中的第一个nfet，nfet鳍沟道3804-3和3804-4提供双沟道nfet 3803中的第二个nfet，且nfet鳍沟道3804-5和3804-6提供双沟道nfet 3803中的第三个nfet。
[0241]
pfet鳍沟道3804-7和3804-8提供双沟道pfet 3801中的第一个，并且具有连接到高功率轨3805的底部外延层。pfet鳍沟道3804-7和3804-8的顶部外延层提供了漏极区，该漏极区经由接触体3812-2连接到pfet鳍沟道3804-9和3804-10的顶部外延层，提供了双沟道pfet 3801中的第二个。pfet鳍沟道3804-9和3804-10的顶部外延层为双沟道pfet 3801中的第二个提供源极区，pfet鳍沟道3804-9和3804-10的底部外延层为双沟道pfet3801中的第二个提供漏极区。pfet鳍沟道3804-9和3804-10的底部外延层与pfet鳍沟道3804-11和3804-12的底部外延层连接，提供了双沟道pfet3801中的第三个。pfet鳍沟道3804-11和3804-12的底部外延层为双沟道pfet 3801中的第三个提供源极区，pfet鳍沟道3804-11和3804-12的顶部外延层提供连接到输出3811的双沟道pfet 3801中的第三个的漏极区。
[0242]
输入3809-1连接到nfet鳍沟道3804-1和3804-2的栅极堆叠体以及pfet鳍沟道3804-7和3804-8的栅极堆叠体，输入3809-2连接到nfet鳍沟道3804-3和3804-4的栅极堆叠体以及pfet鳍沟道3804-9和3804-10的栅极堆叠体，输入3809-3连接到nfet鳍沟道3804-5和3804-6的栅极堆叠体以及pfet鳍沟道3804-11和3804-12的栅极堆叠体。
[0243]
图37a-37c所示的堆叠体vtfet nor3结构具有“x”方向长度3cpp和“y”方向高度191nm，面积缩放比例为0.6。图38中所示的非堆叠vtfet nor3结构具有“x”方向长度5cpp和“y”方向高度191nm，面积缩放为1。因此，图37a-37c中所示的堆叠vtfet nor3结构相对于图38的非堆叠vtfet nor3结构提供了显著的空间节省。
[0244]
现在将参照图39-44描述用于形成图35a-35c的堆叠vtfet nand3结构和图37a-37c的堆叠vtfet nor3结构的工艺。
[0245]
图39示出了俯视图3900，其示出了在其上使用图案化的硬掩模层3904形成一组鳍的衬底3902。鳍形成可利用sadp或其它合适的工艺。衬底3902和硬掩模层3904可由与上文关于衬底302和硬掩模层304所描述的类似的材料且以类似的尺寸和工艺形成。图39示出了形成的八个鳍，但是一些鳍是将使用鳍切割工艺去除的“虚设”鳍。
[0246]
图40示出在形成底部外延层(未示出)和sti区(未示出)之后，以及在形成用于下vtfet的底部间隔物层3916以及用于下vtfet的栅极堆叠图案化之后的图39的结构的俯视图4000。栅极堆叠图案化包括形成栅极电介质层3918和栅极导体层3920。如所示，栅极导体
层3920连接鳍组以形成用于图35a-35c的堆叠vtfet nand3结构的第一、第二和第三输入3509-1、3509-2和3509-3或图37a-37c的堆叠vtfet nor3结构的第一、第二和第三输入3709-1、3709-2和3709-3的接触体。底部外延层、sti区、底部间隔物层3916、栅极电介质层3918和栅极导体层3920可以由与上面关于底部外延层312、sti区314、底部间隔物层316、栅极电介质层318和栅极导体层320描述的类似的材料并且以类似的尺寸和工艺形成。
[0247]
图41示出了在形成ild层3922之后的图40结构的俯视图4100。ild层3922可以由与上面关于ild层322所述的类似材料和类似尺寸和工艺形成。
[0248]
图42a示出在形成用于下vtfet的顶部间隔物层3924、共享的中间外延层3926和牺牲材料3928之后的图41结构的自顶向下视图4200。图31a中的牺牲材料3928用于图案化到图35a-35c的堆叠vtfet nand3结构的不同鳍沟道的共享的中间外延层3926的接触体。更具体地说，牺牲材料3928-1、3928-2和3928-3用于图案化中间外延层3926(例如，为pfet 3501提供源极区3506-5、3506-6和3506-7)到高功率轨3505的接触体。牺牲材料3928-4用于图案化中间外延层3926(例如，为双沟道nfet 3503中的第一个提供源极区3506-1)到低功率轨3507的接触体。牺牲材料3928-5用于连接第二和第三鳍的中间外延层(例如，为双沟道nfet 3503中的第二个提供漏极区3502-3，且为双沟道nfet 3503中的第三个提供源极区3506-4)。
[0249]
图42b示出在形成用于下vtfet的顶部间隔物层3924、共享的中间外延层3926和牺牲材料3928之后的图41结构的自顶向下视图4250。图42b中的牺牲材料3928用于图案化到图37a-37c的堆叠vtfet nor3结构的不同鳍沟道的共享的中间外延层3926的接触体。更具体地说，牺牲材料3928-1用于图案化中间外延层3926(例如，为双沟道pfet 3701中的第一个提供源极区3706-4)到高功率轨3705的接触体。牺牲材料3928-2、3928-3和3928-4用于图案化中间外延层2926(例如，为nfet 3703提供源极区3706-1、3706-2和3706-3)到低功率轨3707的接触体。牺牲材料3928-5用于连接第二和第三鳍的中间外延层(例如，为双沟道pfet 3701中的第二个提供漏极区3702-7，并且为双沟道pfet 3701中的第三个提供源极区3706-7)。
[0250]
顶部间隔物层3924、共享的中间外延层3926和牺牲材料3928可以由与上文关于顶部间隔物层324、共享的中间外延层326和牺牲材料328所述的类似的材料并以类似的尺寸和工艺形成。
[0251]
图43示出在形成另一ild层(未示出)、用于上vtfet的底部间隔物层3932和包括用于上vtfet的栅极电介质层3934和栅极导体层3936的栅极堆叠体之后的图42a或图42b的结构的俯视图4300。ild层、底部间隔物层3932、栅极电介质层3934和栅极导体层3936可以由与上面关于ild层330、底部间隔物层332、栅极电介质层334和栅极导体层336所述的类似材料和类似的尺寸和工艺形成。
[0252]
图44示出在形成另一ild层(未示出)、用于上vtfet的顶部间隔物层3940和顶部外延层3942之后的图43结构的自顶向下视图4400。ild层、顶部间隔物层3940和顶部外延层3942可以由与上面针对ild层338、顶部间隔物层340和顶部外延层342所描述的类似的材料、类似的尺寸和工艺来形成。
[0253]
图45a和45b表示在形成用于上vtfet的ild层3944之后，图44结构的相应自顶向下视图4500和4550。ild层3944可以由与上面关于ild层344所述的类似的材料和类似的尺寸
和工艺形成。
[0254]
图45a还示出了用于图35a-35c的堆叠的vtfet nand3结构的接触体图案化，而图45b还示出了用于图37a-37c的堆叠的vtfet nor3结构的接触体图案化。这种接触体图案化包括用于高功率轨(例如，用于图35a-35c的堆叠vtfet nand3结构的3505、用于图37a-37c的堆叠vtfet nor3结构的3705)、低功率轨(例如，用于图35a-35c的堆叠vtfet nand3结构的3507、用于图37a-37c的堆叠vtfet nor3结构的3707)、输入(例如，用于图35a-35c的堆叠vtfet nand3结构的3509-1、3509-2和3509-3、用于图37a-37c的堆叠vtfet nand3结构的3709-1、3709-2和3709-3)、以及输出(例如，用于图35a-35c的堆叠vtfet nand3结构的3511、用于图37a-37c的堆叠vtfet nor3结构的3711)的图案化。图45a和45b还示出了接触体(例如，图35a-35c的堆叠vtfet nand3结构的3512-1和3512-2，图37a-37c的堆叠vtfet nor3结构的3712-1和3712-2)以及通孔(例如，图35a-35c的堆叠vtfet nand3结构的3514-1和3514-2，图37a-37c的堆叠vtfet nor3结构的3714)。
[0255]
图46示出了用于形成堆叠vtfet反相器、nand2、nor2、nand3或nor3结构的工艺流程4600。工艺流程4600类似于上述工艺流程1200。工艺流程4600开始于步骤4601，具有起始晶片或衬底(例如，衬底302、2802、3902)。在步骤4603中，沉积硬掩模层(例如，硬掩模层304、2804、3904)，接着在步骤4605中进行sadp。在步骤4607中进行鳍rie以形成垂直鳍的顶部和底部部分(例如，用于上和下vtfet的上和下鳍沟道)。步骤4607还包括可选的鳍切割处理，其在形成如上所述的nand3和nor3结构时使用。可形成衬垫层(例如，衬垫层308和310)以在额外的处理期间保护垂直鳍的部分。
[0256]
在步骤4609中，使衬底(例如，衬底302、2802、3902)凹陷，随后形成底部外延层(例如，底部外延层312、1712)和sti区(例如，sti区314、1714)。在步骤4611中形成用于下vtfet的底部间隔物(例如，底部间隔物316、1716、2816、3916)，接着在步骤4613中形成用于下vtfet的栅极堆叠体(例如，栅极电介质层318、1718、2818、3918、栅极导体层320、2820、3920)。
[0257]
在步骤4615中，对下vtfet执行光刻-蚀刻光刻-蚀刻(lele)栅极图案化。然后在步骤4617中形成用于下vtfet的顶部间隔物(例如，顶部间隔物层324、1724、2824、3924)。在步骤4619中形成中间外延层(例如，共享外延层326、1726、2826、3926)，随后进行牺牲材料(例如，牺牲材料328、1728、2828、3928)图案化以用于中间外延层连接，并用ild(例如，ild层330、1730)填充。接下来，在步骤4623中形成用于上vtfet的底部间隔物(例如，底部间隔物层332、1732、2832、3932)，随后在步骤4625中形成用于上vtfet的栅极堆叠体(例如，栅极电介质层334、1734、2834、3934和栅极导体层336、1736、2836、3936)。
[0258]
在步骤4627中，对上vtfet执行lele栅极图案化。在步骤4629中形成用于上vtfet的顶部间隔物(例如，顶部间隔物层340、1740、2840、3940)。在步骤4631中形成顶部外延层(例如，顶部外延层342、1742、2842、3942)。然后，在步骤4633中，去除在步骤4621中图案化的牺牲材料，并用接触材料代替。然后在步骤4635中执行接触体图案化，包括根据需要与底部、中间和顶部外延层的接触体(例如，用于连接到高功率轨、低功率轨和如本文别处所述的输出)以及与栅极堆叠体的接触体(例如，用于如本文别处所述的输入)和顶部、中间和底部外延层中的不同外延层之间的连接。
[0259]
在一些实施例中，半导体结构包括两个或更多个垂直鳍、围绕两个或更多个垂直
鳍中的给定一个的底部部分的底部外延层、围绕两个或更多个垂直鳍中的给定一个的顶部部分的顶部外延层、围绕两个或更多个垂直鳍中的给定一个的中间部分的共享外延层以及接触底部外延层和顶部外延层的连接层(例如，金属层或mol连接)，连接层被设置到两个或更多个垂直鳍的横向侧。
[0260]
在底部外延层和共享外延层之间的两个或更多个垂直鳍中的给定一个的第一区域可以包括用于四沟道vtfet的第一鳍沟道，在共享外延层和顶部外延层之间的两个或更多个垂直鳍中的给定一个的第二区域可以包括用于四沟道vtfet的第二鳍沟道，共享外延层可以包括用于四沟道vtfet的第一鳍沟道和第二鳍沟道的共享源极区，并且底部外延层和顶部外延层可以包括用于四沟道vtfet的第一鳍沟道和第二鳍沟道的漏极区。连接层将第一鳍沟道和第二鳍沟道的漏极区接触到反相器逻辑门的输出。
[0261]
在底部外延层和共享外延层之间的两个或更多个垂直鳍中的给定一个的第一区域可以包括用于双沟道vtfet的第一鳍沟道，在共享外延层和顶部外延层之间的两个或更多个垂直鳍中的给定一个的第二区域可以包括用于双沟道vtfet的第二鳍沟道，共享外延层可以包括用于双沟道vtfet的第一鳍沟道和第二鳍沟道的共享源极区，并且底部外延层和顶部外延层可以包括用于双沟道vtfet的第一鳍沟道和第二鳍沟道的漏极区。该双沟道vtfet可以包括pfet，并且连接层可以将第一鳍沟道和第二鳍沟道的漏极区连接到双输入nand逻辑门的输出。该双沟道vtfet可以包括nfet，并且连接层可以将第一鳍沟道和第二鳍沟道的漏极区连接到双输入nor逻辑门的输出。
[0262]
在底部外延层和共享外延层之间的两个或更多个垂直鳍中的给定一个的第一区域可以包括用于第一单沟道vtfet的鳍沟道，在共享外延层和顶部外延层之间的两个或更多个垂直鳍中的给定一个的第二区域可以包括用于第二单沟道vtfet的鳍沟道，共享外延层可以包括用于第一单沟道vtfet和第二单沟道vtfet的共享源极区，底部外延层可以包括第一单沟道vtfet的漏极区，并且顶部外延层可以包括用于第二单沟道vtfet的漏极区。第一单沟道vtfet和第二单沟道vtfet可以包括pfet，并且连接层可以将第一单沟道vtfet的漏极区和第二单沟道vtfet的漏极区连接到三输入nand逻辑门的输出。第一单沟道vtfet和第二单沟道vtfet可以包括nfet，并且连接层可以将第一单沟道vtfet的漏极区和第二单沟道vtfet的漏极区连接到三输入nor逻辑门的输出。
[0263]
在底部外延层和共享外延层之间的两个或更多个垂直鳍中的给定一个的第一区域可以包括用于双沟道vtfet的第一鳍沟道，在共享外延层和顶部外延层之间的两个或更多个垂直鳍中的给定一个的第二区域可以包括用于双沟道vtfet的第二鳍沟道，共享外延层可以包括用于双沟道vtfet的共享源极区，并且底部外延层和顶部外延层可以包括双沟道vtfet的漏极区。该双沟道vtfet可以包括pfet，并且连接层可以将双沟道vtfet的漏极区连接到三输入nand逻辑门的输出。该双沟道vtfet可以包括nfet，并且连接层可以将双沟道vtfet的漏极区连接到三输入nor逻辑门的输出。
[0264]
在一些实施例中，形成半导体结构的方法包括形成两个或更多个垂直鳍，形成围绕两个或更多个垂直鳍中的给定一个的底部部分的底部外延层，形成围绕两个或更多个垂直鳍中的给定一个的顶部部分的顶部外延层，形成围绕两个或更多个垂直鳍中的给定一个的中间部分的共享外延层，以及形成接触底部外延层和顶部外延层的连接层，连接层被设置到两个或更多个垂直鳍的横向侧。
[0265]
底部外延层和顶部外延层可以包括逻辑门的至少一个vtfet的漏极区。连接层可以将至少一个vtfet的漏极区连接到逻辑门的输出。
[0266]
在一些实施例中，反相器逻辑门包括四沟道nfet和四沟道pfet。该四沟道nfet包括两个垂直鳍，每个垂直鳍包括围绕两个垂直鳍的底部部分的底部外延层、围绕两个垂直鳍的顶部部分的顶部外延层、以及围绕两个垂直鳍的中间部分的共享外延层。该四沟道pfet包括两个垂直鳍，每个垂直鳍包括围绕两个垂直鳍的底部部分的底部外延层、围绕两个垂直鳍的顶部部分的顶部外延层、以及围绕两个垂直鳍的中间部分的共享外延层。反相器逻辑门还包括连接层(例如，mol连接)，其接触四沟道nfet和四沟道pfet的底部外延层和顶部外延层。
[0267]
反相器逻辑门还可以包括：反相器逻辑门的输入，其连接到四沟道nfet和四沟道pfet的栅极堆叠体，所述栅极堆叠体包围两个垂直鳍的在底部外延层和共享外延层之间以及在共享外延层和顶部外延层之间的部分；反相器逻辑门的输出，其连接到四沟道nfet和四沟道pfet的底部外延层和顶部外延层；第一接触体，其连接到四沟道pfet的共享外延层(例如，将四沟道pfet的共享外延层连接到高功率轨)；以及第二接触体，其连接到四沟道nfet的共享外延层(例如，将四沟道nfet的共享外延层连接到低功率轨)。
[0268]
在一些实施例中，双输入逻辑门包括两个双沟道nfet和两个双沟道pfet。两个双沟道nfet包括两个垂直鳍，每个垂直鳍包括围绕两个垂直鳍的底部部分的底部外延层、围绕两个垂直鳍的顶部部分的顶部外延层、以及围绕两个垂直鳍的中间部分的共享外延层。两个双沟道pfet包括两个垂直鳍，每个垂直鳍包括围绕两个垂直鳍的底部部分的底部外延层、围绕两个垂直鳍的顶部部分的顶部外延层和围绕两个垂直鳍的中间部分的共享外延层。所述双输入逻辑门还包括连接层(例如，mol连接)，所述连接层接触(i)所述两个双沟道nfet和(ii)所述两个双沟道pfet中的一个的底部外延层和所述顶部外延层。
[0269]
所述双输入逻辑门包括双输入nand逻辑门，并且可以进一步包括连接到所述两个双沟道nfet中的第一个和所述两个双沟道p型场效应晶体管中的第一个的栅极堆叠体的双输入nand逻辑门的第一输入、连接到所述两个双沟道nfet中的第二个和所述两个双沟道pfet中的第二个的栅极堆叠体的双输入nand逻辑门的第二输入、经由mol连接连接到所述两个双沟道pfet的底部外延层和顶部外延层以及连接到所述两个双沟道nfet中的第一个的两个垂直鳍的底部外延层的双输入nand逻辑门的输出、连接到所述两个双沟道pfet的共享外延层的第一接触体(例如，将所述两个双沟道pfet的共享外延层连接到高功率轨道)、以及连接到所述两个双沟道pfet中的第二个的两个垂直鳍的顶部外延层的第二接触体(例如，将所述两个双沟道pfet的第二个的两个垂直鳍的顶部外延层连接到下功率轨)。
[0270]
所述双输入逻辑门可以包括双输入nor逻辑门，并且可以进一步包括连接到所述两个双沟道nfet中的第一个和所述两个双沟道pfet中的第一个的栅极堆叠体的双输入nor逻辑门的第一输入，连接到所述两个双沟道nfet中的第二个和所述两个双沟道pfet中的第二个的栅极堆叠体的双输入nor逻辑门的第二输入，经由mol连接连接到所述两个双沟道nfet的所述底部外延层和所述顶部外延层以及连接到所述两个双沟道pfet中的第一个的两个垂直鳍中的第一个的共享外延层中的第一个的两输入nor逻辑门的输出，连接到所述两个双沟道pfet中的第二个的两个垂直鳍中的第二个的共享外延层中的第二个的第一接触体(例如，将两个双沟道pfet中的第二个的两个垂直鳍中的第二个的共享外延层中的第
二个外延层连接到高功率轨)，以及连接到两个双沟道nfet的两个垂直鳍的共享外延层的第二接触体(例如，将两个双沟道nfet的两个垂直鳍的共享外延层连接到低功率轨)。
[0271]
在一些实施例中，三输入逻辑门包括三个nfet和三个pfet。所述三个nfet包括：第一组一个或多个垂直鳍；所述第一组一个或多个垂直鳍中的至少一个垂直鳍包括围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的底部部分的底部外延层；围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的顶部部分的顶部外延层；以及围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的中间部分的共享外延层。所述三个pfet包括第二组一个或多个垂直鳍，所述第二组一个或多个垂直鳍中的至少一个垂直鳍包括围绕所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的底部部分的底部外延层、围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的顶部部分的顶部外延层、以及围绕所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的中间部分的共享外延层。三输入逻辑门还包括连接层(例如，mol连接)，其接触第一和第二组一个或多个垂直鳍之一中的至少一个垂直鳍之一的底部外延层和顶部外延层。
[0272]
三输入逻辑门可以包括三输入nand逻辑门，三个nfet可以包括三个单沟道nfet，三个pfet可以包括三个单沟道pfet，并且三输入逻辑门还可以包括：连接到三个单沟道nfet中的第一个和三个双沟道pfet中的第一个的栅极堆叠体的三输入nand逻辑门的第一输入，连接到三个单沟道nfet中的第二个和三个单沟道pfet中的第二个的栅极堆叠体的三输入nand逻辑门的第二输入，连接到三个单沟道nfet中的第三个和三个单沟道pfet中的第三个的栅极堆叠体的三输入nand逻辑门的第三输入，经由mol连接连接到第二组一个或多个垂直鳍中的至少一个垂直鳍的底部外延层和顶部外延层以及连接到第一组一个或多个垂直鳍中的至少一个垂直鳍的顶部外延层的三输入nand逻辑门的输出，连接到第二组一个或多个垂直鳍中的至少一个垂直鳍的共享外延层和第二组一个或多个垂直鳍中的另一鳍中的共享外延层的第一接触体(例如，将第二组一个或多个垂直鳍中的至少一个垂直鳍的共享外延层和第二组一个或多个垂直鳍中的另一垂直鳍中的共享外延层连接到高功率轨)，以及连接到第一组一个或多个垂直鳍中的另一垂直鳍中的共享外延层的第二接触体(例如，将第一组一个或多个垂直鳍中的另一垂直鳍中的共享外延层连接到低功率轨)。
[0273]
三输入逻辑门可以包括三输入nor逻辑门，三个nfet可以包括三个单沟道nfet，三个pfet可以包括三个单沟道pfet，并且三输入逻辑门还可以包括连接到三个单沟道nfet中的第一个和三个双沟道pfet中的第一个的栅极堆叠体的三输入nor逻辑门的第一输入，连接到三个单沟道nfet中的第二个和三个单沟道pfet中的第二个的栅极堆叠体的三输入nor逻辑门的第二输入，连接到三个单沟道nfet中的第三个和三个单沟道pfet中的第三个的栅极堆叠体的三输入nor逻辑门的第三输入，经由mol连接而连接到第一组一个或多个垂直鳍中的至少一个垂直鳍的底部外延层和顶部外延层以及连接到第二组一个或多个垂直鳍中的至少一个垂直鳍的顶部外延层的三输入nor逻辑门的输出，连接到第二组一个或多个垂直鳍中的至少一个垂直鳍中的共享外延层的第一接触体(例如，将第二组一个或多个垂直鳍中的另一鳍中的共享外延层连接至高功率轨)，以及连接至第一组一个或多个垂直鳍中的至少一个垂直鳍的共享外延层以及第一组一个或多个垂直鳍中的另一垂直鳍中的共享外延层第二接触体(例如，将第一组一个或多个垂直鳍中的至少一个垂直鳍的共享外延层以及第一组一个或多个垂直鳍中的另一垂直鳍中的共享外延层连接至低功率轨)。
[0274]
三输入逻辑门可以包括三输入nand逻辑门，三个nfet可以包括三个双沟道nfet，三个pfet可以包括三个双沟道pfet，并且三输入逻辑门还可以包括连接到三个双沟道nfet中的第一个和三个双沟道pfet中的第一个的栅极堆叠体的三输入nand逻辑门的第一输入，连接到三个双沟道nfet中的第二个和三个双沟道pfet中的第二个的栅极堆叠体的三输入nand逻辑门的第二输入，连接到三个双沟道nfet中的第三个和三个双沟道pfet中的第三个的栅极堆叠体的三输入nand逻辑门的第三输入，经由mol连接连接到第二组一个或多个垂直鳍中的垂直鳍的底部外延层和顶部外延层以及经由另一mol连接连接到第一组一个或多个垂直鳍中的一个垂直鳍的顶部外延层和底部外延层的三输入nand逻辑门的输出，连接到第二组一个或多个垂直鳍中的共享外延层的第一接触体(例如，将第二组一个或多个垂直鳍中的共享外延层连接到高功率轨)，以及连接到第一组一个或多个垂直鳍中的一个垂直鳍的共享外延层的第二接触体(例如，将第一组一个或多个垂直鳍中的一个垂直鳍的共享外延层连接到低功率轨)。
[0275]
三输入逻辑门可以包括三输入nor逻辑门，三个nfet可以包括三个双沟道nfet，三个pfet可以包括三个双沟道pfet，并且三输入逻辑门还可以包括连接到三个双沟道nfet中的第一个和三个双沟道pfet中的第一个的栅极堆叠体的三输入nor逻辑门的第一输入，连接到三个双沟道nfet中的第二个和三个双沟道pfet中的第二个的栅极堆叠体的三输入nor逻辑门的第二输入，连接到三个双沟道nfet中的第三个和三个双沟道pfet中的第三个的栅极堆叠体的三输入nor逻辑门的第三输入，经由mol连接连接到第一组一个或多个垂直鳍中的垂直鳍的底部外延层和顶部外延层以及经由另一mol连接连接到第二组一个或多个垂直鳍中的一个垂直鳍的顶部外延层和底部外延层的三输入nor逻辑门的输出，连接到第一组一个或多个垂直鳍中的共享外延层的第一接触体(例如，将第一组一个或多个垂直鳍中的垂直鳍的共享外延层连接到高功率轨)，以及连接到第二组一个或多个垂直鳍中的一个垂直鳍的共享外延层的第二接触体(例如，将第二组一个或多个垂直鳍中的一个垂直鳍的共享外延层连接到低功率轨)。
[0276]
应了解，上文论述中所提供的各种材料、工艺方法(例如，蚀刻类型、沉积类型等)及尺寸仅以实例方式呈现。可以根据需要使用各种其它合适的材料、工艺方法和尺寸。
[0277]
根据上述技术的半导体器件及其形成方法可以用于各种应用、硬件和/或电子系统中。用于实现本发明的实施例的合适的硬件和系统可以包括但不限于传感器和感测设备、个人计算机、通信网络、电子商务系统、便携式通信设备(例如，蜂窝电话和智能电话)、固态介质存储设备、功能电路等。结合半导体器件的系统和硬件是本发明的预期实施例。给出这里提供的教导，本领域普通技术人员将能够设想本发明的实施例的其它实现和应用。
[0278]
上述各种结构可以在集成电路中实现。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸芯片或以封装形式来分发所得到的集成电路芯片。在后一种情况下，芯片被安装在单个芯片封装(例如塑料载体，具有被固定到母板或其它更高级载体的引线)中或多芯片封装(例如陶瓷载体，具有表面互连或掩埋互连中的一种或两种)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成，作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
[0279]
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所公开的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。

技术特征：
1.一种半导体结构，包括：两个或更多个垂直鳍；底部外延层，其围绕所述两个或更多个垂直鳍中的给定一个垂直鳍的底部部分；顶部外延层，其围绕所述两个或更多个垂直鳍中的所述给定一个垂直鳍的顶部部分；共享外延层，其围绕所述两个或更多个垂直鳍中的所述给定一个垂直鳍的中间部分；以及连接层，其接触所述底部外延层和所述顶部外延层，所述连接层被设置到所述两个或更多个垂直鳍的横向侧。2.根据权利要求1所述的半导体结构，其中：所述两个或更多个垂直鳍中的所述给定一个垂直鳍的在所述底部外延层与所述共享外延层之间的第一区域包括用于四沟道垂直传输场效应晶体管的第一鳍沟道；所述两个或更多个垂直鳍中的所述给定一个垂直鳍的在所述共享外延层与所述顶部外延层之间的第二区域包括用于所述四沟道垂直传输场效应晶体管的第二鳍沟道；共享外延层，包括用于所述四沟道垂直传输场效应晶体管的所述第一鳍沟道和所述第二鳍沟道的共享源极区；以及所述底部外延层和所述顶部外延层包括用于所述四沟道垂直传输场效应晶体管的所述第一鳍沟道和所述第二鳍沟道的漏极区。3.根据权利要求2所述的半导体结构，其中，所述连接层将所述第一鳍沟道和所述第二鳍沟道的所述漏极区连接到反相器逻辑门的输出。4.根据权利要求1所述的半导体结构，其中：所述两个或更多个垂直鳍中的所述给定一个垂直鳍的在所述底部外延层与所述共享外延层之间的第一区域包括用于双沟道垂直传输场效应晶体管的第一鳍沟道；所述两个或更多个垂直鳍中的所述给定一个垂直鳍的在所述共享外延层与所述顶部外延层之间的第二区域包括用于所述双沟道垂直传输场效应晶体管的第二鳍沟道；共享外延层，包括用于所述双沟道垂直传输场效应晶体管的所述第一鳍沟道和所述第二鳍沟道的共享源极区；以及所述底部外延层和所述顶部外延层包括用于所述双沟道垂直传输场效应晶体管的所述第一鳍沟道和所述第二鳍沟道的漏极区。5.根据权利要求4所述的半导体结构，其中，所述双沟道垂直传输场效应晶体管包括p型场效应晶体管，并且其中，所述连接层将所述第一鳍沟道和所述第二鳍沟道的所述漏极区连接到两输入nand逻辑门的输出。6.根据权利要求4所述的半导体结构，其中，所述两沟道垂直传输场效应晶体管包括n型场效应晶体管，并且其中，所述连接层将所述第一鳍沟道和所述第二鳍沟道的所述漏极区连接到两输入nor逻辑门的输出。7.根据权利要求1所述的半导体结构，其中：所述两个或更多个垂直鳍中的所述给定一个垂直鳍的在所述底部外延层与所述共享外延层之间的第一区域包括用于第一单沟道垂直传输场效应晶体管的鳍沟道；所述两个或更多个垂直鳍中的所述给定一个垂直鳍的在所述共享外延层与所述顶部外延层之间的第二区域包括用于第二单沟道垂直传输场效应晶体管的鳍沟道；
所述共享外延层包括用于所述第一单沟道垂直传输场效应晶体管和所述第二单沟道垂直传输场效应晶体管的共享源极区；所述底部外延层包括所述第一单沟道垂直传输场效应晶体管的漏极区；以及所述顶部外延层包括用于所述第二单沟道垂直传输场效应晶体管的漏极区。8.根据权利要求7所述的半导体结构，其中，所述第一单沟道垂直传输场效应晶体管和所述第二单沟道垂直传输场效应晶体管包括p型场效应晶体管，并且其中，所述连接层将所述第一单沟道垂直传输场效应晶体管的漏极区和所述第二单沟道垂直传输场效应晶体管的漏极区连接到三输入nand逻辑门的输出。9.根据权利要求7所述的半导体结构，其中，所述第一单沟道垂直传输场效应晶体管和所述第二单沟道垂直传输场效应晶体管包括n型场效应晶体管，并且其中，所述连接层将所述第一单沟道垂直传输场效应晶体管的漏极区和所述第二单沟道垂直传输场效应晶体管的漏极区连接到三输入nor逻辑门的输出。10.根据权利要求1所述的半导体结构，其中：所述两个或更多个垂直鳍中的所述给定一个垂直鳍的在所述底部外延层与所述共享外延层之间的第一区域包括用于双沟道垂直传输场效应晶体管的第一鳍沟道；所述两个或更多个垂直鳍中的所述给定一个垂直鳍的在所述共享外延层与所述顶部外延层之间的第二区域包括用于所述双沟道垂直传输场效应晶体管的第二鳍沟道；所述共享外延层包括用于所述双沟道垂直传输场效应晶体管的共享源极区；以及所述底部外延层和所述顶部外延层包括所述双沟道垂直传输场效应晶体管的漏极区。11.根据权利要求10所述的半导体结构，其中，所述双沟道垂直传输场效应晶体管包括p型场效应晶体管，并且其中，所述连接层将所述双沟道垂直传输场效应晶体管的漏极区连接至三输入nand逻辑门的输出。12.根据权利要求10所述的半导体结构，其中，所述双沟道垂直传输场效应晶体管包括n型场效应晶体管，并且其中，所述连接层将所述双沟道垂直传输场效应晶体管的漏极区连接至三输入nor逻辑门的输出。13.一种形成半导体结构的方法，包括：形成两个或更多个垂直鳍；形成围绕所述两个或更多个垂直鳍中的给定一个垂直鳍的底部部分的底部外延层；形成围绕所述两个或更多个垂直鳍中的所述给定一个垂直鳍的顶部部分的顶部外延层；形成围绕所述两个或更多个垂直鳍中的所述给定一个垂直鳍的中间部分的共享外延层；以及形成接触所述底部外延层和所述顶部外延层的连接层，所述连接层被设置到所述两个或更多个垂直鳍的横向侧。14.根据权利要求13所述的方法，其中，所述底部外延层和所述顶部外延层包括逻辑门的至少一个垂直传输场效应晶体管的漏极区。15.根据权利要求14所述的方法，其中，所述连接层将所述至少一个垂直传输场效应晶体管的所述漏极区连接到所述逻辑门的输出。16.一种反相器逻辑门，包括：
四沟道n型场效应晶体管，所述四沟道n型场效应晶体管包括两个垂直鳍，每个垂直鳍包括围绕所述两个垂直鳍的底部部分的底部外延层、围绕所述两个垂直鳍的顶部部分的顶部外延层、以及围绕所述两个垂直鳍的中间部分的共享外延层；四沟道p型场效应晶体管，所述四沟道p型场效应晶体管包括两个垂直鳍，每个垂直鳍包括围绕所述两个垂直鳍的底部部分的底部外延层、围绕所述两个垂直鳍的顶部部分的顶部外延层、以及围绕所述两个垂直鳍的中间部分的共享外延层；以及连接层，接触所述四沟道n型场效应晶体管和所述四沟道p型场效应晶体管的所述底部外延层和所述顶部外延层。17.如权利要求16所述的反相器逻辑门，还包括：所述反相器逻辑门的输入，其连接到所述四沟道n型场效应晶体管和所述四沟道p型场效应晶体管的栅极体，所述栅极堆叠体围绕所述两个垂直鳍的在所述底部外延层与所述共享外延层之间以及在所述共享外延层与所述顶部外延层之间的部分；所述反相器逻辑门的输出，连接到所述四沟道n型场效应晶体管和所述四沟道p型场效应晶体管的底部外延层和顶部外延层；第一接触体，连接到所述四沟道p型场效应晶体管的共享外延层；以及第二接触体，其连接到所述四沟道n型场效应晶体管的共享外延层。18.一种双输入逻辑门，包括：两个双沟道n型场效应晶体管，所述两个双沟道n型场效应晶体管包括两个垂直鳍，每个垂直鳍包括围绕所述两个垂直鳍的底部部分的底部外延层、围绕所述两个垂直鳍的顶部部分的顶部外延层、以及围绕所述两个垂直鳍的中间部分的共享外延层；两个双沟道p型场效应晶体管，其包括两个垂直鳍，每个垂直鳍包括围绕所述两个垂直鳍的底部部分的底部外延层、围绕所述两个垂直鳍的顶部部分的顶部外延层以及围绕所述两个垂直鳍的中间部分的共享外延层；以及连接层，其接触(i)所述两个双沟道n型场效应晶体管和(ii)所述两个双沟道p型场效应晶体管中的一个的底部外延层和所述顶部外延层。19.根据权利要求18所述的双输入逻辑门，其中，所述双输入逻辑门包括双输入nand逻辑门，且所述双输入逻辑门进一步包括：所述双输入nand逻辑门的第一输入，其连接到所述两个双沟道n型场效应晶体管中的第一个和所述两个双沟道p型场效应晶体管中的第一个的栅极堆叠体；所述双输入nand逻辑门的第二输入，其连接到所述两个双沟道n型场效应晶体管中的第二个和所述两个双沟道p型场效应晶体管中的第二个的栅极堆叠体；所述双输入nand逻辑门的输出，经由所述连接层连接到所述两个双沟道p型场效应晶体管的所述底部外延层和所述顶部外延层，并且连接到所述两个双沟道n型场效应晶体管中的第一个的两个垂直鳍的底部外延层；第一接触体，连接到两个双沟道p型场效应晶体管的共享外延层；以及第二接触体，连接到所述两个双沟道n型场效应晶体管中的第二个的两个垂直鳍的顶部外延层。20.根据权利要求18所述的双输入逻辑门，其中，所述双输入逻辑门包括双输入nor逻辑门，且所述双输入逻辑门进一步包括：
所述双输入nor逻辑门的第一输入，其连接到所述两个二沟道n型场效应晶体管中的第一个和所述两个二沟道p型场效应晶体管中的第一个的栅极堆叠体；所述双输入nor逻辑门的第二输入，其连接到所述两个双沟道n型场效应晶体管中的第二个和所述两个双沟道p型场效应晶体管中的第二个的栅极堆叠体；所述双输入nor逻辑门的输出，其经由所述连接层连接到所述两个双沟道n型场效应晶体管的所述底部外延层和所述顶部外延层，并且连接到所述两个双沟道p型场效应晶体管中的第一个的两个垂直鳍中的第一个的共享外延层中的第一个；第一接触体，其连接到所述两个双沟道p型场效应晶体管中的第二个的两个垂直鳍中的第二个的共享外延层中的第二个；以及第二接触体，其连接到所述两个双沟道n型场效应晶体管的两个垂直鳍的共享外延层。21.一种三输入逻辑门，包括：三个n型场效应晶体管，所述三个n型场效应晶体管包括第一组一个或多个垂直鳍，所述第一组一个或多个垂直鳍中的至少一个垂直鳍包括围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的底部部分的底部外延层、围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的顶部部分的顶部外延层以及围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的中间部分的共享外延层；三个p型场效应晶体管，所述三个p型场效应晶体管包括第二组一个或多个垂直鳍，所述第二组一个或多个垂直鳍中的至少一个垂直鳍包括围绕所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的底部部分的底部外延层、围绕所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的顶部部分的顶部外延层、以及围绕所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的中间部分的共享外延层；以及连接层，其接触所述第一组一个或多个垂直鳍和所述第二组一个或多个垂直鳍中的一组中的至少一个垂直鳍中的一个垂直鳍的底部外延层和顶部外延层。22.根据权利要求21所述的三输入逻辑门，其中，所述三输入逻辑门包括三输入nand逻辑门，其中所述三个n型场效应晶体管包括三个单沟道n型场效应晶体管，其中所述三个p型场效应晶体管包括三个单沟道p型场效应晶体管，并且所述三输入逻辑门进一步包括：所述三输入nand逻辑门的第一输入，其连接到所述三个单沟道n型场效应晶体管中的第一个和所述三个双沟道p型场效应晶体管中的第一个的栅极堆叠体；所述三输入nand逻辑门的第二输入，其连接到所述三个单沟道n型场效应晶体管中的第二个和所述三个单沟道p型场效应晶体管中的第二个的栅极堆叠体；所述三输入nand逻辑门的第三输入，其连接到所述三个单沟道n型场效应晶体管中的第三个和所述三个单沟道p型场效应晶体管中的第三个的栅极堆叠体；所述三输入nand逻辑门的输出，其经由所述连接层连接到所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的所述底部外延层和所述顶部外延层，并且连接到所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的所述顶部外延层；第一接触体，其连接到所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的所述共享外延层和所述第二组一个或多个垂直鳍中的另一垂直鳍中的共享外延层；以及第二接触体，其连接到所述第一组一个或多个垂直鳍中的另一垂直鳍中的共享外延层。
23.根据权利要求21所述的三输入逻辑门，其中，所述三输入逻辑门包括三输入nor逻辑门，其中所述三个n型场效应晶体管包括三个单沟道n型场效应晶体管，其中所述三个p型场效应晶体管包括三个单沟道p型场效应晶体管，并且所述三输入逻辑门还包括：所述三输入nor逻辑门的第一输入，其连接到所述三个单沟道n型场效应晶体管中的第一个和所述三个双沟道p型场效应晶体管中的第一个的栅极堆叠体；所述三输入nor逻辑门的第二输入，其连接到所述三个单沟道n型场效应晶体管中的第二个和所述三个单沟道p型场效应晶体管中的第二个的栅极堆叠体；所述三输入nor逻辑门的第三输入，其连接到所述三个单沟道n型场效应晶体管中的第三个和所述三个单沟道p型场效应晶体管中的第三个的栅极堆叠体；所述三输入nor逻辑门的输出，其经由所述连接层连接到所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的所述底部外延层和所述顶部外延层，并且连接到所述第二组一个或多个垂直鳍中的所述至少一个垂直鳍的所述顶部外延层；第一接触体，其连接到所述第二组一个或多个垂直鳍中的另一垂直鳍中的共享外延层；以及第二接触体，其连接到所述第一组一个或多个垂直鳍中的所述至少一个垂直鳍的所述共享外延层以及所述第一组一个或多个垂直鳍中的另一垂直鳍中的共享外延层。24.根据权利要求21所述的三输入逻辑门，其中，所述三输入逻辑门包括三输入nand逻辑门，其中所述三个n型场效应晶体管包括三个双沟道n型场效应晶体管，其中所述三个p型场效应晶体管包括三个双沟道p型场效应晶体管，并且所述三输入逻辑门进一步包括：所述三输入nand逻辑门的第一输入，其连接到所述三个双沟道n型场效应晶体管中的第一个和所述三个双沟道p型场效应晶体管中的第一个的栅极堆叠体；所述三输入nand逻辑门的第二输入，其连接到所述三个双沟道n型场效应晶体管中的第二个和所述三个双沟道p型场效应晶体管中的第二个的栅极堆叠体；所述三输入nand逻辑门的第三输入，其连接到所述三个双沟道n型场效应晶体管中的第三个和所述三个双沟道p型场效应晶体管中的第三个的栅极堆叠体；所述三输入nand逻辑门的输出，其经由所述连接层连接到所述第二组一个或多个垂直鳍中的垂直鳍的底部外延层和顶部外延层，并且经由另一连接层连接到所述第一组一个或多个垂直鳍中的一个垂直鳍的顶部外延层和底部外延层；第一接触体，其连接到所述第二组一个或多个垂直鳍中的共享外延层；以及第二接触体，其连接到所述第一组一个或多个垂直鳍中的所述垂直鳍中的一个垂直鳍的共享外延层。25.根据权利要求21所述的三输入逻辑门，其中，所述三输入逻辑门包括三输入nor逻辑门，其中所述三个n型场效应晶体管包括三个双沟道n型场效应晶体管，其中所述三个p型场效应晶体管包括三个双沟道p型场效应晶体管，并且所述三输入逻辑门还包括：所述三输入nor逻辑门的第一输入，其连接到所述三个双沟道n型场效应晶体管中的第一个和所述三个双沟道p型场效应晶体管中的第一个的栅极堆叠体；所述三输入nor逻辑门的第二输入，其连接到所述三个双沟道n型场效应晶体管中的第二个和所述三个双沟道p型场效应晶体管中的第二个的栅极堆叠体；所述三输入nor逻辑门的第三输入，其连接到所述三个双沟道n型场效应晶体管中的第
三个和所述三个双沟道p型场效应晶体管中的第三个的栅极堆叠体；所述三输入nor逻辑门的输出，其经由所述连接层连接到所述第一组一个或多个垂直鳍中的垂直鳍的底部外延层和顶部外延层，并且经由另一连接层连接到所述第二组一个或多个垂直鳍中的一个垂直鳍的顶部外延层和底部外延层；第一接触体，其连接到所述第一组一个或多个垂直鳍的所述垂直鳍中的共享外延层；以及第二接触体，其连接到所述第二组一个或多个垂直鳍中的所述垂直鳍中的一个垂直鳍的共享外延层。

技术总结
一种半导体结构包括两个或更多个垂直鳍、围绕所述两个或更多个垂直鳍中的给定垂直鳍的底部部分的底部外延层、围绕所述两个或更多个垂直鳍中的所述给定垂直鳍的顶部部分的顶部外延层、围绕所述两个或更多个垂直鳍中的所述给定垂直鳍的中间部分的共享外延层以及接触所述底部外延层和所述顶部外延层的连接层，所述连接层被设置到所述两个或更多个垂直鳍的横向侧。的横向侧。的横向侧。


技术研发人员：康宗圣 A
受保护的技术使用者：国际商业机器公司
技术研发日：2021.10.26
技术公布日：2023/8/5