集成P型与N型的GaNHEMT器件及其制备方法

集成p型与n型的gan hemt器件及其制备方法
技术领域
1.本发明属于半导体技术领域，涉及一种集成p型与n型的gan hemt器件及其制备方法。


背景技术：

2.氮化镓(gallium nitride，gan)作为第三代半导体材料，由于其禁带宽度大(3.4ev)、击穿场强高、导热性优良、电子饱和速度大等特点，已成为被广泛深入研究和应用的半导体材料。
3.在现有的半导体器件中，同时集成si n-mosfet和si p-mosfet的si-cmos工艺应用较为广泛，其中，当n型器件开启时，p型器件关断，当p型器件开启时，n型器件关断。然而，有别于si基cmos工艺，在同一晶圆上同时制备n型和p型gan hemt(high electron mobility transistor)有一定难度，通常需要不同的外延层结构来制备不同型的器件，如：一种方法是：分别在不同晶圆上制备p型和n型的器件，然后通过衬底转移技术键合在一起；一种方法是：一次外延不同结构，上部分外延为p型外延，下部分外延为n型外延，然后在制备n型器件的区域刻蚀去除上部分的p型外延获得所需外延结构，这就涉及到外延刻蚀，以及不同高度下的光刻工艺，精度受影响；还可以是：在不同区域分两次分别外延所需外延结构，在此基础上制备p型和n型器件。在这些制备方法中，工艺都比较复杂，且成本较高。
4.因此，提供一种集成p型与n型的gan hemt器件及其制备方法，实属必要。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成p型与n型的gan hemt器件及其制备方法，用于解决现有技术中集成p型和n型的gan hemt器件制备工艺复杂、成本较高的问题。
6.为实现上述目的及其他相关目的，本发明提供一种集成p型与n型的gan hemt器件的制备方法，包括以下步骤：
7.提供衬底；
8.于所述衬底上形成外延结构，所述外延结构包括自下而上叠置的第一gan沟道层、algan势垒层及第二gan沟道层；
9.于所述第二gan沟道层上形成第一aln保护层，基于所述第一aln保护层进行p型离子注入，去除所述第一aln保护层，于所述第二gan沟道层上形成第一钝化保护层，进行第一退火，并去除所述第一钝化保护层，形成p型区，所述p型区贯穿所述第二gan沟道层、所述algan势垒层且底部延伸至所述第一gan沟道层中；
10.于所述第二gan沟道层上形成第二aln保护层，基于所述第二aln保护层进行n型离子注入，去除所述第二aln保护层，于所述第二gan沟道层上形成第二钝化保护层，进行第二退火，并去除所述第二钝化保护层，形成n型区，所述n型区贯穿所述第二gan沟道层、所述algan势垒层且底部延伸至所述第一gan沟道层中；
11.于所述第二gan沟道层上形成自下而上叠置的第一氮化硅介电层及第二氮化硅介电层，且所述第一氮化硅介电层的折射率大于所述第二氮化硅介电层的折射率；
12.进行氮离子注入，于所述p型区与所述n型区之间形成隔离结构；
13.图形化所述第一氮化硅介电层及所述第二氮化硅介电层，形成位于所述n型区之间且位于所述algan势垒层上的凹槽；
14.形成与所述p型区相接触的p型器件源漏电极、与所述n型区相接触的n型器件源漏电极、位于所述p型区之间且位于所述第二gan沟道层上的p型器件栅电极及位于所述凹槽中的n型器件栅电极。
15.可选地，形成的所述第一氮化硅介电层的折射率为2.4～2.5，形成的所述第二氮化硅介电层的折射率为1.9～2.0。
16.可选地，形成的所述凹槽的底部预留有部分所述第二gan沟道层，或形成的所述凹槽贯穿所述第二gan沟道层。
17.可选地，形成所述p型区的步骤包括：
18.形成所述p型区的步骤包括：
19.在250℃下，通过peald在样品上整面沉积20nm厚的第一aln层；
20.进行mg离子注入，注入能量为30～60kev，剂量为1～2e15/cm2；
21.利用koh去除所述第一aln层；
22.在350℃下，通过pecvd在样品上沉积200nm厚的sio2钝化保护层或通过lpcvd在样品上沉积200nm厚的si3n4钝化保护层；
23.进行第一退火，温度为1200～1230℃，时间为20min～30min；
24.利用boe去除钝化保护层；
25.形成所述n型区的步骤包括：
26.在250℃下，通过peald在样品上整面沉积20nm厚的第二aln层；
27.进行si离子注入，注入能量为45～65kev，剂量为2～4e15/cm2；
28.利用koh去除所述第二aln层；
29.在350℃下，通过pecvd在样品上沉积200nm厚的sio2钝化保护层或通过lpcvd在样品上沉积200nm厚的si3n4钝化保护层；
30.进行第二退火，温度为1140～1160℃，时间为15min～30min；
31.利用boe去除钝化保护层。
32.可选地，同时沉积同种金属形成所述p型器件源漏电极及所述n型器件栅电极；同时沉积同种金属形成所述n型器件源漏电极及所述p型器件栅电极。
33.可选地，先形成所述n型区而后形成所述p型区。
34.本发明还提供一种集成p型与n型的gan hemt器件，所述gan hemt器件包括：
35.衬底；
36.位于所述衬底上的外延结构，所述外延结构包括自下而上叠置的第一gan沟道层、algan势垒层及第二gan沟道层；
37.p型区及n型区，所述p型区及所述n型区均分别贯穿所述第二gan沟道层、所述algan势垒层且底部延伸至所述第一gan沟道层中；
38.隔离结构，所述隔离结构位于所述p型区与所述n型区之间；
39.位于所述第二gan沟道层上的自下而上叠置的第一氮化硅介电层及第二氮化硅介电层，且所述第一氮化硅介电层的折射率大于所述第二氮化硅介电层的折射率；
40.位于所述n型区之间且位于所述algan势垒层上的凹槽；
41.贯穿所述第一氮化硅介电层及所述第二氮化硅介电层且与所述p型区相接触的p型器件源漏电极、与所述n型区相接触的n型器件源漏电极、位于所述p型区之间且位于所述第二gan沟道层上的p型器件栅电极及位于所述凹槽中的n型器件栅电极。
42.可选地，所述第一氮化硅介电层的折射率为2.4～2.5，所述第二氮化硅介电层的折射率为1.9～2.0。
43.可选地，所述凹槽的底部预留有部分所述第二gan沟道层，或所述凹槽贯穿所述第二gan沟道层。
44.可选地，所述第一gan沟道层的厚度为50～200nm，所述algan势垒层为al
x
ga
1-x
n层，0.2＜x≤1，厚度为5～30nm；所述第二gan沟道层的厚度为20～100nm；所述第一氮化硅介电层的厚度为10～20nm，所述第二氮化硅介电层的厚度为10～100nm。
45.如上所述，本发明的集成p型与n型的gan hemt器件及其制备方法，基于同一所述外延结构制备集成p型与n型的所述gan hemt器件，在同一水平线下进行光刻，精准度较高，而且制备工艺简单，可重复性高，从而可低成本的制备具有高性能且同时集成p型与n型的所述gan hemt器件。
附图说明
46.图1显示为本发明实施例中制备gan hemt器件的工艺流程示意图。
47.图2显示为本发明实施例中外延结构的结构示意图。
48.图3显示为发明实施例中形成p型区及n型区后的结构示意图。
49.图4显示为发明实施例中形成第一氮化硅介电层及第二氮化硅介电层后的结构示意图。
50.图5显示为发明实施例中形成隔离结构后的结构示意图。
51.图6显示为发明实施例中形成凹槽后的结构示意图。
52.图7显示为本发明实施例中形成p型器件源漏电极及n型器件栅电极后的结构示意图。
53.图8显示为本发明实施例中形成n型器件源漏电极及p型器件栅电极后的结构示意图。
54.元件标号说明
55.100
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第一gan沟道层
56.200
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algan势垒层
57.300
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第二gan沟道层
58.400
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p型区
59.500
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n型区
60.601
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第一氮化硅介电层
61.602
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第二氮化硅介电层
62.701
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p型器件源电极
63.702
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p型器件漏电极
64.703
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p型器件栅电极
65.704
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n型器件源电极
66.705
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n型器件漏电极
67.706
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n型器件栅电极
68.800
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隔离结构
69.s1～s8
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步骤
70.a
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2dhg区
71.b
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2deg区
72.a
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p型器件
73.b
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n型器件
具体实施方式
74.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
75.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
76.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向，可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触，另外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
77.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
78.如图1，本实施例提供一种集成p型与n型的gan hemt器件的制备方法，包括以下步骤：
79.s1：提供衬底；
80.s2：于所述衬底上形成外延结构，所述外延结构包括自下而上叠置的第一gan沟道层、algan势垒层及第二gan沟道层；
81.s3：于所述第二gan沟道层上形成第一aln保护层，基于所述第一aln保护层进行p型离子注入，去除所述第一aln保护层，于所述第二gan沟道层上形成第一钝化保护层，进行第一退火，并去除所述第一钝化保护层，形成p型区，所述p型区贯穿所述第二gan沟道层、所
述algan势垒层且底部延伸至所述第一gan沟道层中；
82.s4：于所述第二gan沟道层上形成所述第二aln保护层，基于所述第二aln保护层进行n型离子注入，去除所述第二aln保护层，于所述第二gan沟道层上形成第二钝化保护层，进行第二退火，并去除所述第二钝化保护层，形成n型区，所述n型区贯穿所述第二gan沟道层、所述algan势垒层且底部延伸至所述第一gan沟道层中；
83.s5：于所述第二gan沟道层上形成自下而上叠置的第一氮化硅介电层及第二氮化硅介电层，且所述第一氮化硅介电层的折射率大于所述第二氮化硅介电层的折射率；
84.s6：进行氮离子注入，于所述p型区与所述n型区之间形成隔离结构；
85.s7：图形化所述第一氮化硅介电层及所述第二氮化硅介电层，形成位于所述n型区之间且位于所述algan势垒层上的凹槽；
86.s8：形成与所述p型区相接触的p型器件源漏电极、与所述n型区相接触的n型器件源漏电极、位于所述p型区之间且位于所述第二gan沟道层上的p型器件栅电极及位于所述凹槽中的n型器件栅电极。
87.本实施例，基于同一所述外延结构制备集成p型与n型的所述gan hemt器件，在同一水平线下进行光刻，精准度较高，而且制备工艺简单，可重复性高，从而可低成本的制备具有高性能且同时集成p型与n型的所述gan hemt器件。
88.以下结合说明书附图2～附图8对有关所述gan hemt器件的制备及结构进行介绍。
89.首先，参阅图1及图2，执行步骤s1及步骤s2，提供衬底(未图示)及于所述衬底上形成外延结构，所述外延结构包括自下而上叠置的第一gan沟道层100、algan势垒层200及第二gan沟道层300。
90.具体的，所述衬底可选用常规衬底，如蓝宝石衬底、sic衬底、gan衬底或si衬底等，具体种类此处不作限定，可根据需要进行选择。
91.而后，于所述衬底上依次外延形成所述第一gan沟道层100、所述algan势垒层200及所述第二gan沟道层300。
92.其中，所述第一gan沟道层100与所述algan势垒层200构成algan/gan异质结，以提供2deg区b，用作n型器件b的沟道；所述algan势垒层200与所述第二gan沟道层300构成algan/gan异质结，以提供2dhg区a，用作p型器件a的沟道。
93.作为示例，所述第一gan沟道层100的厚度可为50～200nm，如50nm、100nm、150nm、200nm等；所述algan势垒层200可为al
x
ga
1-x
n层，0.2＜x≤1，如0.3、0.5、0.6、1等，厚度可为5～30nm，如5nm、10nm、15nm、30nm等，且当al组分的含量越高时，al
x
ga
1-x
n层的厚度越薄；所述第二gan沟道层300的厚度可为20～100nm，如20nm、40nm、50nm、100nm等。
94.进一步的，在所述外延结构中，所述衬底与所述第一gan沟道层100之间还可形成如alyga
1-y
n缓冲层，其中，0＜y≤1，且远离所述衬底的y值小于临近所述衬底的y值，以缓解所述衬底与所述第一gan沟道层100的晶格不匹配及热膨胀系数不匹配的问题。关于所述alyga
1-y
n缓冲层的具体组分及厚度此处不作限定。
95.接着，参阅图1及图3，执行步骤s3及步骤s4，形成p型区400及n型区500，其中包括：
96.于所述第二gan沟道层300上形成第一aln保护层(未图示)，基于所述第一aln保护层进行p型离子注入，去除所述第一aln保护层，于所述第二gan沟道层300上形成第一钝化保护层(未图示)，进行第一退火，并去除所述第一钝化保护层，形成所述p型区400，所述p型
区400贯穿所述第二gan沟道层300、所述algan势垒层200且底部延伸至所述第一gan沟道层100中；以及
97.于所述第二gan沟道层300上形成第二aln保护层(未图示)，基于所述第二aln保护层进行n型离子注入，去除所述第二aln保护层，于所述第二gan沟道层300上形成第二钝化保护层(未图示)，进行第二退火，并去除所述第二钝化保护层，形成所述n型区500，所述n型区500贯穿所述第二gan沟道层300、所述algan势垒层200且底部延伸至所述第一gan沟道层100中。
98.具体的，可先于所述外延结构中形成所述p型区400，而后形成所述n型区500，但也可先于所述外延结构中形成所述n型区500，而后形成所述p型区400，关于所述p型区400及所述n型区500形成的先后顺序此处不作过分限制。
99.在形成所述p型区400及所述n型区500时，通过所述第一aln保护层、所述第二aln保护层的覆盖，可防止由于离子注入引起的损伤而导致最顶层的所述第二gan沟道层300表面的非晶化和粗糙化，以此减少注入损伤。
100.作为示例，所述第一钝化保护层可包括sio2钝化保护层或si3n4钝化保护层；所述第二钝化保护层可包括sio2钝化保护层或si3n4钝化保护层；通过所述第一钝化保护层、所述第二钝化保护层可以抑制gan材料在高温退火过程中的表面分解。
101.其中，形成所述p型区400的步骤可包括：
102.在250℃下，通过peald(等离子体增强原子层沉积)在样品上整面沉积20nm厚的第一aln层；
103.进行mg离子注入，注入能量为30～60kev，如30kev、50kev、60kev等，剂量为1～2e15/cm2，如1e15/cm2、1.5e15/cm2、2e15/cm2等；
104.利用koh去除所述第一aln层；
105.在350℃下，通过pecvd(等离子体增强化学气相沉积)在样品上沉积200nm厚的sio2钝化保护层或通过lpcvd在样品上沉积200nm厚的si3n4钝化保护层；
106.进行第一退火，温度可为1200～1230℃，如1200℃、1210℃、1220℃、1230℃等，时间可为20min～30min，如20min、25min、30min等；
107.利用boe(缓冲氧化物蚀刻)去除钝化保护层；
108.形成所述n型区的步骤可包括：
109.在250℃下，通过peald(等离子体增强原子层沉积)在样品上整面沉积20nm厚的第二aln层；
110.进行si离子注入，注入能量为45～65kev，如45kev、50kev、65kev等，剂量为2～4e15/cm2，如2e15/cm2、3e15/cm2、4e15/cm2等；
111.利用koh去除所述第二aln层；
112.在350℃下，通过pecvd(等离子体增强化学气相沉积)在样品上沉积200nm厚的sio2钝化保护层或通过lpcvd在样品上沉积200nm厚的si3n4钝化保护层；
113.进行第二退火，温度为1140～1160℃，如1140℃、1150℃、1160℃等，时间为15min～30min，如15min、25min、30min等；
114.利用boe(缓冲氧化物蚀刻)去除钝化保护层。
115.接着，参阅图1及图4，执行步骤s5，于所述第二gan沟道层300上形成自下而上叠置
的第一氮化硅介电层601及第二氮化硅介电层602，且所述第一氮化硅介电层601的折射率大于所述第二氮化硅介电层602的折射率。
116.具体的，可利用pecvd(等离子体增强化学气相沉积)制备双层的氮化硅介电层，其中，位于下层的为富si的所述第一氮化硅介电层601，厚度可为10nm～20nm，如10nm、15nm、20nm等，即沉积过程中可采用sih4与nh3作为前驱气体，且sih4:nh3的比例较高，如sih4:nh3为400:2sccm；上层为常规比例的氮化硅介电层，厚度可为10nm～100nm，如10nm、25nm、50nm、100nm等，沉积过程中可采用sih4与nh3作为前驱气体，且sih4:nh3的比例较低，如sih4:nh3为100:2sccm，从而可形成位于下层的富si的、折射率较高的所述第一氮化硅介电层601，以及位于上层的折射率较低的常规的所述第二氮化硅介电层602。通过双层介质的钝化，尤其是下层富si的所述第一氮化硅介电层601的钝化，可有效改善界面陷阱复活/释放过程，从而有效抑制电流崩塌效应。
117.作为示例，形成的所述第一氮化硅介电层601的折射率可为2.4～2.5，如2.4、2.45、2.5等，形成的所述第二氮化硅介电层602的折射率可为1.9～2.0，如1.9、1.95、2.0等。
118.接着，参阅图1及图5，执行步骤s6，进行氮离子注入，于所述p型区400与所述n型区500之间形成隔离结构800。
119.具体的，在进行所述氮离子注入形成高阻的所述隔离结构800时，可通过叠置的所述第一氮化硅介电层601及所述第二氮化硅介电层602对所述外延结构的表面进行保护，避免表面材料的损伤。其中，形成的所述隔离结构800贯穿所述2dhg区a及所述2deg区b，以使得所述p型器件a与所述n型器件b形成电隔离。关于所述氮离子注入的能量及剂量此处不作限定。
120.接着，参阅图1及图6，执行步骤s7，图形化所述第一氮化硅介电层601及所述第二氮化硅介电层602，形成位于所述n型区500之间且位于所述algan势垒层200上的凹槽301。
121.作为示例，形成的所述凹槽301的底部预留有部分所述第二gan沟道层300，或形成的所述凹槽301贯穿所述第二gan沟道层300。
122.具体的，参阅图6，本实施例中，优选形成的所述凹槽301的底部预留有部分所述第二gan沟道层300，以通过预留的部分所述第二gan沟道层300作为所述n型器件b的帽层，以提高栅极可靠性。当然，根据需要，所述凹槽301也可贯穿所述第二gan沟道层300。
123.本实施例中制备所述凹槽301的步骤可包括：
124.利用光刻定义所述n型器件b的栅极区；
125.采用icp(电感耦合等离子)干法刻蚀去除栅极区处的所述第一氮化硅介电层601及所述第二氮化硅介电层602，以显露所述第二gan沟道层300；
126.采用icp干法刻蚀去除大部分的所述第二gan沟道层300，预留厚度为1～5nm的所述第二gan沟道层300，如1nm、2nm、3nm、5nm等；
127.利用浓度为25％的tmah(四甲基氢氧化铵)，在80℃下，对icp干法刻蚀后的所述第二gan沟道层300进行进一步的处理，处理时间可为10min，用以消除icp干法刻蚀过程中的离子损伤，并使得刻蚀表面变平整。
128.接着，参阅图1、图7及图8，执行步骤s8，形成与所述p型区400相接触的p型器件源电极701、与所述p型区400相接触的p型器件漏电极702、与所述n型区500相接触的n型器件
源电极704、与所述n型区500相接触的n型器件漏电极705、位于所述p型区400之间且位于所述第二gan沟道层300上的p型器件栅电极703及位于所述凹槽301中的n型器件栅电极706。
129.作为示例，同时沉积同种金属形成所述p型器件源电极701、所述p型器件漏电极702及所述n型器件栅电极706；同时沉积同种金属形成所述n型器件源电极704、所述n型器件漏电极705及所述p型器件栅电极703。
130.具体的，如图7，在形成所述凹槽301后，可利用光刻工艺，定义所述p型器件a的源、漏电极区，然后刻蚀位于所述p型器件a的源、漏电极区的双层氮化硅介电层，再通过光刻，同时沉积同种金属，如ni/au等，形成所述p型器件源电极701、所述p型器件漏电极702及所述n型器件栅电极706；以及如图8，通过光刻工艺定义所述n型器件b的源、漏电极区和p型器件a的栅电极区，然后同时刻蚀双层氮化硅介电层，再同时沉积同种金属，如ti/au、ti/al/ni/au等，形成所述n型器件源电极704、所述n型器件漏电极705及所述p型器件栅电极703。本实施例中，为简化工艺步骤，优选同时沉积同种金属形成所述p型器件源电极701、所述p型器件漏电极702及所述n型器件栅电极706，以及同时沉积同种金属形成所述n型器件源电极704、所述n型器件漏电极705及所述p型器件栅电极703，在另一实施例中，当然也可以分别制作不同型器件的源、漏和栅电极，此处不作过分限制。
131.参阅图8，本实施例还提供一种集成p型与n型的gan hemt器件，所述gan hemt器件包括：
132.衬底(未图示)；
133.位于所述衬底上的外延结构，所述外延结构包括自下而上叠置的第一gan沟道层100、algan势垒层200及第二gan沟道层300；
134.p型区400及n型区500，所述p型区400及所述n型区500均分别贯穿所述第二gan沟道层300、所述algan势垒层200且底部延伸至所述第一gan沟道层100中；
135.隔离结构800，所述隔离结构800位于所述p型区400与所述n型区500之间；
136.位于所述第二gan沟道层300上的自下而上叠置的第一氮化硅介电层601及第二氮化硅介电层602，且所述第一氮化硅介电层601的折射率大于所述第二氮化硅介电层602的折射率；
137.位于所述n型区500之间且位于所述algan势垒层200上的凹槽；
138.贯穿所述第一氮化硅介电层601及所述第二氮化硅介电层602且与所述p型区400相接触的p型器件源电极701、p型器件漏电极702，与所述n型区500相接触的n型器件源电极704、n型器件漏电极705、位于所述p型区400之间且位于所述第二gan沟道层300上的p型器件栅电极703及位于所述凹槽中的n型器件栅电极706。
139.本实施例中的所述gan hemt器件可采用上述制备方法制备，但并非局限于上述制备工艺。本实施例中的所述gan hemt器件直接采用上述制备方法制备，从而有关所述gan hemt器件的材料、制备等均可参阅上述制备方法。
140.作为示例，所述第一氮化硅介电层601的折射率为2.4～2.5，所述第二氮化硅介电层602的折射率为1.9～2.0。
141.具体的，通过叠置的氮化硅介电层，可有效改善界面陷阱复活/释放过程，从而有效抑制电流崩塌效应。其中，形成的所述第一氮化硅介电层601的折射率可为2.4～2.5，如2.4、2.45、2.5等，形成的所述第二氮化硅介电层602的折射率可为1.9～2.0，如1.9、1.95、
2.0等。所述第一氮化硅介电层601的厚度可为10nm～20nm，如10nm、15nm、20nm等，所述第二氮化硅介电层602的厚度可为10nm～100nm，如10nm、25nm、50nm、100nm等。
142.作为示例，所述凹槽的底部预留有部分所述第二gan沟道层300，或所述凹槽贯穿所述第二gan沟道层300。
143.具体的，本实施例中，如图8，所述凹槽的底部预留有部分所述第二gan沟道层300，以通过预留的部分所述第二gan沟道层300作为所述n型器件b的帽层，以提高栅极可靠性。当然，根据需要，所述凹槽也可贯穿所述第二gan沟道层300。
144.作为示例，所述第一gan沟道层100的厚度可为50～200nm，如50nm、100nm、150nm、200nm等；所述algan势垒层200可为al
x
ga
1-x
n层，0.2＜x≤1，如0.3、0.5、0.6、1等，厚度可为5～30nm，如5nm、10nm、15nm、30nm等，且当al组分的含量越高时，al
x
ga
1-x
n层的厚度越薄；所述第二gan沟道层300的厚度可为20～100nm，如20nm、40nm、50nm、100nm等。
145.进一步的，在所述外延结构中，所述衬底与所述第一gan沟道层100之间还可形成如alyga
1-y
n缓冲层，其中，0＜y≤1，且远离所述衬底的y值小于临近所述衬底的y值，以缓解所述衬底与所述第一gan沟道层100的晶格不匹配及热膨胀系数不匹配的问题。关于所述alyga
1-y
n缓冲层的具体组分及厚度此处不作限定。
146.作为示例，所述衬底可包括蓝宝石衬底、sic衬底、gan衬底或si衬底等，具体种类此处不作限定，可根据需要进行选择。
147.综上所述，本发明的集成p型与n型的gan hemt器件及其制备方法，基于同一所述外延结构制备集成p型与n型的所述gan hemt器件，在同一水平线下进行光刻，精准度较高，而且制备工艺简单，可重复性高，从而可低成本的制备具有高性能且同时集成p型与n型的所述gan hemt器件。
148.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

技术特征：
1.一种集成p型与n型的gan hemt器件的制备方法，其特征在于，包括以下步骤：提供衬底；于所述衬底上形成外延结构，所述外延结构包括自下而上叠置的第一gan沟道层、algan势垒层及第二gan沟道层；于所述第二gan沟道层上形成第一aln保护层，基于所述第一aln保护层进行p型离子注入，去除所述第一aln保护层，于所述第二gan沟道层上形成第一钝化保护层，进行第一退火，并去除所述第一钝化保护层，形成p型区，所述p型区贯穿所述第二gan沟道层、所述algan势垒层且底部延伸至所述第一gan沟道层中；于所述第二gan沟道层上形成第二aln保护层，基于所述第二aln保护层进行n型离子注入，去除所述第二aln保护层，于所述第二gan沟道层上形成第二钝化保护层，进行第二退火，并去除所述第二钝化保护层，形成n型区，所述n型区贯穿所述第二gan沟道层、所述algan势垒层且底部延伸至所述第一gan沟道层中；于所述第二gan沟道层上形成自下而上叠置的第一氮化硅介电层及第二氮化硅介电层，且所述第一氮化硅介电层的折射率大于所述第二氮化硅介电层的折射率；进行氮离子注入，于所述p型区与所述n型区之间形成隔离结构；图形化所述第一氮化硅介电层及所述第二氮化硅介电层，形成位于所述n型区之间且位于所述algan势垒层上的凹槽；形成与所述p型区相接触的p型器件源漏电极、与所述n型区相接触的n型器件源漏电极、位于所述p型区之间且位于所述第二gan沟道层上的p型器件栅电极及位于所述凹槽中的n型器件栅电极。2.根据权利要求1所述的gan hemt器件的制备方法，其特征在于：形成的所述第一氮化硅介电层的折射率为2.4～2.5，形成的所述第二氮化硅介电层的折射率为1.9～2.0。3.根据权利要求1所述的gan hemt器件的制备方法，其特征在于：形成的所述凹槽的底部预留有部分所述第二gan沟道层，或形成的所述凹槽贯穿所述第二gan沟道层。4.根据权利要求1所述的gan hemt器件的制备方法，其特征在于：形成所述p型区的步骤包括：在250℃下，通过peald在样品上整面沉积20nm厚的第一aln层；进行mg离子注入，注入能量为30～60kev，剂量为1～2e15/cm2；利用koh去除所述第一aln层；在350℃下，通过pecvd在样品上沉积200nm厚的sio2钝化保护层或通过lpcvd在样品上沉积200nm厚的si3n4钝化保护层；进行第一退火，温度为1200～1230℃，时间为20min～30min；利用boe去除钝化保护层；形成所述n型区的步骤包括：在250℃下，通过peald在样品上整面沉积20nm厚的第二aln层；进行si离子注入，注入能量为45～65kev，剂量为2～4e15/cm2；利用koh去除所述第二aln层；在350℃下，通过pecvd在样品上沉积200nm厚的sio2钝化保护层或通过lpcvd在样品上沉积200nm厚的si3n4钝化保护层；
进行第二退火，温度为1140～1160℃，时间为15min～30min；利用boe去除钝化保护层。5.根据权利要求1所述的gan hemt器件的制备方法，其特征在于：同时沉积同种金属形成所述p型器件源漏电极及所述n型器件栅电极；同时沉积同种金属形成所述n型器件源漏电极及所述p型器件栅电极。6.根据权利要求1所述的gan hemt器件的制备方法，其特征在于：先形成所述n型区而后形成所述p型区。7.一种集成p型与n型的gan hemt器件，其特征在于，所述gan hemt器件包括：衬底；位于所述衬底上的外延结构，所述外延结构包括自下而上叠置的第一gan沟道层、algan势垒层及第二gan沟道层；p型区及n型区，所述p型区及所述n型区均分别贯穿所述第二gan沟道层、所述algan势垒层且底部延伸至所述第一gan沟道层中；隔离结构，所述隔离结构位于所述p型区与所述n型区之间；位于所述第二gan沟道层上的自下而上叠置的第一氮化硅介电层及第二氮化硅介电层，且所述第一氮化硅介电层的折射率大于所述第二氮化硅介电层的折射率；位于所述n型区之间且位于所述algan势垒层上的凹槽；贯穿所述第一氮化硅介电层及所述第二氮化硅介电层且与所述p型区相接触的p型器件源漏电极、与所述n型区相接触的n型器件源漏电极、位于所述p型区之间且位于所述第二gan沟道层上的p型器件栅电极及位于所述凹槽中的n型器件栅电极。8.根据权利要求7所述的gan hemt器件，其特征在于：所述第一氮化硅介电层的折射率为2.4～2.5，所述第二氮化硅介电层的折射率为1.9～2.0。9.根据权利要求7所述的gan hemt器件，其特征在于：所述凹槽的底部预留有部分所述第二gan沟道层，或所述凹槽贯穿所述第二gan沟道层。10.根据权利要求7所述的gan hemt器件，其特征在于：所述第一gan沟道层的厚度为50～200nm，所述algan势垒层为al
x
ga
1-x
n层，0.2＜x≤1，厚度为5～30nm；所述第二gan沟道层的厚度为20～100nm；所述第一氮化硅介电层的厚度为10～20nm，所述第二氮化硅介电层的厚度为10～100nm。

技术总结
本发明提供一种集成P型与N型的GaN HEMT器件及其制备方法，基于同一所述外延结构制备集成P型与N型的所述GaN HEMT器件，在同一水平线下进行光刻，精准度较高，而且制备工艺简单，可重复性高，从而可低成本的制备具有高性能且同时集成P型与N型的所述GaN HEMT器件。HEMT器件。HEMT器件。


技术研发人员：莫炯炯 郁发新 开翠红
受保护的技术使用者：浙江大学
技术研发日：2023.06.01
技术公布日：2023/8/6